JP4105865B2 - センスアンプ回路 - Google Patents
センスアンプ回路 Download PDFInfo
- Publication number
- JP4105865B2 JP4105865B2 JP2001367276A JP2001367276A JP4105865B2 JP 4105865 B2 JP4105865 B2 JP 4105865B2 JP 2001367276 A JP2001367276 A JP 2001367276A JP 2001367276 A JP2001367276 A JP 2001367276A JP 4105865 B2 JP4105865 B2 JP 4105865B2
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- data line
- gate
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は、センスアンプ回路に関する。
【0002】
【従来の技術】
近年、半導体装置の低消費電力化が進み、デバイス内部でも複数の異なる内部電源電圧を有するデバイスが製品化されている。このようなデバイスでは、この複数の異なる内部電源電圧を有する回路間でのインターフェース部で電圧レベルを変換する回路が必要となる。
【0003】
特に、2つの相補のデータをセンスアンプによって増幅し、電圧レベルを変換する回路を用いることで高速にデータ転送と電圧変換を行う場合があり、この異なる内部電源電圧間の電位差が大きい場合でも、高速かつ正確に動作することが必要である。
【0004】
ここで、従来のセンスアンプ回路について、図5の回路図を用いて説明する。このセンスアンプ回路は、特開平2000−90663号公報に開示された回路である。
【0005】
図5に示すように、このセンスアンプ回路は、ビット線BL、XBL、データ線DL、XDL、センスアンプ制御信号SAN、XSAP、ビット線とデータ線の接続制御信号BS、ノードN1、N2、Pチャネル型MOSトランジスタQp1、Qp2、Qp3、Nチャネル型MOSトランジスタQn1、Qn2、Qn3、Qn4、Qn5、接地電圧VSS、電源電圧VDDの構成要素からなる。ビットBLとデータ線DLがNチャネル型MOSトランジスタQn4を介して接続され、ビット線XBLとデータ線XDLがNチャネル型MOSトランジスタQn5を介して接続され、Nチャネル型MOSトランジスタQn1のドレインがDLに、そのゲートがデータ線XDLに、そのソースがノードN1にそれぞれ接続され、Nチャネル型MOSトランジスタQn2のドレインがデータ線XDLに、そのゲートがデータ線DLに、そのソースがノードN1にそれぞれ接続され、ノードN1と接地電圧VSSがNチャネル型MOSトランジスタQn3を介して接続され、Pチャネル型MOSトランジスタQp1のドレインがデータ線DLに、そのゲートがデータ線XDLに、そのソースがノードN2にそれぞれ接続され、Pチャネル型MOSトランジスタQp2のドレインがデータ線XDLに、そのゲートがデータ線DLに、そのソースがノードN2にそれぞれ接続され、ノードN2と電源電圧VDDがPチャネル型MOSトランジスタQp3を介して接続されている。
【0006】
ここで、Pチャネル型MOSトランジスタQp3のゲートはXSAPで、Nチャネル型MOSトランジスタQn3のゲートはSANでそれぞれ制御される。
【0007】
このセンスアンプ回路は、ビット線BLとXBLに読み出されたデータを増幅し、データ線DLとXDLに出力するものである。
【0008】
また、Nチャネル型MOSトランジスタQn4とQn5のゲートに接続された信号BSは、通常、電源電圧VDDよりも低い電圧に設定され、データ線対の増幅電圧(ここではVDD)をビット線対の増幅電圧よりも高くしたときに、データ線からビット線に電荷が流れないようにするためのものである。
【0009】
この構成により、データ線により大きな電位差の増幅を可能としたセンスアンプ回路とすることができる。
【0010】
【発明が解決しようとする課題】
しかしながら、上記従来のセンスアンプ回路では、ビット線の振幅電圧を低くするために、信号BSの電圧が低い場合には、ビット線の電圧よりも、Nチャネル型MOSトランジスタQn4またはQn5のしきい値電圧分だけ低い電圧がデータ線に印加される。このため、センスアンプ回路を構成するトランジスタQn1、Qn2、Qp1、Qp2のゲートに印加される電圧も低くなる。
【0011】
したがって、例えばビット線BLの電圧が高い電圧であって、本来Qp2がオフ、Qn2がオンするように動作しなければならない場合にも、Qp2がオン、Qn2がオフする傾向になり、センスアンプ回路が誤動作するという問題があった。
【0012】
また、センスアンプ回路の電源電圧VDDが高く、その電圧と信号BSの電圧との電圧差が大きい場合には、上記傾向が大きくなるという問題があった。
【0013】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、ビット線とデータ線を接続するトランジスタのしきい値電圧分の電圧低下のないセンスアンプ制御を可能とし、ビット線の振幅電圧より高い電圧に増幅する場合やビット線の電圧が低電圧である場合にも、正確にかつ高速に増幅電圧を確定することができるセンスアンプ回路を提供することにある。
【0014】
【課題を解決するための手段】
【0015】
前記の目的を達成するため、本発明に係る第1のセンスアンプ回路は、相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、相補ビット線対に読み出されたデータを増幅して相補データ線対に出力するセンスアンプ回路であって、ドレインが相補データ線対の一方のデータ線(DL)に接続され、ゲートが相補データ線対の他方のデータ線(XDL)に接続され、ソースが第1のノード(N1)に接続される第1のNチャネル型MOSトランジスタ(Qn1)と、ドレインが他方のデータ線に接続され、ゲートが一方のデータ線に接続され、ソースが第1のノードに接続される第2のNチャネル型MOSトランジスタ(Qn2)と、ドレインが第1のノードに接続され、ゲートに第1のセンスアンプ制御信号(SAN)線が接続され、ソースに接地電圧(VSS)が供給される第3のNチャネル型MOSトランジスタ(Qn3)と、ドレインが一方のデータ線に接続され、ゲートが他方のデータ線に接続され、ソースが第2のノード(N2)に接続される第1のPチャネル型MOSトランジスタ(Qp1)と、ドレインが他方のデータ線に接続され、ゲートが一方のデータ線に接続され、ソースが第2のノードに接続される第2のPチャネル型MOSトランジスタ(Qp2)と、ドレインが第2のノードに接続され、ゲートに第1のセンスアンプ制御信号線と対をなす第2のセンスアンプ制御信号(XSAP)線が接続され、ソースに電源電圧(VDD)が供給される第3のPチャネル型MOSトランジスタ(Qp3)と、ドレインが一方のデータ線に接続され、ゲートが相補ビット線対と相補データ線対との間の接続を制御する接続制御信号(BS)線に接続され、ソースが前記相補ビット線対の一方のビット線(BL)に接続される第4のNチャネル型MOSトランジスタ(Qn4)と、ドレインが他方のデータ線に接続され、ゲートが接続制御信号線に接続され、ソースが相補ビット線対の他方のビット線(XBL)に接続される第5のNチャネル型MOSトランジスタ(Qn5)と、ドレインが一方のデータ線に接続され、ゲートが他方のビット線に接続され、ソースが第1のノードに接続される第6のNチャネル型MOSトランジスタ(Qn6)と、ドレインが他方のデータ線に接続され、ゲートが一方のビット線に接続され、ソースが第1のノードに接続される第7のNチャネル型MOSトランジスタ(Qn7)とを備えたことを特徴とする。
【0016】
また、前記の目的を達成するため、本発明に係る第2のセンスアンプ回路は、相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、前記相補ビット線対に読み出されたデータを増幅して前記相補データ線対に出力するセンスアンプ回路であって、ドレインが相補データ線対の一方のデータ線に接続され、ゲートが相補データ線対の他方のデータ線に接続され、ソースが第1のノードに接続される第1のNチャネル型MOSトランジスタと、ドレインが他方のデータ線に接続され、ゲートが一方のデータ線に接続され、ソースが第1のノードに接続される第2のNチャネル型MOSトランジスタと、ドレインが第1のノードに接続され、ゲートに第1のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第3のNチャネル型MOSトランジスタと、一方のデータ線と第2のノードとの間に設けられた第1のPチャネル型MOSトランジスタと、他方のデータ線と第2のノードとの間に設けられた第2のPチャネル型MOSトランジスタと、ドレインが第2のノードに接続され、ゲートに第1のセンスアンプ制御信号線と対をなす第2のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第3のPチャネル型MOSトランジスタと、一方のデータ線と第2のノードとの間で、第1のPチャネル型MOSトランジスタと直列に接続された第4のPチャネル型MOSトランジスタ(Qp4)と、他方のデータ線と第2のノードとの間で、第2のPチャネル型MOSトランジスタと直列に接続された第5のPチャネル型MOSトランジスタ(Qp5)と、ドレインが一方のデータ線に接続され、ゲートが相補ビット線対と相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが相補ビット線対の一方のビット線に接続される第4のNチャネル型MOSトランジスタと、ドレインが他方のデータ線に接続され、ゲートが接続制御信号線に接続され、ソースが相補ビット線対の他方のビット線に接続される第5のNチャネル型MOSトランジスタとを備え、第1のPチャネル型MOSトランジスタのゲートが他方のデータ線に接続され、第4のPチャネル型MOSトランジスタのゲートが他方のビット線に接続され、第2のPチャネル型MOSトランジスタのゲートが一方のデータ線に接続され、第5のPチャネル型MOSトランジスタのゲートが一方のビット線に接続されたことを特徴とする。
【0017】
また、前記の目的を達成するため、本発明に係る第3のセンスアンプ回路は、相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、相補ビット線対に読み出されたデータを増幅して相補データ線対に出力するセンスアンプ回路であって、ドレインが相補データ線対の一方のデータ線に接続され、ゲートが相補データ線対の他方のデータ線に接続され、ソースが第1のノードに接続される第1のNチャネル型MOSトランジスタと、ドレインが他方のデータ線に接続され、ゲートが一方のデータ線に接続され、ソースが第1のノードに接続される第2のNチャネル型MOSトランジスタと、ドレインが第1のノードに接続され、ゲートに第1のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第3のNチャネル型MOSトランジスタと、一方のデータ線と第2のノードとの間に設けられた第1のPチャネル型MOSトランジスタと、他方のデータ線と第2のノードとの間に設けられた第2のPチャネル型MOSトランジスタと、ドレインが第2のノードに接続され、ゲートに第1のセンスアンプ制御信号線と対をなす第2のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第3のPチャネル型MOSトランジスタと、一方のデータ線と第2のノードとの間で、第1のPチャネル型MOSトランジスタと直列に接続された第4のPチャネル型MOSトランジスタ(Qp4)と、他方のデータ線と第2のノードとの間で、第2のPチャネル型MOSトランジスタと直列に接続された第5のPチャネル型MOSトランジスタ(Qp5)と、ドレインが一方のデータ線に接続され、ゲートが相補ビット線対と相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが相補ビット線対の一方のビット線に接続される第4のNチャネル型MOSトランジスタと、ドレインが他方のデータ線に接続され、ゲートが接続制御信号線に接続され、ソースが相補ビット線対の他方のビット線に接続される第5のNチャネル型MOSトランジスタと、ドレインが一方のデータ線に接続され、ゲートが他方のビット線に接続され、ソースが第1のノードに接続される第6のNチャネル型MOSトランジスタ(Qn6)と、ドレインが他方のデータ線に接続され、ゲートが一方のビット線に接続され、ソースが第1のノードに接続される第7のNチャネル型MOSトランジスタ(Qn7)とを備え、第1のPチャネル型MOSトランジスタのゲートが他方のデータ線に接続され、第4のPチャネル型MOSトランジスタのゲートが他方のビット線に接続され、第2のPチャネル型MOSトランジスタのゲートが一方のデータ線に接続され、第5のPチャネル型MOSトランジスタのゲートが前記一方のビット線に接続されたことを特徴とする。
【0018】
また、前記の目的を達成するため、本発明に係る第4のセンスアンプ回路は、相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、相補ビット線対に読み出されたデータを増幅して相補データ線対に出力するセンスアンプ回路であって、ドレインが第1のノードに接続され、ゲートに第1のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第1のNチャネル型MOSトランジスタ(Qn3)と、一方のデータ線と第2のノードとの間に設けられた第1のPチャネル型MOSトランジスタと、他方のデータ線と第2のノードとの間に設けられた第2のPチャネル型MOSトランジスタと、ドレインが第2のノードに接続され、ゲートに第1のセンスアンプ制御信号線と対をなす第2のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第3のPチャネル型MOSトランジスタと、一方のデータ線と第2のノードとの間で、第1のPチャネル型MOSトランジスタと直列に接続された第4のPチャネル型MOSトランジスタと、他方のデータ線と第2のノードとの間で、第2のPチャネル型MOSトランジスタと直列に接続された第5のPチャネル型MOSトランジスタと、ドレインが一方のデータ線に接続され、ゲートが相補ビット線対と相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが相補ビット線対の一方のビット線に接続される第2のNチャネル型MOSトランジスタ(Qn4)と、ドレインが他方のデータ線に接続され、ゲートが接続制御信号線に接続され、ソースが相補ビット線対の他方のビット線に接続される第3のNチャネル型MOSトランジスタ(Qn5)と、ドレインが一方のデータ線に接続され、ゲートが他方のビット線に接続され、ソースが第1のノードに接続される第4のNチャネル型MOSトランジスタ(Qn6)と、ドレインが他方のデータ線に接続され、ゲートが一方のビット線に接続され、ソースが第1のノードに接続される第5のNチャネル型MOSトランジスタ(Qn7)とを備え、第1のPチャネル型MOSトランジスタのゲートが他方のデータ線に接続され、第4のPチャネル型MOSトランジスタのゲートが他方のビット線に接続され、第2のPチャネル型MOSトランジスタのゲートが一方のデータ線に接続され、第5のPチャネル型MOSトランジスタのゲートが一方のビット線に接続されたことを特徴とする。
【0019】
上記の構成によれば、ビット線とデータ線を接続するトランジスタのしきい値電圧分の電圧低下のないセンスアンプ制御を可能とし、ビット線の振幅電圧より高い電圧に増幅する場合やビット線の電圧が低電圧である場合にも、正確にかつ高速に増幅電圧を確定することができる。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【0021】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るセンスアンプ回路の一構成例を示す回路図である。なお、図1において、図4と同じ構成要素については、同一の符号を付して説明を省略する。本実施形態が図4に示す従来例と異なる点は、ゲートがビット線XBLに接続され、ドレインがデータ線DLに接続され、ソースがノードN1に接続されたNチャネル型MOSトランジスタQn6と、ゲートがビット線BLに接続され、ドレインがデータ線XDLに接続され、ソースがノードN1に接続されたNチャネル型MOSトランジスタQn7を設けた点にある。
【0022】
かかる構成をとるNチャネル型MOSトランジスタQn6、Qn7を設けることで、ビット線の信号を、ビット線とデータ線を接続するNチャネル型MOSトランジスタ(Qn4またはQn5)を介することなく、直接センスアンプ回路に入力することができ、Nチャネル型MOSトランジスタQn4またはQn5のしきい値電圧分の電圧低下がなく、センスアンプ制御を行うことが可能となる。
【0023】
また、Nチャネル型MOSトランジスタQn6またはQn7はビット線の電圧により直接制御されるため、論理「H」データであるビット線の電圧で制御されてオンしやすくなり、論理「L」データであるデータ線を高速に接地電圧にすることができる。
【0024】
したがって、従来のセンスアンプ回路を構成するNチャネル型MOSトランジスタQn1およびQn2に対して、新たなNチャネル型MOSトランジスタQn6およびQn7をこれらと並列に構成することで、接地電圧にする能力を高め、高速に接地電圧にオンできるという効果がある。
【0025】
なお、本実施形態では、Nチャネル型MOSトランジスタQn6およびQn7のドレインをそれぞれ第1のデータ線DLおよび第2のデータ線XDLに接続しているが、それぞれを第1のビット線BLおよび第2のビット線XBLに接続する構成も可能である。また、Qn6およびQn7とは別のトランジスタを構成することも可能である。これらは、動作の高速性やビット線の高速動作を鑑みて設計的に選択することができる。
【0026】
(第2の実施形態)
図2は、本発明の第2の実施形態に係るセンスアンプ回路の一構成例を示す回路図である。なお、図2において、図4と同じ構成要素については、同一の符号を付して説明を省略する。本実施形態が図4に示す従来例と異なる点は、ゲートがビット線XBLに接続され、ドレインがPチャネル型MOSトランジスタQp1のソース(ノードN4)に接続され、ソースがノードN2に接続されたPチャネル型MOSトランジスタQp4と、ゲートがビット線BLに接続され、ドレインがPチャネル型MOSトランジスタQp2のソース(ノードN3)に接続され、ソースがノードN2に接続されたPチャネル型MOSトランジスタQp5とを設けた点にある。
【0027】
かかる構成をとるPチャネル型MOSトランジスタQp4およびQp5を設けることで、ビット線の信号を、ビット線とデータ線を接続するNチャネル型MOSトランジスタ(Qn4またはQn5)を介することなく、直接センスアンプ回路に入力することができ、トランジスタQn4またはQn5のしきい値電圧分の電圧低下がなく、センスアンプ制御を行うことが可能となる。
【0028】
また、Pチャネル型MOSトランジスタQp4またはQp5は、ビット線の電圧により直接制御されるため、論理「H」データであるビット線の電圧で制御されオフしやすくなり、論理「L」データであるデータ線を高速に電源電圧から切り離すことができる。
【0029】
したがって、従来のセンスアンプ回路を構成するPチャネル型MOSトランジスタQp1およびQp2に対して、新たなPチャネル型MOSトランジスタQp4およびQp5をこれらと直列に構成することで、電源電圧にする能力を低め、高速に電源電圧からオフできるという効果がある。
【0030】
なお、本実施形態では、Pチャネル型MOSトランジスタQp1およびQp4と、Qp2およびQp5はそれぞれ直列に接続されているが、オンまたはオフの高速性やセンスアンプの動作時のノイズの影響を鑑みて、どちらのトランジスタを電源電圧側に構成するかを設計的に選択することができる。
【0031】
(第3の実施形態)
図3は、本発明の第3の実施形態に係るセンスアンプ回路の一構成例を示す回路図である。なお、図3において、図1および図2と同じ構成要素については、同一の符号を付して説明を省略する。本実施形態は、第1および第2の実施形態を併用したものである。
【0032】
本実施形態の構成によれば、第1および第2の実施形態による上記利点を兼ね備えるセンスアンプ回路を実現することができる。
【0033】
なお、第1から第3の実施形態において、Nチャネル型MOSトランジスタQn4とQn5のゲートに接続された信号BSは通常電源電圧VDD以下の電圧に設定しているが、SANまたはXSAPによるセンスアンプの動作の前後で信号BSの電圧を制御し、従来のセンスアンプ回路を構成するトランジスタQp1、Qp2、Qn1、Qn2のゲート電圧に、ビット線の電圧が一時的に直接入力されるように制御することによって、より高速に動作させることも可能である。
【0034】
(第4の実施形態)
図4は、本発明の第4の実施形態に係るセンスアンプ回路の一構成例を示す回路図である。なお、図4において、図1、図2および図3と同じ構成要素については、同一の符号を付して説明を省略する。本実施形態は、第3の実施形態におけるNチャネル型MOSトランジスタQn1およびQn2を削除した構成をとる。
【0035】
第3の実施形態において、Nチャネル型MOSトランジスタQn1、Qn2よりも、Nチャネル型MOSトランジスタQn6、Qn7の方が、ゲートにビット線の電位が直接入力されるため感度が良い。このため、実質的にQn6、Qn7のみで充分な動作が可能である。
【0036】
このように、本実施形態によれば、第3の実施形態よりもトランジスタ数を少なく構成できるという利点がある。
【0037】
なお、本実施形態において、Nチャネル型MOSトランジスタQn4とQn5のゲートに接続された信号BSは通常電源電圧VDD以下の電圧に設定しているが、SANまたはXSAPによるセンスアンプの動作の前後で信号BSの電圧を制御し、従来のセンスアンプ回路を構成するトランジスタQp1、Qp2のゲート電圧に、ビット線の電圧が一時的に直接入力されるように制御することによって、より高速に動作させることも可能である。
【0038】
なお、第1から第4の実施形態においては、ビット線とデータ線を接続するトランジスタをNチャネル型MOSトランジスタで構成しているが、これをPチャネル型MOSトランジスタにすることも可能である。この場合、センスアンプを構成する直列配置されたPチャネル型MOSトランジスタを並列配置とし、並列配置されたNチャネル型MOSトランジスタを直列配置とすることによって、同様の効果が得られる。
【0039】
【発明の効果】
以上説明したように、本発明によれば、ビット線とデータ線を接続するトランジスタのしきい値電圧分の電圧低下のないセンスアンプ制御を可能とし、ビット線の振幅電圧より高い電圧に増幅する場合やビット線の電圧が低電圧である場合にも、正確にかつ高速に増幅電圧を確定することができる、という格別な効果を奏する。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係るセンスアンプ回路の一構成例を示す回路図
【図2】 本発明の第2の実施形態に係るセンスアンプ回路の一構成例を示す回路図
【図3】 本発明の第3の実施形態に係るセンスアンプ回路の一構成例を示す回路図
【図4】 本発明の第4の実施形態に係るセンスアンプ回路の一構成例を示す回路図
【図5】 従来のセンスアンプ回路の一構成例を示す回路図
【符号の説明】
BL、XBL ビット線
DL、XDL データ線
SAN、XSAP センスアンプ制御信号
BS ビット線とデータ線の接続制御信号
N1〜N4 ノード
Qp1〜Qp5 Pチャネル型MOSトランジスタ
Qn1〜Qn7 Nチャネル型MOSトランジスタ
VSS 接地電圧
VDD 電源電圧
Claims (4)
- 相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、前記相補ビット線対に読み出されたデータを増幅して前記相補データ線対に出力するセンスアンプ回路であって、
ドレインが前記相補データ線対の一方のデータ線に接続され、ゲートが前記相補データ線対の他方のデータ線に接続され、ソースが第1のノードに接続される第1のNチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のデータ線に接続され、ソースが前記第1のノードに接続される第2のNチャネル型MOSトランジスタと、
ドレインが前記第1のノードに接続され、ゲートに第1のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第3のNチャネル型MOSトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記他方のデータ線に接続され、ソースが第2のノードに接続される第1のPチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のデータ線に接続され、ソースが前記第2のノードに接続される第2のPチャネル型MOSトランジスタと、
ドレインが前記第2のノードに接続され、ゲートに前記第1のセンスアンプ制御信号線と対をなす第2のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第3のPチャネル型MOSトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記相補ビット線対と前記相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが前記相補ビット線対の一方のビット線に接続される第4のNチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記接続制御信号線に接続され、ソースが前記相補ビット線対の他方のビット線に接続される第5のNチャネル型MOSトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記他方のビット線に接続され、ソースが前記第1のノードに接続される第6のNチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のビット線に接続され、ソースが前記第1のノードに接続される第7のNチャネル型MOSトランジスタとを備えたことを特徴とするセンスアンプ回路。 - 相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、前記相補ビット線対に読み出されたデータを増幅して前記相補データ線対に出力するセンスアンプ回路であって、
ドレインが前記相補データ線対の一方のデータ線に接続され、ゲートが前記相補データ線対の他方のデータ線に接続され、ソースが第1のノードに接続される第1のNチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のデータ線に接続され、ソースが前記第1のノードに接続される第2のNチャネル型MOSトランジスタと、
ドレインが前記第1のノードに接続され、ゲートに第1のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第3のNチャネル型MOSトランジスタと、
前記一方のデータ線と第2のノードとの間に設けられた第1のPチャネル型MOSトランジスタと、
前記他方のデータ線と前記第2のノードとの間に設けられた第2のPチャネル型MOSトランジスタと、
ドレインが前記第2のノードに接続され、ゲートに前記第1のセンスアンプ制御信号線と対をなす第2のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第3のPチャネル型MOSトランジスタと、
前記一方のデータ線と前記第2のノードとの間で、前記第1のPチャネル型MOSトランジスタと直列に接続された第4のPチャネル型MOSトランジスタと、
前記他方のデータ線と前記第2のノードとの間で、前記第2のPチャネル型MOSトランジスタと直列に接続された第5のPチャネル型MOSトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記相補ビット線対と前記相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが前記相補ビット線対の一方のビット線に接続される第4のNチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記接続制御信号線に接続され、ソースが前記相補ビット線対の他方のビット線に接続される第5のNチャネル型MOSトランジスタとを備え、
前記第1のPチャネル型MOSトランジスタのゲートが前記他方のデータ線に接続され、前記第4のPチャネル型MOSトランジスタのゲートが前記他方のビット線に接続され、
前記第2のPチャネル型MOSトランジスタのゲートが前記一方のデータ線に接続され、前記第5のPチャネル型MOSトランジスタのゲートが前記一方のビット線に接続されたことを特徴とするセンスアンプ回路。 - 相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、前記相補ビット線対に読み出されたデータを増幅して前記相補データ線対に出力するセンスアンプ回路であって、
ドレインが前記相補データ線対の一方のデータ線に接続され、ゲートが前記相補データ線対の他方のデータ線に接続され、ソースが第1のノードに接続される第1のNチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のデータ線に接続され、ソースが前記第1のノードに接続される第2のNチャネル型MOSトランジスタと、
ドレインが前記第1のノードに接続され、ゲートに第1のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第3のNチャネル型MOSトランジスタと、
前記一方のデータ線と第2のノードとの間に設けられた第1のPチャネル型MOSトランジスタと、
前記他方のデータ線と前記第2のノードとの間に設けられた第2のPチャネル型MOSトランジスタと、
ドレインが前記第2のノードに接続され、ゲートに前記第1のセンスアンプ制御信号線と対をなす第2のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第3のPチャネル型MOSトランジスタと、
前記一方のデータ線と前記第2のノードとの間で、前記第1のPチャネル型MOSトランジスタと直列に接続された第4のPチャネル型MOSトランジスタと、
前記他方のデータ線と前記第2のノードとの間で、前記第2のPチャネル型MOSトランジスタと直列に接続された第5のPチャネル型MOSトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記相補ビット線対と前記相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが前記相補ビット線対の一方のビット線に接続される第4のNチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記接続制御信号線に接続され、ソースが前記相補ビット線対の他方のビット線に接続される第5のNチャネル型MOSトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記他方のビット線に接続され、ソースが前記第1のノードに接続される第6のNチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のビット線に接続され、ソースが前記第1のノードに接続される第7のNチャネル型MOSトランジスタとを備え、
前記第1のPチャネル型MOSトランジスタのゲートが前記他方のデータ線に接続され、前記第4のPチャネル型MOSトランジスタのゲートが前記他方のビット線に接続され、
前記第2のPチャネル型MOSトランジスタのゲートが前記一方のデータ線に接続され、前記第5のPチャネル型MOSトランジスタのゲートが前記一方のビット線に接続されたことを特徴とするセンスアンプ回路。 - 相補ビット線対と相補データ線対がそれぞれトランジスタを介して接続可能な構成で、前記相補ビット線対に読み出されたデータを増幅して前記相補データ線対に出力するセンスアンプ回路であって、
ドレインが第1のノードに接続され、ゲートに第1のセンスアンプ制御信号線が接続され、ソースに接地電圧が供給される第1のNチャネル型MOSトランジスタと、
前記一方のデータ線と第2のノードとの間に設けられた第1のPチャネル型MOSトランジスタと、
前記他方のデータ線と前記第2のノードとの間に設けられた第2のPチャネル型MOSトランジスタと、
ドレインが前記第2のノードに接続され、ゲートに前記第1のセンスアンプ制御信号線と対をなす第2のセンスアンプ制御信号線が接続され、ソースに電源電圧が供給される第3のPチャネル型MOSトランジスタと、
前記一方のデータ線と前記第2のノードとの間で、前記第1のPチャネル型MOSトランジスタと直列に接続された第4のPチャネル型MOSトランジスタと、
前記他方のデータ線と前記第2のノードとの間で、前記第2のPチャネル型MOSトランジスタと直列に接続された第5のPチャネル型MOSトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記相補ビット線対と前記相補データ線対との間の接続を制御する接続制御信号線に接続され、ソースが前記相補ビット線対の一方のビット線に接続される第2のNチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記接続制御信号線に接続され、ソースが前記相補ビット線対の他方のビット線に接続される第3のNチャネル型MOSトランジスタと、
ドレインが前記一方のデータ線に接続され、ゲートが前記他方のビット線に接続され、ソースが前記第1のノードに接続される第4のNチャネル型MOSトランジスタと、
ドレインが前記他方のデータ線に接続され、ゲートが前記一方のビット線に接続され、ソースが前記第1のノードに接続される第5のNチャネル型MOSトランジスタとを備え、
前記第1のPチャネル型MOSトランジスタのゲートが前記他方のデータ線に接続され、前記第4のPチャネル型MOSトランジスタのゲートが前記他方のビット線に接続され、
前記第2のPチャネル型MOSトランジスタのゲートが前記一方のデータ線に接続され、前記第5のPチャネル型MOSトランジスタのゲートが前記一方のビット線に接続されたことを特徴とするセンスアンプ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001367276A JP4105865B2 (ja) | 2001-11-30 | 2001-11-30 | センスアンプ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001367276A JP4105865B2 (ja) | 2001-11-30 | 2001-11-30 | センスアンプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003173686A JP2003173686A (ja) | 2003-06-20 |
JP4105865B2 true JP4105865B2 (ja) | 2008-06-25 |
Family
ID=19177050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001367276A Expired - Fee Related JP4105865B2 (ja) | 2001-11-30 | 2001-11-30 | センスアンプ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4105865B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008044300A1 (fr) * | 2006-10-12 | 2008-04-17 | Renesas Technology Corp. | Circuit intégré à semi-conducteurs |
-
2001
- 2001-11-30 JP JP2001367276A patent/JP4105865B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003173686A (ja) | 2003-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6331791B1 (en) | Charge-redistribution low-swing differential logic circuit | |
US5680366A (en) | Data transmission circuit, data line driving circuit, amplifying circuit, semiconductor integrated circuit, and semiconductor memory | |
US7622957B2 (en) | Pseudo-differential output driver with high immunity to noise and jitter | |
US20030122581A1 (en) | Semiconductor integrated circuit | |
JP4593915B2 (ja) | 同時両方向入出力回路及び方法 | |
KR100287186B1 (ko) | 반도체 메모리 장치의 상보형 차동 입력 버퍼 | |
JPH11103227A (ja) | 出力振幅調整回路 | |
KR100991386B1 (ko) | 배타적 논리합 회로 | |
KR20010039393A (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
KR950010567B1 (ko) | 반도체장치의 출력단회로 | |
US20030179015A1 (en) | Current sense amplifier | |
JP4105865B2 (ja) | センスアンプ回路 | |
JP2694810B2 (ja) | 演算増幅器 | |
JP3888955B2 (ja) | レシーバ回路 | |
US5907251A (en) | Low voltage swing capacitive bus driver device | |
JP4557046B2 (ja) | 出力バッファ回路および集積回路 | |
JP3968818B2 (ja) | アンプ | |
US8829969B2 (en) | Level-down shifter | |
JP2809932B2 (ja) | 入力バッファ回路 | |
JP3779484B2 (ja) | Mos型半導体集積回路 | |
JP3698929B2 (ja) | 半導体記憶装置 | |
JP2000003600A (ja) | 半導体記憶装置および半導体集積回路 | |
JP3373795B2 (ja) | 半導体入力回路及び半導体記憶装置 | |
KR100980401B1 (ko) | 반도체 장치용 데이타 처리 장치 | |
KR20030078310A (ko) | 출력신호폭을 조절하기 위한 입력버퍼를 구비한 반도체 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040929 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080304 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080328 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |