JP4593915B2 - 同時両方向入出力回路及び方法 - Google Patents

Description

本発明は同時両方向伝送を利用する半導体装置に係り、特に、このような半導体装置のためのＳＢＤ入出力回路及び方法に関する。

プロセッサ、コントローラ、メモリ装置のような半導体装置は、デジタル信号を受信／伝送させるデータトランシーバを含む。このようなトランシーバは伝送ラインを通じてデータを受信／伝送できるように構成することができる。最近は、同時両方向（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ：ＳＢＤ）伝送／受信能力を有する半導体装置についての関心が高まっている。ＳＢＤトランシーバは、同じ伝送ライン上で同じクロックサイクル間にデジタルデータを受信／伝送する能力を有している。

図１は、２つの半導体装置２０，４０間での従来のＳＢＤ連結を表わしたものである。半導体装置２０，４０は、各々ＳＢＤトランシーバ２２，４２を含む。ＳＢＤトランシーバ２２は、データ駆動器２４及びデータ受信器２６を含む。駆動されなければならない内部データ信号Ｄｏｕｔ１は、駆動器２４に入力として提供され、受信器２６に制御信号として提供される。駆動器２４の出力は、受信器２６の入力に連結される。受信器２６は、また２つの基準電圧ＶｒｅｆＨ，ＶｒｅｆＬを受信する。受信器２６の出力は、半導体装置２０に対するデータ入力Ｄｉｎ１である。

トランシーバ４２は、トランシーバ２２の駆動器及び受信器と同じ構成で連結される駆動器４４及び受信器４６を含む。駆動器４４は、内部データ信号Ｄｏｕｔ２から入力を受信し、受信器４６はデータ入力Ｄｉｎ２を発生する。
半導体装置２０，４０は、伝送ライン３０に駆動器２４，４４の出力を連結することによって図１に示すように相互連結することができる。このような構成では駆動器２４と駆動器４４との駆動状態が伝送ライン３０上の電圧Ｖ_ＢＬ（以下、ビットライン電圧という。）を決定する。共通基準電圧発生器３２は、半導体装置２０，４０にＶｒｅｆＨ及びＶｒｅｆＬを供給する。

図２は、伝送ライン３０上の半導体装置２０，４０間でデータの同時交換を表わす波形図を示す。Ｄｏｕｔ１は、時間区間Ｔ１，Ｔ２，Ｔ５の間にはハイである。Ｄｏｕｔ２は、時間区間Ｔ１，Ｔ３，Ｔ５の間にハイである。結果的に、Ｔ１の間に駆動器２４，４４は、ビットライン電圧Ｖ_ＢＬをハイに、例えば、高いレール電圧Ｖ_Ｈで引き寄せる。Ｔ２の間には、駆動器２４は、ビットライン電圧Ｖ_ＢＬをハイに引き寄せようと試み、駆動器４４は、Ｖ_ＢＬをロー、例えば、低いレール電圧Ｖ_Ｌに引き寄せようと試みる。駆動器２４，４４が相互マッチされる場合には、Ｖ_ＢＬは、高いレール電圧Ｖ_Ｈと低いレール電圧Ｖ_Ｌとの間の中間の近似電圧Ｖ_ｍｉｄを取る。Ｔ３の間には、２つの駆動器の駆動状態が逆になり、Ｖ_ＢＬはＶ_ｍｉｄに止まる。Ｔ４の間には、２つの駆動器は、Ｖ_ＢＬをロー、すなわちＶ_Ｌに引き寄せる。

受信器２６，４６各々は、既知の自己の駆動器の駆動状態に基づいて近似比較電圧を選択することによって各時間区間に他の半導体装置の駆動器の駆動状態を決定する。例えば、Ｔ１及びＴ２の間に、受信器２６は、駆動器２４が伝送ライン３０をハイに駆動していることが分かり、したがって、Ｖ_ＢＬの２つの可能な値がＶ_Ｈ（駆動器４４が伝送ライン３０をハイに駆動している時）及びＶ_ｍｉｄ（駆動器４４が伝送ライン３０をローに駆動している時）であることが分かる。

したがって、Ｔ１の間に、受信器２６はハイレベルのＤｏｕｔ１に応答して基準電圧ＶｅｒｆＨを選択し、次いでハイレベルＶ_ＨのＶ_ＢＬを（３／４）Ｖ_ＤＤのＶｒｅｆＨに比較してハイレベルのＤｉｎ１を出力する。Ｔ２の間には、受信器２６は、ハイレベルのＤｏｕｔ１に応答して基準電圧ＶｅｒｆＨを選択し、次いでＶ_ｍｉｄレベルのＶ_ＢＬを（３／４）Ｖ_ＤＤのＶｒｅｆＨに比較してローレベルのＤｉｎ１を出力する。Ｔ３の間には、受信器２６は、ローレベルのＤｏｕｔ１に応答して基準電圧ＶｅｒｆＬを選択し、次いでＶ_ｍｉｄレベルのＶ_ＢＬを（１／４）Ｖ_ＤＤのＶｒｅｆＬに比較してハイレベルのＤｉｎ１を出力する。Ｔ４の間には、受信器２６は、ローレベルのＤｏｕｔ１に応答して（１／４）Ｖ_ＤＤの基準電圧ＶｅｒｆＬを選択し、次いでローレベルのＶ_ＢＬを（１／４）Ｖ_ＤＤのＶｒｅｆＬに比較してローレベルのＤｉｎ１を出力する。

受信器４６は、既知の駆動器４４の状態に基づいて駆動器２４の駆動状態を判定するため、受信器２６と類似の動作とする。
一部の従来技術では、基準信号ＶｒｅｆＨ，ＶｒｅｆＬは各半導体装置で別途に発生する。一部の受信器は、Ｄｏｕｔを選択信号として利用して、２つの基準信号のうち何れかがＶ_ＢＬと比較されるか否かを決定するためにマルチプレクサを使用する。他の一部の受信器は、Ｖ_ＢＬとの比較のためにＶｒｅｆＨ及びＶｒｅｆＬのうち一つを選択的に発生するためにバッファを使用する。

従来の半導体装置では、ＳＢＤ受信器がＤｏｕｔ値によってビットライン電圧Ｖ_ＢＬをＶｒｅｆＬ（例えば、０.２５ Ｖ_ＤＤ）又はＶｒｅｆＨ（例えば、０.７５ Ｖ_ＤＤ）のうちの一つと比較する。図３Ａを参照すれば、図１の受信器２６は、時間区間Ｔ１，Ｔ２，Ｔ５の間ではＶ_ＢＬを０.７５ Ｖ_ＤＤと比較し、時間区間Ｔ３，Ｔ４の間ではＶ_ＢＬを０.２５ Ｖ_ＤＤと比較する。同様に、図３Ｂに示すように受信器４６は、時間区間Ｔ１，Ｔ３，Ｔ５の間ではＶ_ＢＬを０.７５ Ｖ_ＤＤに比較し、時間区間Ｔ２，Ｔ４の間ではＶ_ＢＬを０.２５ Ｖ_ＤＤと比較する。結果的に、各時間区間で各受信器に提供される最大差動電圧は、０.２５ Ｖ_ＤＤまたは０.２５ Ｖ_ＤＤと近似できる。このわずかなマージンは、雑音及び駆動器のミスマッチによって容易に浸蝕され、また、このわずかなマージンはＳＢＤ回路によって自然に生成される電圧ではない基準電圧ＶｒｅｆＬまたはＶｒｅｆＨのわずかなエラーによって影響を受けうる。

本発明が解決しようとする技術的課題は、雑音マージンを向上させうるＳＢＤ入出力回路及びこれを備える集積回路を提供することである。
本発明が解決しようとする他の技術的課題は、雑音マージンを向上させうるＳＢＤ伝送ラインの遠くから送られたデータを効果的にデコーディングする方法を提供することである。
本発明が解決しようとするさらに他の技術的課題は、前記ＳＢＤ入出力回路を備える集積回路を利用するシステムを提供することである。

前記課題を達成するための本発明の一態様による集積回路は、ＳＢＤ入出力回路を備え、前記ＳＢＤ入出力回路は、駆動入力信号に応答してＳＢＤ伝送ラインを駆動する駆動器と、前記ＳＢＤ伝送ライン上の電圧を第１及び第２基準電圧と比較し、前記比較結果に依存する入力信号を前記集積回路に出力する受信器と、前記駆動入力信号に応答して前記受信器によって使われる前記第１及び第２基準電圧の少なくとも一つを制御する基準選択回路と、を備え、前記基準選択回路は、前記第２基準電圧を発生する基準発生器を備え、前記基準発生器は、前記駆動入力信号が論理ハイ電圧である時には前記第２基準電圧をハイ電圧にセットし、前記駆動入力信号が論理ロー電圧である時には前記第２基準電圧をロー電圧にセットすることを特徴とする。

前記課題を達成するための本発明の他の態様による集積回路は、ＳＢＤ入出力回路を備え、前記ＳＢＤ入出力回路は、駆動入力信号に応答してＳＢＤ伝送ラインを駆動する駆動器と、前記ＳＢＤ伝送ライン上の電圧を第１及び第２基準電圧の少なくとも一つと比較し、前記比較結果に依存する入力信号を前記集積回路に出力する受信器と、第２集積回路上の類似した回路と連結される時、前記駆動器が論理ハイ信号を駆動しており、前記第２集積回路上の駆動器が前記ＳＢＤ伝送ライン上の論理ロー信号を駆動している時、前記ＳＢＤ伝送ライン上の電圧に接近する第１中間電圧を発生し、前記駆動器が論理ロー信号を駆動しており、前記第２集積回路上の前記駆動器が前記ＳＢＤ伝送ライン上の論理ハイ信号を駆動している時、前記ＳＢＤ伝送ライン上の電圧に接近する第２中間電圧を発生する中間電圧発生回路と、を備えることを特徴とする。

基準選択回路は、前記駆動器が論理ハイ信号を駆動するように前記駆動入力信号がセットされる時に前記第１中間電圧を前記第１基準電圧として選択し、前記駆動器が論理ロー信号を駆動するように前記駆動入力信号がセットされる時には前記第２基準電圧として前記第２中間電圧を選択する。

前記他の課題を達成するための本発明によるＳＢＤ伝送ラインの遠くから送られたデータをデコーディングする方法において、第１電圧と第２電圧との間の所定の電圧レベルを有する第１基準電圧を受信器に供給する段階と、入力信号に応答して前記第１電圧と前記第２電圧から選択された何れか一つのレベルを有する第２基準電圧を前記受信器に供給する段階と、前記第１電圧、前記第２電圧、及び前記第１電圧と前記第２電圧との間の中間電圧のうち選択された何れか一つのレベルを有する前記ＳＢＤ伝送ライン上の電圧を前記受信器に供給する段階と、前記ＳＢＤ伝送ライン上の電圧を前記第１及び第２基準電圧と比較する段階と、前記比較結果に基づいて、前記遠くから送られたデータの論理状態を表わすデータ信号を出力する段階と、を備え、前記第１基準電圧を供給する段階は、論理ハイ電圧と論理ロー電圧との間の中間電圧を供給する段階を備えることを特徴とする。

前記さらに他の課題を達成するための本発明によるシステムは、第１伝送ラインと、それぞれの入出力パッドを介して前記第１伝送ラインに連結されるそれぞれのＳＢＤ入出力回路を備える第１及び第２集積回路と、を備え、前記各ＳＢＤ入出力回路は、駆動入力信号を駆動する駆動器、前記第１伝送ライン上の電圧を２つの他の電圧に同時に比較し、前記２つの他の電圧のうち何れが前記伝送ライン上の電圧にさらに近いのかを表わす受信器、及び前記駆動入力信号の状態に基づいて前記２つの他の電圧の少なくとも一つをセットする基準選択回路を備え、前記システムは、前記第１及び第２集積回路上に各々基準発生回路をさらに備え、前記２つの集積回路上の前記基準発生回路は、前記２つの他の電圧のうち少なくとも一つを発生するために少なくとも第２伝送ラインによって連結されることを特徴とする。

本発明によるＳＢＤ入出力回路及び方法によって雑音マージンが向上しうる。したがって、この回路及び方法が集積回路に採用されれば、雑音マージンが向上し、集積回路及びこれを含むシステムの動作速度が向上する。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載の内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を表わす。
以下に記載の実施例は、従来のＳＢＤ受信器で実行されたように、ビットライン電圧及び合成された０.２５ Ｖ_ＤＤまたは０.７５ Ｖ_ＤＤ基準電圧間に一つの比較電圧を設定するためのものである。簡単には、以下に記載の多様な受信器の実施例は、ＳＢＤ伝送ライン上に表われうる２つのビットライン電圧のうちの一つに各々近接した２つの比較電圧を使用する。

図４は、二つの伝送ライン８０，９０によって連結される二つの半導体装置６０，７０を備える構成５０を示す。半導体装置６０は、ＳＢＤ入出力（Ｉ／Ｏ）回路１００を備え、半導体装置７０はＳＢＤ Ｉ／Ｏ回路２００を備える。伝送ライン８０は、一方がＳＢＤ Ｉ／Ｏ回路１００のＩ／Ｏパッドに連結され、他方がＳＢＤ Ｉ／Ｏ回路２００のＩ／Ｏパッド２２０に連結される。伝送ライン９０は、半導体装置７０に基準電圧ＶＲＥＦＭを供給するために半導体装置６０のＶＲＥＦＭ発生器１９０に連結される（また、各半導体装置は自身のＶＲＥＦＭ基準を発生でき、またはＶＲＥＦＭ発生器が半導体装置７０に含まれることもある）。ＶＲＥＦＭ発生器１９０はまた、各半導体装置上の他のＳＢＤ Ｉ／Ｏ回路（図示せず）にＶＲＥＦＭを供給することができる。

ＳＢＤ Ｉ／Ｏ回路１００は、駆動器１１０、基準選択器１３０、及び受信器１５０を備える。駆動器１１０は、パッド１２０を介して出力信号Ｄｏｕｔ１を伝送ライン８０上で駆動するためのもので、従来の方法で動作させることができる。基準選択器１３０は、受信器１５０の入力のための第１基準電圧ＶＲＥＦＤ１を選択するためのもので、出力信号Ｄｏｕｔ１を使用する。ＶＲＥＦＭ発生器１９０は、受信器１５０に第２基準電圧ＶＲＥＦＭを供給する。受信器１５０に対する第３入力は、Ｉ／Ｏパッド１２０に連結され、したがって、ビットライン電圧Ｖ_ＢＬを受信器１５０に供給する。簡単に説明すれば、受信器１５０は、ＳＢＤ Ｉ／Ｏ回路２００によって送られる信号Ｄｏｕｔ２を表わす信号Ｄｉｎ１を出力するためにＶＲＥＦＤ１、ＶＲＥＦＭ、及び伝送ライン８０上のＶ_ＢＬを利用する。

ＳＢＤ Ｉ／Ｏ回路２００は、ＳＢＤ Ｉ／Ｏ回路１００と類似し、駆動器２１０、基準選択器２３０、及び受信器２５０を備える。
駆動器１１０，２１０が伝送ライン８０を３つの電圧Ｖ_ＤＤ，Ｖ_ＳＳ，０.５（Ｖ_ＤＤ−Ｖ_ＳＳ）で駆動できるという仮定の下に受信器１５０の動作を図５Ａを参照して説明する。説明を簡単にするために、Ｖ_ＳＳの他の値が特別な実施例では選択されうるが、ここでＶ_ＳＳは０ボルトであると仮定する。

時間区間Ｔ１，Ｔ２の間、Ｄｏｕｔ１は、論理ハイ値であり、Ｖ_ＢＬの２つの可能な期待値はＶ_ＤＤ及びＶ_ＤＤ／２である。ＶＲＥＦＭ発生器１９０は、ＶＲＥＦＭをＶ_ＤＤ／２にセットし、Ｄｏｕｔ１のレベルがハイレベルであるため、基準選択器１３０は、ＶＲＥＦＤ１をＶ_ＤＤにセットする。言い換えれば、Ｄｏｕｔ１のレベルがローレベルであるため、基準選択器１３０はＶＲＥＦＤ１をＶ_ＳＳにセットする。基準選択器２３０は、基準選択器１３０と同一の動作を行う。受信器１５０は、Ｖ_ＢＬをＶ_ＤＤ及びＶ_ＤＤ／２と比較し、Ｖ_ＢＬがＶ_ＤＤに近接する時（時間区間Ｔ１）には、Ｄｉｎ１を論理ハイ値にセットし、Ｖ_ＢＬがＶ_ＤＤ／２に近接する時（時間区間Ｔ２）は、Ｄｉｎを論理ロー値にセットする。
時間区間Ｔ３，Ｔ４の間に、Ｄｏｕｔ１は論理ロー値であり、Ｖ_ＢＬの２つの可能な期待値は、Ｖ_ＤＤ／２とＶ_ＳＳである。基準選択器１３０は、ＶＲＥＦＤ１をＶ_ＳＳにセットする。受信器１５０は、Ｖ_ＢＬをＶ_ＤＤ／２及びＶ_ＳＳと比較し、Ｖ_ＢＬがＶ_ＤＤ／２に近接する時（時間区間Ｔ３）は、Ｄｉｎ１を論理ハイ値にセットし、Ｖ_ＢＬがＶ_ＳＳに近接する時は、Ｄｉｎ１を論理ロー値にセットする。

図５Ｂは、同一のＤｏｕｔ１／Ｄｏｕｔ２の駆動順序についてＳＢＤ Ｉ／Ｏ回路２００の類似した動作を示す。
図６は、３つの伝送ライン８５，９５，９７によって連結される２つの半導体装置６５，７５を備える構成５５を示す。半導体装置６５は、ＳＢＤ Ｉ／Ｏ回路３００、ＶＲＥＦＭ発生器３８０、及びＶＲＥＦＭ２発生器３９０を備える。半導体装置７５は、ＳＢＤ Ｉ／Ｏ回路４００、ＶＲＥＦＭ発生器４８０、及びＶＲＥＦＭ２発生器４９０を備える。伝送ライン８５は、一方がＳＢＤ Ｉ／Ｏ回路３００のＩ／Ｏパッド３２０に連結され、他方がＳＢＤ Ｉ／Ｏ回路４００のＩ／Ｏパッド４２０に連結される。伝送ライン９５は、半導体装置６５上のＶＲＥＦＭ１発生器３８０を半導体装置７５のＶＲＥＦＭ２発生器４９０に連結させる。伝送ライン９７は、半導体装置６５上のＶＲＥＦＭ２発生器３９０を半導体装置７５上のＶＲＥＦＭ１発生器４８０に連結させる。

ＳＢＤ Ｉ／Ｏ回路３００は、駆動器３１０及び内部基準選択器を機能的に統合した受信器３５０を備える。駆動器３１０は、パッド３２０を介して出力信号Ｄｏｕｔ１を伝送ライン８５上に駆動するためのもので従来の方法で動作させることができる。受信器３５０は、出力信号Ｄｏｕｔ１を受信する。５つの比較電圧、すなわち、レール電圧Ｖ_ＤＤ，Ｖ_ＳＳ、ビットライン電圧Ｖ_ＢＬ、及び基準発生器３８０，３９０によって各々発生する電圧ＶＲＥＦＭ１，ＶＲＥＦＭ２が受信器３５０に供給される。簡単に説明すれば、受信器３５０は、ＳＢＤ Ｉ／Ｏ回路４００によって送られる信号Ｄｏｕｔ２を示す信号Ｄｉｎ１を出力するために前記電圧を利用する。

ＳＢＤ Ｉ／Ｏ回路４００は、ＳＢＤ Ｉ／Ｏ回路３００の対応する構成要素と類似する駆動器４１０及び受信器４５０を備える。
各半導体装置上で、２つの中間地点基準電圧ＶＲＥＦＭ１，ＶＲＥＦＭ２を使用するのは、駆動器３１０，４１０が完全にマッチングしないこともあるからである。このような環境で、駆動器３１０が伝送ラインをローに引き寄せようと試み、駆動器４１０が伝送ラインをハイに引き寄せようと試みる時と比較すると、駆動器３１０がビットラインをハイに引き寄せようと試み、駆動器４１０がビットラインをローに引き寄せようと試みる時には多少異なるビットライン電圧Ｖ_ＢＬが観察される（図７で、時間区間Ｔ２及びＴ３の間Ｖ_ＢＬに対する電圧Ｖ_ｍｉｄ１及びＶ_ｍｉｄ２を参照）。

基準発生器３８０は、駆動器３１０に（または、少なくとも駆動器３１０のプルアップ部分に）マッチされる。そして、基準発生器３８０は、Ｖ_ＤＤ（または、論理ハイ信号）に永久的に連結される入力を有する。動作時、基準発生器３８０は、Ｄｏｕｔ１が論理ハイ値である時に駆動器３１０がライン８５をハイに引き寄せようと試みるのと同じようにライン９５をハイに引き寄せようと常に試みている。

基準発生器４９０は、駆動器４１０に（または、少なくとも駆動器４１０のプルダウン部分に）マッチされ、Ｖ_ＳＳ（または、論理ロー信号）に永久的に連結される入力を有する。動作時、発生器４９０は、Ｄｏｕｔ２が論理ロー値である時、駆動器４１０がライン８５をローに引き寄せようと試みるのと同じようにライン９５をローに引き寄せようと常に試みている。

発生器３８０，４９０が伝送ライン９５によって連結される時、ＶＲＥＦＭ１値が受信器３５０に供給される。受信器３５０は、駆動器３１０，４１０が正確にマッチされなくてもＤｏｕｔ１が論理ハイ値であり、Ｄｏｕｔ２が論理ロー値である時にＶ_ＢＬに正確にマッチしなければならない。前記と同じ値がＶＲＥＦＭ１として受信器４５０に供給される。

発生器３９０，４８０は、それら各々の相手４９０，３８０と類似して構成され、伝送ライン９７によって動作中に連結される。したがって、ＶＲＥＦＭ２値は、受信器４５０に供給され、受信器４５０は駆動器３１０，４１０が正確にマッチされなくてもＤｏｕｔ１が論理ロー値であり、Ｄｏｕｔ２が論理ハイ値である時にＶ_ＢＬに正確にマッチしなければならない。同じ値がＶＲＥＦＭ２として受信器４５０に供給される。

受信器３５０，４５０の動作は、図面７Ａ及び７Ｂを参照すると、さらによく理解されるであろう。まず、図７Ａを参照すると、時間区間Ｔ１，Ｔ２の間、Ｄｏｕｔ１は論理ハイ値であり、Ｖ_ＢＬの２つの可能な期待値は、Ｖ_ＤＤ及びＶ_ｍｉｄ１である。したがって、受信器３５０はＶ_ＢＬをＶ_ＤＤ及びＶＲＥＦＭ１と比較し、Ｖ_ＢＬがＶ_ＤＤに近接する時（時間区間Ｔ１）、Ｄｉｎ１を論理ハイ値にセットし、Ｖ_ＢＬがＶ_ｍｉｄ１に近接する時（時間区間Ｔ２）、Ｄｉｎ１を論理ロー値にセットする。

時間区間Ｔ３，Ｔ４の間、Ｄｏｕｔ１は、論理ロー値であり、Ｖ_ＢＬの２つの可能な期待値は、Ｖ_ｍｉｄ２及びＶ_ＳＳである。したがって、受信器３５０は、Ｖ_ＢＬをＶ_ｍｉｄ２及びＶ_ＳＳと比較し、Ｖ_ＢＬがＶ_ｍｉｄ２に近接する時（時間区間Ｔ３）Ｄｉｎ１を論理ハイ値にセットし、Ｖ_ＢＬがＶ_ＳＳに近接する時（時間区間Ｔ４）、Ｄｉｎ１を論理ロー値にセットする。

図７Ｂは、受信器４５０に対する比較電圧の類似した選択を示す。Ｖ_ＢＬがＶ_ｍｉｄ１またはＶ_ｍｉｄ２と同じ時、駆動器４１０は、駆動器３１０の反対側を駆動するため、ＶＲＥＦＭ１のレベルがＶＲＥＦＭ２のレベルより高い。したがって、Ｔ２区間には、Ｖ_ｍｉｄ１レベルのＶ_ＢＬがＶＲＥＦＭ２より高いため、受信器４５０はハイレベルのＤｉｎ２を出力する。

図８は、図４に示す受信器（１５０または２５０）の一部実施例に関する回路図である。受信器は、２つの差動増幅器１５１，１５３及び負荷回路１５５を備える。負荷回路１５５は、相互マッチされた第１及び第２負荷抵抗Ｒ_Ｌを備える。各抵抗の一端は、Ｖ_ＤＤに連結される。第１抵抗の他端は、差動出力ノードＯＵＴに連結され、第２抵抗の他の一端は第２差動出力ノードＯＵＴＢに連結される。出力ステージ（図示せず）は、ＯＵＴとＯＵＴＢ間に現れる電圧差を論理信号Ｄｉｎに変換する。

差動増幅器１５１は、２つのマッチされたデプリションモードＮチャンネルＭＯＳＦＥＴトランジスタＮ１，Ｎ２及びＮチャンネルＭＯＳＦＥＴトランジスタＮ３を備える。トランジスタＮ３は、末尾電流ノードに連結されるドレン、Ｖ_ＳＳに連結されるソース、及び入力ノードＢＩＡＳに連結されるゲートを有する。ＢＩＡＳは、Ｎ３が差動増幅器１５１に対する電流ソースとして動作するように末尾電流ノードからＮ３を介して流れる末尾電流ＩＡをセットするバイアシング回路（図示せず）によってセットされる。

相互マッチされるトランジスタＮ１，Ｎ２のソースは、末尾電流ノードに連結され、したがって、それらのゲートに印加される差動電圧によって末尾電流ＩＡが分割される。トランジスタＮ１のゲートは、ＶＲＥＦＭ発生器１９０から信号ＶＲＥＦＭを受信し、トランジスタＮ２のゲートはビットライン電圧信号Ｖ_ＢＬを受信する。Ｎ１のドレンは、出力ノードＯＵＴに連結され、Ｎ２のドレンは出力ノードＯＵＴＢに連結される。

差動増幅器１５３は、差動増幅器１５１と同一の構成である。差動増幅器１５３は、２つのマッチされたデプリションモードＮチャンネルＭＯＳＦＥＴトランジスタＮ４，Ｎ５及びＮチャンネルＭＯＳＦＥＴトランジスタＮ６を備える。トランジスタＮ６は、末尾電流ノードに連結されるドレン、Ｖ_ＳＳに連結されるソース、及び入力ノードＢＩＡＳに連結されるゲートを有する。ＢＩＡＳは、Ｎ６が差動増幅器１５３に対する電流ソースとして動作し、ＩＡとＩＢとが同一になるように末尾電流ノードからＮ６を介して流れる末尾電流ＩＢをセットする。

マッチされたトランジスタＮ４，Ｎ５のソースは、末尾電流ノードに連結され、したがって、それらのゲートに印加される差動電圧によって末尾電流ＩＢが分割される。トランジスタＮ４のゲートは、ビットライン電圧信号Ｖ_ＢＬを受信し、トランジスタＮ５のゲートは、基準選択器１３０からの信号ＶＲＥＦＤ１を受信する。Ｎ５のドレンは出力ノードＯＵＴに連結され、Ｎ４のドレンは出力ノードＯＵＴＢに連結される。

差動増幅器１５１，１５３は、負荷回路１５５に連結されるため、末尾電流ＩＡと末尾電流ＩＢとは正の電圧レールＶ_ＤＤから負荷回路１５５を介して流れなければならない。結合された電流（ＩＡ＋ＩＢ）は、ＶＲＥＦＭ、ＶＲＥＦＤ１、及びＶ_ＢＬの値によって２つの負荷抵抗間で分割される。例えば、Ｖ_ＢＬとＶＲＥＦＤ１とがＶ_ＤＤと同じであり、ＶＲＥＦＭがＶ_ＤＤ／２と同じ場合を示す図５Ａで時間区間Ｔ１の間に示された条件を考慮する。このような条件下で、Ｎ２は、Ｎ１よりさらに強く駆動され、ＩＡの半分以上がＮ２を流れる。したがって、ＯＵＴに比べてＯＵＴＢでの電圧が低下する。Ｎ４及びＮ５は、ほぼ同じ程度に駆動され、ＩＢを均等に分割する。したがって、増幅器１５３の動作結果として、ＯＵＴ／ＯＵＴＢ間には差動電圧が表われない。最終的な効果は、Ｄｉｎが論理ハイ条件にセットされなければならないことを表わすＯＵＴとＯＵＴＢとの間のポジティブ差動電圧である。

図５Ａの時間区間Ｔ２の間では、ＶＲＥＦＤ１がＶ_ＤＤに維持され、ＶＲＥＦＭがＶ_ＤＤ／２に維持されるが、Ｖ_ＢＬはＶ_ＤＤ／２に低下する。したがって、Ｎ１とＮ２とは、ほぼ同じ程度に駆動され、ＩＡを均等に分割する。したがって、増幅器１５１の動作結果としてＯＵＴ／ＯＵＴＢ間に差動電圧が表われない。Ｎ５は、Ｎ４よりさらに強く駆動されるので、ＩＢの半分以上の電流を流す。したがって、ＯＵＴＢに比較してＯＵＴでの電圧が低下する。最終的な効果は、Ｄｉｎが論理ロー条件にセットされなければならないことを表わすＯＵＴとＯＵＴＢとの間のネガティブ差動電圧である。

図５Ａの時間区間Ｔ３の間では、Ｖ_ＢＬとＶＲＥＦＭはＶ_ＤＤ／２と同じであるが、基準選択器１３０はＶＲＥＦＤ１をＶ_ＳＳにセットする。したがって、Ｎ１とＮ２とは、ほぼ同じ程度に駆動され、ＩＡを均等に分割する。したがって、増幅器１５１の結果としてＯＵＴ／ＯＵＴＢ間はに差動電圧が表われない。Ｎ４は、Ｎ５より強く駆動されるので、ＩＢの半分以上の電流を流す。したがって、ＯＵＴに比べてＯＵＴＢでの電圧が低下する。最終的な効果は、Ｄｉｎが論理ハイ条件にセットされなければならないことを表わすＯＵＴとＯＵＴＢとの間のポジティブ差動電圧である。

最終的に、ＶＲＥＦＤ１がＶ_ＳＳを維持し、ＶＲＥＦＭがＶ_ＤＤ／２を維持するが、Ｖ_ＢＬがＶ_ＳＳに低下する図５Ａの時間区間Ｔ４を考慮する。このような条件下では、Ｎ１がＮ２よりさらに強く駆動され、ＩＡの半分以上の電流を流す。その結果、ＯＵＴＢに比べてＯＵＴで電圧が低下する。Ｎ４とＮ５とは、ほぼ同じ程度に駆動され、ＩＢを均等に分割する。それにより、増幅器１５３の結果としてＯＵＴ／ＯＵＴＢ間には差動電圧が表われない。最終的な効果は、Ｄｉｎが論理ロー条件にセットされなければならないことを表わすＯＵＴとＯＵＴＢ間とののネガティブ差動電圧である。

このような実施例の種々の特徴は明らかである。第一に、２つの差動増幅器が相補的である。すなわち、一つが差動入力電圧を受信する時、他の一つは受信せず、したがって、２つが共通出力を生成するために同じ負荷回路を駆動できる。第二に、基準値が全て伝送ライン８０上で発生する電圧値に当り、これら電圧値は正確に発生できる。第三に、増幅される差動入力電圧が０.５Ｖ_ＤＤである。従来の単一増幅器の構造では、同じビットライン電圧に対して０.２５Ｖ_ＤＤ差動信号を増幅する。

低い電圧の信号を送る場合には、図８の実施例がさらに大きい差動入力電圧を使用し、優秀な電圧雑音を有するため、特に有用である。例えば、Ｖ_ＤＤが１ボルトであり、Ｖ_ＳＳが０ボルトであり、２つの駆動器が全てＶ_ＢＬをＶ_ＤＤに駆動しようとしているが、雑音または他の効果のため、Ｖ_ＢＬが０.８ボルトである場合について考えてみる。従来の受信器は、０.８ボルトのＶ_ＢＬを０.７５ボルトのＶＲＥＦＨと比較し、０.０５ボルトの差動電圧から論理ハイ信号を感知しようとしている。一方、受信器１５０は、差動増幅器１５１で０.３ボルト差動信号を増幅し、差動増幅器１５３で反対の−０.２ボルトの差動信号を増幅する。これは従来の受信器で０.１ボルトの差動電圧を増幅するのと同じである。したがって、受信器１５０は、従来の受信器の雑音マージンに比べて２倍の雑音マージンを有する。

図９は、図４の基準選択器１３０についての一実施例を示す。低電圧Ｖ_ＬがＰチャンネルＭＯＳＦＥＴトランジスタＰ７のソースに印加され、高電圧Ｖ_ＨがＮチャンネルＭＯＳＦＥＴトランジスタＮ７のソースに印加される。Ｐ７及びＮ７のドレンは、基準選択器１３０の出力電圧ＶＲＥＦＤ１に連結される。トランジスタＰ７,Ｎ７のゲートは、ＤＯＵＴ１に連結される。ＤＯＵＴ１が論理ハイ信号である時、Ｖ_ＨはＶＲＥＦＤ１としてパスされ、ＤＯＵＴ１が論理ロー信号である時には、Ｖ_ＬがＶＲＥＦＤ１としてパスされる。Ｖ_ＬとＶ_Ｈとは、ＶＲＥＦＤ１がハイ及びロービットライン電圧を接近させるように必要ならば調整することができる。

図１０は、図４の基準選択器１３０の第２実施例を示す。２つの伝送ゲートＴ１，Ｔ２は、ＶＲＥＦＤ１及び基準選択器１３０の出力に連結される。低電圧Ｖ_Ｌは、Ｔ１の入力に連結され、高電圧Ｖ_ＨはＴ２の入力に連結される。Ｄｏｕｔ１は、インバータＩ１の入力に連結され、インバータＩ１はＤｏｕｔ１の反転データＤｏｕｔ１＃を発生する。Ｄｏｕｔ１とＤｏｕｔ１＃とは、伝送ゲートＴ１の制御ゲートに印加され、Ｄｏｕｔ１が論理ローである時、Ｔ１がターンオンされる。Ｄｏｕｔ１とＤｏｕｔ１＃とは、伝送ゲートＴ２の相補制御ゲート端子に連結され、Ｄｏｕｔ１が論理ハイである時、Ｔ２がターンオンされる。

図１１は、４つの基準電圧Ｖ_ＤＤ，Ｖ_ＳＳ，ＶＲＥＦＭ１，ＶＲＥＦＭ２を受信する図６の受信器３５０の一実施例についての回路図を示す。２つの基準電圧を同じトランジスタＮ５のゲートにマルチプレクシングする図４／図７の接近方式の代りに、図１１では各基準電圧が自身の差動増幅器内の自身のトランジスタのゲートに供給される。他の差動増幅器は、Ｄｏｕｔ１の状態によって活性化されるか、または非活性化される。
受信器３５０は、受信器１５０の回路と共に負荷回路３５５及び差動増幅器３５１を含む。しかし、受信器３５０ではＶＲＥＦＭ１とＶ_ＤＤとがＤｏｕｔ１が論理ハイ値である時に使われる２つの比較電圧であるため、ＶＲＥＦＭ１がＮ１のゲートに印加され、Ｖ_ＤＤがＮ５のゲートに印加される。

制御電圧ＢＩＡＳ１は、末尾電流トランジスタＮ３，Ｎ６に印加され、これにより、このトランジスタが各々マッチされる末尾電流ＩＡ１，ＩＢ１を発生する。ＢＩＡＳ１は、トランジスタＮ１４を介して接地されうるが、Ｎ３とＮ６とをターンオフさせる。論理信号Ｄｏｕｔ１がＤｏｕｔ１の反転値Ｄｏｕｔ１＃を生成するためにインバータＩ２の入力に印加される。Ｄｏｕｔ１＃は、トランジスタＮ１４のゲートに印加され、したがって、Ｎ１４はＤｏｕｔ１が論理ハイ状態にある時（図７Ａの時間区間Ｔ１及びＴ２）、オフを維持し、これにより、差動増幅器３５１，３５３が図８の差動増幅器１５１，１５３に対して前述したように比較動作を行う。Ｄｏｕｔ１が論理ロー状態にある時（図７Ａの時間区間Ｔ３，Ｔ４）は、Ｄｏｕｔ１＃は差動増幅器３５１，３５３を介した電流をターンオフさせるためにＮ１４を活性化させる。

受信器３５０は、差動増幅器３５７，３５９の複写セットを含む。この複写セットは、差動増幅器３５１，３５３が非活性化される時に活性化され、活性化される時に非活性化される。差動増幅器３５７は、マッチされる差動トランジスタ対Ｎ８，Ｎ９と電流ソーストランジスタＮ１０とを含む。トランジスタＮ９は、ゲート電圧ＶＲＥＦＭ２を受信する。トランジスタＮ８は、ゲート電圧Ｖ_ＢＬを受信する。トランジスタＮ８，Ｎ９は、トランジスタＮ１，Ｎ２にマッチされることが望ましい。
差動増幅器３５９は、マッチされる差動トランジスタ対Ｎ１１，Ｎ１２と電流ソーストランジスタＮ１３とを含む。トランジスタＮ１１は、ゲート電圧Ｖ_ＢＬを受信する。トランジスタＮ１２は、ゲート電圧Ｖ_ＳＳを受信する。トランジスタＮ１１，Ｎ１２は、トランジスタＮ４，Ｎ５にマッチされることが望ましい。

制御電圧ＢＩＡＳ２は、末尾電流トランジスタＮ１０，Ｎ１３に印加され、これにより、このトランジスタが各々マッチする末尾電流ＩＡ２，ＩＢ２を発生する。望ましくは、ＩＡ２とＩＢ２とがＩＡ１とＩＢ１と同じサイズを有するようにＢＩＡＳ１がＢＩＡＳ２と同じであり、Ｎ１０とＮ１３とがＮ３とＮ６とにマッチされることが望ましい。ＢＩＡＳ２は、トランジスタＮ１５を介して接地され、これにより、トランジスタＮ１０，Ｎ１３がターンオフされる。Ｄｏｕｔ１が論理ロー状態（図７Ａの時間区間らＴ３及びＴ４）にある時、トランジスタＮ１５がオフされるようにＤｏｕｔ１はトランジスタＮ１５のゲートに印加され、これにより差動増幅器３５７，３５９が図８の増幅器１５１，１５３に対して前述したように比較動作を行う。しかし、Ｄｏｕｔ１が論理ハイ状態にある時（図７Ａの時間区間らＴ１及びＴ２）、Ｄｏｕｔ１は差動増幅器３５７，３５９を介した電流をターンオフさせるためにＮ１５を活性化させる。

ＢＩＡＳ１及びＢＩＡＳ２は、個別的なバイアス回路から供給されうる。また、ＢＩＡＳ１及びＢＩＡＳ２は、ＢＩＡＳ１またはＢＩＡＳ２が接地にショートされる時、ＢＩＡＳからＢＩＡＳ１またはＢＩＡＳ２を切断するパストランジスタ（図示せず）を介してＢＩＡＳ１及びＢＩＡＳ２に連結される共通ＢＩＡＳ回路から供給されうる。

インバータ型ドライバが前述した実施例の各々に使用されうる。図１２は、駆動器１１０の他の実施例についての回路図を示す。駆動器１１０は、Ｖ_ＤＤと出力ノード１２０との間に抵抗１１２を連結する。出力ノード１２０はまた、直列接続された２つのＮチャンネルトランジスタＮ２０，Ｎ２１を介してＶ_ＳＳに連結される。Ｎ２０は、ゲート電圧ＶＧＡＴＥ、例えば、Ｖ_ＤＤ／２を受信し、Ｎ２１はＤｏｕｔ１に連結される入力を有するインバータＩ３の出力をゲート電圧として受信する。Ｄｏｕｔ１が論理ハイ値にある時、トランジスタＮ２１はターンオフされ、ノード１２０は抵抗１１２を介してプルアップされる。Ｄｏｕｔ１が論理ロー値にある時、トランジスタＮ２１はターンオンされ、ノード１２０はまた、トランジスタＮ２０，Ｎ２１を介してプルダウンされる。駆動器１１０は、インバータ型駆動器に比較して小さな入力キャパシタンスを有する。

以上、図面と明細書で最適の実施例を開示した。ここで、特定な用語を使用したが、これは単に本発明を説明するための目的で使用したものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用したものではない。したがって、当業者なら、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。

本発明の同時両方向Ｉ／Ｏ回路及び方法は、例えば、半導体集積回路に利用することができる。

伝送ラインによって連結される半導体装置内の従来のＳＢＤトランシーバを示す図である。 図１のトランシーバに対するデータ入力値と出力値との間の関係を示す図である。 Ａ及びＢは、多様な駆動データ状態について図１の２つのＳＢＤトランシーバによる比較を示す図である。 本発明の一部の実施例による２つのＳＢＤトランシーバを示す図である。 Ａ及びＢは、多様な駆動データ状態について図４の２つのＳＢＤトランシーバによる比較を示す図である。 本発明の他の実施例による２つのＳＢＤトランシーバを示す図である。 Ａ及びＢは、多様な駆動データ状態について図６の２つのＳＢＤトランシーバによる比較を示す図である。 本発明の一部の実施例に有用な受信器回路及び基準選択器を示す図である。 本発明の一部の実施例に有用な受信器回路及び基準選択器を示す図である。 基準選択器の他の実施例を示す図である。 受信回路の他の実施例を示す図である。 本発明の一部の実施例に有用な駆動回路を示す図である。

符号の説明

５０ 構成
６０，７０ 半導体装置
８０，９０ 伝送ライン
１００，２００ ＳＢＤ Ｉ／Ｏ回路
１１０，２１０ 駆動器
１２０，２２０ パッド
１３０，２３０ 基準選択器
１５０，２５０ 受信器

Claims (22)

1. 集積回路において、
   同時両方向（ＳＢＤ）入出力回路を備え、
   前記ＳＢＤ入出力回路は、
   駆動入力信号に応答してＳＢＤ伝送ラインを駆動する駆動器と、
   前記ＳＢＤ伝送ライン上の電圧を第１及び第２基準電圧と比較し、前記比較結果に依存する入力信号を前記集積回路に出力する受信器と、
   前記駆動入力信号に応答して前記受信器によって使われる前記第１及び第２基準電圧の少なくとも一つを制御する基準選択回路と、を備え、
   前記基準選択回路は、前記第２基準電圧を発生する基準発生器を備え、
   前記基準発生器は、前記駆動入力信号が論理ハイ電圧である時には前記第２基準電圧をハイ電圧にセットし、前記駆動入力信号が論理ロー電圧である時には前記第２基準電圧をロー電圧にセットすることを特徴とする集積回路。
2. 前記受信器は、共通出力ノードに連結され、各々第１及び第２入力ノードを有する第１及び第２差動増幅器を備え、
   前記各差動増幅器の第１入力ノードは前記伝送ラインに連結され、前記第１差動増幅器の第２入力ノードは前記第１基準電圧に連結され、前記第２差動増幅器の第２入力ノードは前記第２基準電圧に連結されることを特徴とする請求項１に記載の集積回路。
3. 前記共通出力ノードは、第１及び第２差動出力ノードを備え、
   前記受信器は、マッチされた第１及び第２負荷抵抗をさらに備え、前記第１負荷抵抗は第１供給電圧と前記第１差動出力ノードとの間に連結され、前記第２負荷抵抗は前記供給電圧と前記第２差動出力ノードとの間に連結され、
   前記各差動増幅器は、
   末尾ノードで末尾電流を発生する電流ソースと、
   前記第１入力ノードに連結されるゲート、前記第１差動出力ノードに連結されるドレン、及び前記末尾電流ノードに連結されるソースを有する第１トランジスタと、
   前記第１トランジスタにマッチされ、前記第２入力ノードに連結されるゲート、前記第２差動出力ノードに連結されるドレン、及び前記末尾電流ノードに連結されるソースを有する第２トランジスタと、を備えることを特徴とする請求項２に記載の集積回路。
4. 前記第１及び第２差動増幅器の電流ソースは、相互マッチされることを特徴とする請求項３に記載の集積回路。
5. 前記第１及び第２差動増幅器の第１及び第２トランジスタは、相互マッチされることを特徴とする請求項４に記載の集積回路。
6. 前記基準発生器は、前記駆動入力信号を受信する共通入力ノードに連結されるゲートを有する第１及び第２相補パストランジスタを備え、
   前記第１パストランジスタは、活性化される時にロービットライン電圧を出力ノードに通過させ、第２パストランジスタは、活性化される時にハイビットライン電圧を前記出力ノードに通過させることを特徴とする請求項１に記載の集積回路。
7. 前記第１パストランジスタは、前記ロービットライン電圧に接近する第２基準電圧に連結されるドレンを有し、
   前記第２パストランジスタは、前記ハイビットライン電圧から前記第２パストランジスタのしきい電圧を減算した値に接近する前記第２基準電圧に連結されるドレンを有することを特徴とする請求項６に記載の集積回路。
8. 前記基準発生器は、
   共通出力ノードを有し、前記駆動入力信号が論理ロー電圧である時に前記第１伝送ゲートが活性化され、前記駆動入力信号が論理ハイ電圧である時に前記第２伝送ゲートが活性化されるように前記駆動入力信号を受信する共通入力ノードに連結される第１及び第２伝送ゲートを備え、
   前記第１伝送ゲートは、ロー基準電圧に連結される入力を有し、前記第２伝送ゲートは、ハイ基準電圧に連結される入力を有することを特徴とする請求項１に記載の集積回路。
9. 前記基準選択回路は、ハイビットライン電圧とロービットライン電圧との間の中間電圧であって、前記第１基準電圧を発生する中間電圧発生器をさらに備えることを特徴とする請求項１に記載の集積回路。
10. 前記中間電圧発生器はまた、前記同一集積回路上の他のＳＢＤ回路に対する前記第１基準電圧を発生することを特徴とする請求項９に記載の集積回路。
11. 前記中間電圧発生器はまた、前記伝送ラインに連結される第２集積回路に前記第１基準電圧を送ることを特徴とする請求項９に記載の集積回路。
12. 前記基準選択回路は、外部の基準から前記第２基準電圧を受信する入力パッドを備えることを特徴とする請求項１に記載の集積回路。
13. 前記伝送ラインは、前記集積回路上に集積され、前記ＳＢＤ入出力回路は、前記伝送ラインを介して前記同一集積回路上の他のＳＢＤ入出力回路と通信することを特徴とする請求項１に記載の集積回路。
14. 前記駆動器は、
    第１供給電圧とＳＢＤ伝送ラインターミナル間に連結される抵抗と、
    前記ＳＢＤ伝送ラインターミナルに連結されるドレン及び第２トランジスタのドレンに連結されるソースを有する第１トランジスタと、
    第２供給電圧に連結されるソースを有する第２トランジスタと、を備え、
    前記第１トランジスタのゲートは、前記第１及び第２供給電圧間のほぼ中間程度の電圧信号を受信し、前記第２トランジスタのゲートは、前記駆動入力信号によって制御されることを特徴とする請求項１に記載の集積回路。
15. 集積回路において、
    ＳＢＤ入出力回路を備え、
    前記ＳＢＤ入出力回路は、
    駆動入力信号に応答してＳＢＤ伝送ラインを駆動する駆動器と、
    前記ＳＢＤ伝送ライン上の電圧を第１及び第２基準電圧の少なくとも一つと比較し、前記比較結果に依存する入力信号を前記集積回路に出力する受信器と、
    第２集積回路上の類似した回路と連結される時、前記駆動器が論理ハイ信号を駆動しており、前記第２集積回路上の駆動器が前記ＳＢＤ伝送ライン上の論理ロー信号を駆動している時に前記ＳＢＤ伝送ライン上の電圧と実質的に同じ第１中間電圧を発生し、前記駆動器が論理ロー信号を駆動しており、前記第２集積回路上の前記駆動器が前記ＳＢＤ伝送ライン上の論理ハイ信号を駆動している時に前記ＳＢＤ伝送ライン上の電圧と実質的に同じ第２中間電圧を発生する中間電圧発生回路と、を備え、
    基準選択回路は、前記駆動器が論理ハイ信号を駆動するように前記駆動入力信号がセットされる時に前記第１中間電圧を前記第１基準電圧として選択し、前記駆動器が論理ロー信号を駆動するように前記駆動入力信号がセットされる時には前記第２基準電圧として前記第２中間電圧を選択することを特徴とする集積回路。
16. 前記中間電圧発生回路は、
    前記第１中間電圧が存在する出力端を有する第１駆動回路と、
    前記第２中間電圧が存在する出力端を有する第２駆動回路と、を備え、
    前記第１及び第２駆動回路は、論理ハイ信号と論理ロー信号とを駆動する時に前記駆動器に各々マッチされることを特徴とする請求項１５に記載の集積回路。
17. 前記受信器は、第１差動トランジスタ対の一方のトランジスタに対する入力として前記第１中間電圧を受信し、第２差動トランジスタ対の一方のトランジスタの入力として前記第２中間電圧を受信し、
    前記基準選択回路は、前記中間電圧の何れが前記ＳＢＤ伝送ライン上の電圧と比較されるかを選択するために、前記差動トランジスタ対のうち何れか一つを活性化させ、前記他の差動トランジスタ対を非活性化させることを特徴とする請求項１５に記載の集積回路。
18. ＳＢＤ伝送ラインの遠くから送られたデータをデコーディングする方法において、
    第１電圧と第２電圧との間の所定の電圧レベルを有する第１基準電圧を受信器に供給する段階と、
    入力信号に応答して前記第１電圧と前記第２電圧から選択された何れか一つのレベルを有する第２基準電圧を前記受信器に供給する段階と、
    前記第１電圧、前記第２電圧、及び前記第１電圧と前記第２電圧との間の中間電圧のうち選択された何れか一つのレベルを有する前記ＳＢＤ伝送ライン上の電圧を前記受信器に供給する段階と、
    前記ＳＢＤ伝送ライン上の電圧を前記第１及び第２基準電圧と比較する段階と、
    前記比較結果に基づいて、前記遠くから送られたデータの論理状態を表わすデータ信号を出力する段階と、を備え、
    前記第１基準電圧を供給する段階は、
    論理ハイ電圧と論理ロー電圧との間の中間電圧を供給する段階を備えることを特徴とする方法。
19. 前記比較する段階は、
    第１末尾電流を共有する第１差動トランジスタ対に対する入力として前記第１基準電圧と前記ＳＢＤ伝送ライン上の電圧とを供給する段階と、
    第２末尾電流を共有する第２差動トランジスタ対に対する入力として前記第２基準電圧と前記ＳＢＤ伝送ライン上の電圧とを供給する段階と、
    前記第１及び第２差動トランジスタ対から共通負荷対を駆動する段階と、を備え、
    前記負荷対間の差動電圧は、前記比較結果を表わすことを特徴とする請求項１８に記載の方法。
20. 前記第２基準電圧を供給する段階は、
    局地的に送られたデータが論理ハイである時には前記第２基準電圧をハイビットライン電圧にセットし、前記局地的に送られたデータが論理ローである時には前記第２基準電圧をロービットライン電圧にセットする段階を備えることを特徴とする請求項１８に記載の方法。
21. 前記中間電圧を供給する段階は、
    前記遠くから送られたデータがロー論理状態を有し、前記局地的に送られたデータがハイ論理状態を有する時に期待される前記ＳＢＤ伝送ライン上の電圧を表わす第１中間電圧を発生する段階と、
    前記遠くから送られたデータがハイ論理状態を有し、前記局地的に送られたデータがロー論理状態を有する時に期待される前記ＳＢＤ伝送ライン上の電圧を表わす第２中間電圧を発生する段階と、
    前記局地的に送られるデータの論理状態がハイである時、前記第１中間電圧を前記中間電圧として供給し、前記局地的に送られるデータの論理状態がローである時、前記第２中間電圧を前記中間電圧として供給する段階と、を備えることを特徴とする請求項１８に記載の方法。
22. 第１伝送ラインと、
    それぞれの入出力パッドを介して前記第１伝送ラインに連結されるそれぞれのＳＢＤ入出力回路を備える第１及び第２集積回路と、を備え、
    前記各ＳＢＤ入出力回路は、駆動入力信号を駆動する駆動器、前記第１伝送ライン上の電圧を２つの他の電圧に同時に比較し、前記２つの他の電圧の何れが前記伝送ライン上の電圧にさらに近いのか表わす受信器、及び前記駆動入力信号の状態に基づいて前記２つの他の電圧の少なくとも一つをセットする基準選択回路を備え、
    前記第１及び第２集積回路上に各々基準発生回路をさらに備え、
    前記２つの集積回路上の前記基準発生回路は、前記２つの他の電圧の少なくとも一つを発生するために少なくとも第２伝送ラインによって連結されることを特徴とするシステム。

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