KR100920839B1 - 데이터 전송 회로 - Google Patents

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Abstract

본 발명의 데이터 전송 회로는 불필요한 전류 소모를 감소시키고 신호의 전송 속도를 증가시키기 위한 것으로, 인에이블 신호 및 피드백되는 출력 신호를 입력받아, 제어 신호를 생성하는 제어부, 상기 제어 신호에 따라, 입력 신호를 선택적으로 전달하여 구동 신호로서 출력하는 구동 신호 생성부, 및 상기 구동 신호를 복수개의 구동 소자를 이용하여 드라이빙하여 상기 구동 신호와 반대 레벨의 상기 출력 신호를 생성하는 드라이빙부를 포함하며, 상기 구동 신호 생성부는 상기 구동 신호의 레벨을 정확히하는 프리차지부를 포함한다.
Figure R1020080022588
양방향 인버터

Description

데이터 전송 회로{Data Transmission Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 데이터 전송 회로에 관한 것이다.
도 1은 종래 기술에 따른 데이터 전송 회로의 블록도이다.
도 1에 도시된 데이터 전송 회로는 제1 드라이버(10), 제1 리시버(20), 제1 전송 라인(30), 양방향 인버터(40), 제2 전송 라인(50), 제2 드라이버(60) 및 제2 리시버(70)를 포함한다.
상기 제1 드라이버(10) 및 상기 제2 드라이버(60)는 각각의 입력 신호를 드라이빙하여 제1 전송 라인(30)과 제2 전송 라인(50)으로 출력한다. 상기 제1 리시버(20) 및 상기 제2 리시버(70)는 각각 상기 제1 전송 라인(30)과 상기 제2 전송 라인(50)을 통해 신호를 수신한다.
상기 양방향 인버터(40)는 제1 인버터(41) 및 제2 인버터(42)를 포함한다.
상기 제1 인버터(41)는 제1 인에이블 신호(ctl1)에 따라 상기 제1 전송 라인(30)으로부터 신호(A1)를 입력받아 상기 제2 전송 라인(50)으로 신호(B1)를 출력한다. 상기 제2 인버터(42)는 제2 인에이블 신호(ctl2)에 따라 상기 제2 전송 라 인(50)으로부터 신호(B1)를 입력받아 상기 제1 전송 라인(30)으로 신호(A1)를 출력한다.
도 1과 같이 일반적으로 상기 제1 전송 라인(30) 및 상기 제2 전송 라인(50) 즉, 양방향으로 신호를 전송하는 글로벌 입출력 라인의 로딩이 클 경우, 한쪽의 드라이버에서 반대쪽의 리시버로 직접 신호를 전송하면 신호의 기울기가 작아지면서 전송 시간이 지연된다. 따라서, 상기 제1 전송 라인(30) 및 상기 제2 전송 라인(50)의 로딩을 분산하고 신호의 기울기를 다시 크게 만들어 주기 위해 상기 제1 전송 라인(30)과 상기 제2 전송 라인(50)의 사이에 상기 양방향 인버터(40)나 리피터(repeater)를 사용한다. 상기 양방향 인버터(40)는 신호의 전송 방향에 따라 상기 제1 인버터(41) 및 상기 제2 인버터(42) 중 하나가 동작하게 된다. 이때, 상기 제1 인에이블 신호(ctl1) 및 상기 제2 인에이블 신호(ctl2)에 의해 상기 양방향 인버터(40)의 동작 방향이 제어된다.
도 2는 도 1에 도시된 양방향 인버터(40) 중 상기 제1 인버터(41)의 상세 회로도이다.
도 2에 도시된 상기 제1 인버터(41)는 제1 인버터(IV1) 내지 제4 인버터(IV4), 제1 및 제2 패스 게이트(PG1,PG2), 제1 및 제2 엔모스 트랜지스터(N1,N2), 제1 및 제2 피모스 트랜지스터(P1,P2)를 포함한다.
상기 제1 인버터(IV1)는 인에이블 신호(ctl1)를 입력받는다. 상기 제2 인버터(IV2)는 상기 제1 인버터(IV1)의 출력을 입력받는다.
상기 제1 패스 게이트(PG1)는 입력 신호(IN)를 상기 제1 인버터(IV1)의 출력 및 상기 제2 인버터(IV2)의 출력에 따라 전송 또는 차단한다. 상기 제2 패스 게이트(PG2)는 상기 입력 신호(IN)를 상기 제1 인버터(IV1)의 출력 및 상기 제2 인버터(IV2)의 출력에 따라 전송 또는 차단한다.
상기 제1 피모스 트랜지스터(P1)는 게이트에 상기 제2 인버터(IV2)의 출력을 입력받고 소스에 공급 전압을 입력받고 드레인에 상기 제1 패스 게이트(PG1)의 출력과 연결된다. 상기 제1 엔모스 트랜지스터(N1)는 게이트에 상기 제1 인버터(IV1)의 출력을 입력받고 소스에 접지 전압을 공급받고 드레인에 상기 제2 패스 게이트(PG2)의 출력과 연결된다.
상기 제2 피모스 트랜지스터(P2)는 게이트에 상기 제1 패스 게이트(PG1)의 출력을 입력받고 소스에 상기 공급 전압을 입력받고 드레인에 상기 제2 엔모스 트랜지스터(N2)의 드레인이 연결된다. 상기 제2 엔모스 트랜지스터(N2)는 게이트에 상기 제2 패스 게이트(PG2)의 출력을 입력받고 소스에 상기 접지 전압을 입력받고 드레인에 상기 제2 피모스 트랜지스터(P2)의 드레인이 연결된다. 제3 노드(Node3)에서 상기 출력 신호(OUT)가 출력된다.
상기 제3 인버터(IV3)는 상기 출력 신호(OUT)를 입력받아 상기 제4 인버터(IV4)의 입력에 연결한다. 상기 제4 인버터(IV4)는 상기 제3 인버터(IV3)의 출력을 입력받고 상기 제3 인버터(IV3)의 출력에 연결한다.
도 3은 도 1에 도시된 데이터 전송 회로의 동작 파형도이다.
도 3은 상기 제1 인에이블 신호(ctl1)가 로직 하이이며 상기 제2 인에이블 신호(ctl2)가 로직 로우인 경우, 상기 제1 드라이버(10)의 출력이 상기 제2 리시버(70)로 입력되는 상태를 나타낸다. 상기 출력 신호(OUT)의 레벨을 반전시켜 출력하기 위해서는 상기 제2 피모스 트랜지스터(P2) 또는 상기 제2 엔모스 트랜지스터(N2) 중 하나만 동작하면 된다(도 2 참조).
그러나, 상기 제1 드라이버(10)의 출력이 상기 제1 전송 라인(30)을 지나면서 신호의 기울기가 작아진 상태로 상기 양방향 인버터(40)에 입력되면, 상기 양방향 인버터(40)의 제2 피모스 트랜지스터(P2) 및 상기 제2 엔모스 트랜지스터(N2)가 동시에 턴온되는 구간이 발생한다. 그 결과, 불필요한 쇼트 커런트(short current)가 발생되므로, 전류 소모가 증가하고 신호 전송이 느려진다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 소모 전류를 감소 시키고 데이터의 전송 속도의 증가가 가능하도록 한 데이터 전송 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 데이터 전송 회로는 인에이블 신호 및 피드백되는 출력 신호를 입력받아, 제어 신호를 생성하는 제어부, 상기 제어 신호에 따라, 입력 신호를 선택적으로 전달하여 구동 신호로서 출력하는 구동 신호 생성부, 및 상기 구동 신호를 복수개의 구동 소자를 이용하여 드라이빙하여, 상기 구동 신호와 반대 레벨의 상기 출력 신호를 생성하는 드라이빙부를 포함한다.
또한, 본 발명에 따른 데이터 전송 회로의 다른 실시예는 출력 신호를 서로 다른 논리 레벨로 구동하기 위한 복수개의 구동 소자를 구비하며, 현재 출력 신호의 논리 레벨에 따라 상기 복수개의 구동 소자를 선택적으로 활성화시키도록 구성되고, 상기 출력 신호의 논리 레벨에 따라 입력 신호를 상기 복수개의 구동 소자에 선택적으로 전달하기 위한 복수개의 전달 소자를 구비한다.
삭제
또한, 본 발명에 따른 데이터 전송 회로의 또 다른 실시예는 제1 입/출력단 및 제2 입/출력단을 갖는 데이터 입/출력 라인; 출력 신호를 서로 다른 논리 레벨로 구동하기 위한 복수개의 구동 소자를 구비하며, 현재 출력 신호의 논리 레벨에 따라 상기 복수개의 구동 소자를 선택적으로 활성화시키며 상기 제1 입/출력단을 통해 입력된 데이터를 상기 제2 입/출력단으로 전송하는 제1 신호 전달부; 및 출력 신호를 서로 다른 논리 레벨로 구동하기 위한 복수개의 구동 소자를 구비하며, 현재 출력 신호의 논리 레벨에 따라 제2 신호 전달부 내 복수개의 구동 소자를 선택적으로 활성화시키며 상기 제2 입/출력단을 통해 입력된 데이터를 상기 제1 입/출력단으로 전송하는 상기 제2 신호 전달부를 포함한다.
본 발명에 따른 데이터 전송 회로는 입력 신호의 로직 레벨이 출력 신호의 로직 레벨과 다르면 드라이빙부가 구동되지 않고, 입력 신호의 로직 레벨이 출력 신호의 로직 레벨과 같은 경우는 최소한의 구동 소자만이 구동함으로써 소모되는 전류가 감소되고 데이터의 전송 속도를 증가시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명에 따른 데이터 전송 회로의 일 실시예를 나타낸 블록도이다.
도 4에 도시된 데이터 전송 회로는 제1 드라이버(400), 제1 리시버(500), 제1 전송 라인(600), 제1 신호 전달부(200), 제2 신호 전달부(300), 제2 전송 라인(700), 제2 드라이버(800) 및 제2 리시버(900)를 포함한다.
상기 제1 신호 전달부(200)는 제4 신호(B1)를 피드백받고, 제1 인에이블 신호(ctl1) 및 상기 제1 전송 라인(600)으로부터 제3 신호(A1)를 입력받아 상기 제2 전송 라인(700)으로 상기 제4 신호(B1)를 출력한다. 상기 제1 신호 전달부(200)는 상기 제3 신호(A1)를 입력받아 상기 제4 신호(B1)를 서로 다른 논리 레벨로 구동하 기 위한 복수개의 구동 소자를 구비하며, 현재 제4 신호(B1)의 논리 레벨에 따라 상기 복수개의 구동 소자를 선택적으로 활성화시키도록 구성되며 제1 인에이블 신호(ctl1)가 활성화되면 구동된다.
상기 제2 신호 전달부(300)는 상기 제3 신호를 피드백받고, 제2 인에이블 신호(ctl2) 및 상기 제2 전송 라인(700)으로부터 제4 신호(B1)를 입력받아 상기 제1 전송 라인(100)으로 상기 제3 신호(A1)를 출력한다.
상기 제2 신호 전달부(300)는 상기 제4 신호(B1)를 입력받아 상기 제3 신호(A1)를 서로 다른 논리 레벨로 구동하기 위한 복수개의 구동 소자를 구비하며, 현재 제3 신호(A1)의 논리 레벨에 따라 제2 신호 전달부(300) 내 복수개의 구동 소자를 선택적으로 활성화시키도록 구성되며 제2 인에이블 신호(ctl2)가 활성화되면 구동되는 것을 특징으로 한다.
상기 제1 드라이버(400) 및 상기 제2 드라이버(800)는 각각의 입력 신호를 드라이빙하여 각각 제1 제어 신호(A) 및 제2 제어 신호(B)를 출력한다. 상기 제1 리시버(500) 및 상기 제2 리시버(900)는 각각 제1 제어 신호(A) 및 상기 제2 제어 신호(B)를 수신한다.
도 5는 도 4의 제1 신호 전달부(200)의 일 실시예를 나타낸 블록도이다.
상기 제1 신호 전달부(200)와 상기 제2 신호 전달부(300)는 동일하게 구성할 수 있다.
상기 제1 신호 전달부(200)는 제어부(210), 구동 신호 생성부(220) 및 드라이빙부(230)를 포함한다.
상기 드라이빙부(230)는 각각의 구동 신호(IN1,IN2)에 따라 출력 신호(OUT)를 서로 다른 논리 레벨로 구동하도록 구성된다.
상기 구동 신호 생성부(220)는 제어 신호(PCTL,/PCTL,NCTL,/NCTL)에 따라 입력 신호(IN)를 전송 또는 차단하여 상기 구동 신호(IN1,IN2)를 생성하도록 구성된다.
상기 제어부(210)는 상기 출력 신호(OUT)를 피드백받아 상기 제어 신호(PCTL,/PCTL,NCTL,/NCTL)를 생성하도록 구성된다.
도 6은 도 5의 제1 신호 전달부(200)의 일 실시예를 나타낸 상세 회로도이다.
상기 제어부(210)는 출력 신호(OUT)를 피드백받고 인에이블 신호(ctl1)와 조합하여 제1 제어 신호(PCTL) 및 제2 제어 신호(NCTL)를 출력한다. 예를 들면, 상기 제어부(210)는 상기 인에이블 신호(ctl1)가 인에이블되면, 상기 출력 신호(OUT)와 같은 로직 레벨의 상기 제1 제어 신호(PCTL)를 출력하고, 상기 출력 신호(OUT)와 상보 로직 레벨의 상기 제2 제어 신호(NCTL)를 출력한다. 그리고, 상기 제어부(210)는 상기 인에이블 신호(ctl1)가 디스에이블되면 상기 제1 제어 신호(PCTL) 및 상기 제2 제어 신호(NCTL)를 디스에이블시킨다.
상기 제어부(210)는 제1 제어부(211) 및 제2 제어부(212)를 포함한다.
상기 제1 제어부(211)는 상기 인에이블 신호(ctl1)가 인에이블되면, 상기 출력 신호(OUT)와 같은 로직 레벨의 상기 제1 제어 신호(PCTL)를 출력한다. 상기 제1 제어부(211)는 제1 인버터(IV1), 제1 낸드 게이트(ND1) 및 제2 인버터(IV2)를 포함 한다. 상기 제1 인버터(IV1)는 상기 출력 신호(OUT)를 반전시킨다.
상기 제1 낸드 게이트(ND1)는 상기 제1 인버터(IV1)의 출력 및 상기 인에이블 신호(ctl1)를 입력받아 연산하여 상기 제1 제어 신호(PCTL)를 출력한다. 상기 제2 인버터(IV2)는 상기 제1 제어 신호(PCTL)를 입력받아 상기 제1 제어 신호(PCTL)의 상보 신호(/PCTL)를 출력한다.
상기 제2 제어부(212)는 상기 인에이블 신호(ctl1)가 인에이블되면, 상기 출력 신호(OUT)와 상보 로직 레벨의 상기 제2 제어 신호(NCTL)를 출력한다. 상기 제2 제어부(212)는 제2 낸드 게이트(ND2) 및 제3 인버터(IV3)를 포함한다.
상기 제2 낸드 게이트(ND2)는 상기 출력 신호(OUT) 및 상기 인에이블 신호(ctl1)를 입력받아 연산하여 상기 제2 제어 신호(NCTL)를 출력한다.
상기 제3 인버터(IV3)는 상기 제2 제어 신호(NCTL)를 입력받아 상기 제2 제어 신호(NCTL)의 상보 신호(/NCTL)를 출력한다.
상기 구동 신호 생성부(220)는 상기 제1 제어 신호(PCTL) 및 상기 제2 제어 신호(NCTL)에 따라 입력 신호(IN)의 로직 레벨을 그대로 전송하거나 상기 입력 신호(IN)의 로직 레벨을 바꾼 신호를 상기 제1 구동 신호(IN1) 및 상기 제2 구동 신호(IN2)로 출력한다.
상기 구동 신호 생성부(220)는 패스 게이트부(221) 및 프리차징부(222,223)를 포함한다.
상기 패스 게이트부(221)는 상기 제1 제어 신호(PCTL) 및 상기 제2 제어 신호(NCTL)에 따라 상기 입력 신호(IN)를 전송한다.
상기 프리차징부(222,223)는 상기 패스 게이트부(221)의 출력 노드(Node1,Node2)를 상기 제1 제어 신호(PCTL) 및 상기 제2 제어 신호(NCTL)에 따라 프리차징시킨다.
상기 패스 게이트부(221)는 제1 패스 게이트(PG1) 및 제2 패스 게이트(PG2)를 포함한다. 상기 제1 패스 게이트(PG1)는 제1 제어 신호(PCTL) 및 상기 제1 제어 신호의 상보 신호(/PCTL)에 따라 상기 입력 신호(IN)를 전송 또는 차단한다. 상기 제2 패스 게이트(PG2)는 제2 제어 신호(NCTL) 및 상기 제2 제어 신호의 상보 신호(/NCTL)에 따라 상기 입력 신호(IN)를 전송 또는 차단한다.
상기 프리차징부(222,223)는 제1 프리차징부(222) 및 제2 프리차징부(223)를 포함한다.
상기 제1 프리차징부(222)는 상기 제1 제어 신호(PCTL)의 상보 신호(/PCTL)에 따라 상기 패스 게이트부(221)의 출력 노드(Node1)를 로직 하이 레벨로 프리차징한다.
상기 제2 프리차징부(223)는 상기 제2 제어 신호(NCTL)의 상보 신호(/NCTL)에 따라 상기 패스 게이트부(221)의 출력 노드(Node2)를 로직 로우 레벨로 프리차징한다.
상기 제1 프리차징부(222)는 제1 피모스 트랜지스터(P1)로 구성된다.
상기 제1 피모스 트랜지스터(P1)는 상기 제1 제어 신호(PCTL)의 상보 신호(/PCTL)를 게이트에 입력받고 공급 전압을 소스에 입력받고 드레인에 상기 제1 구동 신호(IN1)가 출력되는 노드(Node1)가 연결된다.
상기 제2 프리차징부(223)는 제1 엔모스 트랜지스터(N1)로 구성된다.
상기 제1 엔모스 트랜지스터(N1)는 상기 제2 제어 신호(NCTL)의 상보 신호(/NCTL)를 게이트에 입력받고 접지 전압을 소스에 입력받고 드레인에 상기 제2 구동 신호(IN2)가 출력되는 노드(Node2)가 연결된다.
상기 드라이빙부(230)는 상기 제1 구동 신호(IN1)에 따라 구동되는 피모스 트랜지스터 및 상기 제2 구동 신호(IN2)에 따라 구동되는 엔모스 트랜지스터를 포함하여 상기 출력 신호(OUT)를 출력한다.
상기 드라이빙부(230)는 드라이버(231) 및 래치부(232)를 포함한다.
상기 드라이버(231)는 상기 제1 구동 신호(IN1)가 인에이블되면, 제2 피모스 트랜지스터(P2)가 구동하여 로직 하이의 출력 신호(OUT)를 출력하고, 상기 제2 구동 신호(IN2)가 인에이블되면 제2 엔모스 트랜지스터(N2)가 구동하여 로직 로우의 출력 신호(OUT)를 출력한다.
상기 래치부(232)는 상기 출력 신호(OUT)의 로직 레벨을 유지시킨다.
상기 드라이버(231)는 상기 제2 피모스 트랜지스터(P2) 및 상기 제2 엔모스 트랜지스터(N2)를 포함한다.
상기 제2 피모스 트랜지스터(P2)는 게이트에 상기 제1 구동 신호(IN1)를 입력받고 소스에 공급 전압을 입력받고 드레인에 상기 제2 엔모스 트랜지스터(N2)의 드레인이 연결된다.
상기 제2 엔모스 트랜지스터(N2)는 게이트에 상기 제2 구동 신호(IN2)를 입력받고 소스에 접지 전압을 입력받고 드레인에 상기 제2 피모스 트랜지스터(P2)의 드레인이 연결된다.
상기 래치부(232)는 제4 인버터(IV4) 및 제5 인버터(IV5)를 포함한다.
상기 제5 인버터(IV5)는 상기 출력 신호(OUT)를 입력받아 상기 제4 인버터(IV4)의 입력단에 출력한다.
상기 제4 인버터(IV4)는 상기 제5 인버터(IV5)의 출력을 입력받아 상기 제5 인버터(IV5)의 입력단에 출력한다.
이하, 본 발명에 따른 상기 데이터 전송 회로의 동작을 설명하면 다음과 같다.
상기 인에이블 신호(ctl1)가 로직 로우이면, 상기 제어부(210)는 로직 하이의 상기 제1 제어 신호(PCTL) 및 상기 제2 제어 신호(NCTL)를 출력한다. 따라서, 상기 구동 신호 생성부(220)의 상기 패스 게이트부(221)는 상기 입력 신호(IN)의 상기 제1 노드(Node1) 및 상기 제2 노드(Node2)로의 전송을 차단한다. 또한, 상기 구동 신호 생성부(220) 내 상기 제1 프리차징부(222)는 상기 제1 노드(Node1)의 전압 레벨을 로직 하이로 프리차징시키고, 상기 구동 신호 생성부(220) 내 상기 제2 프리차징부(223)는 상기 제2 노드(Node2)의 전압 레벨을 로직 로우로 프리차징시킨다.
따라서, 상기 드라이빙부(230)의 드라이버(231)는 구동하지 않게 되고, 현재의 출력 신호(OUT)를 유지하고 있게 된다.
상기 인에이블 신호(ctl1)는 로직 하이인 경우를 살펴보면, 상기 출력 신호(OUT) 및 상기 입력 신호(IN)의 로직 레벨에 따라 상기 드라이빙부(230) 내 상기 드라이버(231)의 상기 제2 엔모스 트랜지스터(N2) 및 상기 제2 피모스 트랜지스터(P2)는 각각 독립적으로 턴온 또는 턴오프된다.
예를 들면, 상기 출력 신호(OUT)가 로직 하이이며 상기 입력 신호(IN)가 로직 로우인 경우, 상기 제1 제어 신호(PCTL)는 로직 하이가 되고, 상기 제2 제어 신호(NCTL)는 로직 로우가 된다. 따라서, 상기 구동 신호 생성부(220) 내 패스 게이트부(221)는 상기 입력 신호(IN)를 상기 제1 노드(Node1)로는 전송하지 않고, 상기 제2 노드(Node2)로는 전송한다. 또한, 상기 구동 신호 생성부(220) 내 제1 프리차징부(222)는 상기 제1 노드(Node1)의 전압을 로직 하이로 프리차징시킨다. 따라서, 로직 하이의 상기 제1 구동 신호(IN1) 및 로직 로우의 상기 제2 구동 신호(IN2)에 따라 상기 드라이버(231) 내의 상기 제2 피모스 트랜지스터(P2) 및 상기 제2 엔모스 트랜지스터(N2)는 턴오프되고 구동하지 않는다. 상기 래치부(232)는 그 전의 출력 신호(OUT)의 로직 레벨인 로직 하이를 유지하고 있다.
상기 출력 신호(OUT)가 로직 하이이고 상기 입력 신호(IN)가 로직 하이인 경우, 상기 제어부(210)의 출력은 상기 출력 신호(OUT)가 앞의 경우와 동일하므로 상기 제1 제어 신호(PCTL)는 로직 하이가 되고, 상기 제2 제어 신호(NCTL)는 로직 로우가 된다. 상기 제1 구동 신호(IN1)는 마찬가지로 로직 하이가 된다. 또한, 상기 구동 신호 생성부(220) 내 패스 게이트부(221)는 상기 입력 신호(IN)를 상기 제2 노드(Node2)로 전송하므로, 상기 제2 구동 신호(IN2)는 로직 하이가 된다. 따라서, 상기 드라이빙부(230) 내 드라이버(231) 중 상기 제2 피모스 트랜지스터(P2)는 턴오프되고, 상기 제2 엔모스 트랜지스터(N2)는 턴온된다. 따라서, 상기 출력 신 호(OUT)는 로직 로우가 된다.
상기 출력 신호(OUT)가 로직 로우이고 상기 입력 신호(IN)가 로직 로우인 경우, 상기 제1 제어 신호(PCTL)는 로직 로우가 되고, 상기 제2 제어 신호(NCTL)는 로직 하이가 된다. 따라서, 상기 구동 신호 생성부(220) 내 패스 게이트부(221)는 상기 입력 신호(IN)를 상기 제1 노드(Node1)로 전송하고, 상기 제2 노드(Node2)로의 전송을 차단한다. 또한, 상기 구동 신호 생성부(220) 내 제1 프리 차징부(222)는 구동되지 않고, 상기 제2 프리차징부(223)는 상기 제2 노드(Node2)를 로직 로우로 프리차징시킨다. 따라서, 상기 제1 구동 신호(IN1)는 로직 로우가 되고, 상기 제2 구동 신호(IN2)는 로직 로우가 된다. 따라서, 상기 드라이빙부(230) 내 상기 드라이버(231)는 상기 제2 피모스 트랜지스터(P2)는 턴온되고 상기 제2 엔모스 트랜지스터(N2)는 턴오프된다. 따라서, 상기 출력 신호(OUT)는 로직 하이가 된다.
상기 출력 신호(OUT)가 로직 로우이고 상기 입력 신호(IN)가 로직 하이인 경우, 상기 제어부(210)는 위의 경우와 마찬가지이므로 상기 제1 제어 신호(PCTL)는 로직 로우가 되고, 상기 제2 제어 신호(NCTL)는 로직 하이가 된다. 따라서, 상기 구동 신호 생성부(220) 내 패스 게이트부(221)는 로직 하이의 상기 입력 신호(IN)를 상기 제1 노드(Node1)로 전송한다. 따라서, 상기 제1 구동 신호(IN1)는 로직 하이가 된다. 따라서, 드라이버(231) 내 상기 제2 피모스 트랜지스터(P2) 및 상기 제2 엔모스 트랜지스터(N2)는 턴오프되어 구동되지 않는다. 상기 래치부(232)는 그 전의 출력 신호(OUT)의 로직 레벨인 로직 로우를 유지한다.
즉, 본 발명에 따른 데이터 전송 회로는 상기 출력 신호(OUT)가 상기 입력 신호(IN)의 반전 로직 레벨이면 상기 드라이버(231)를 구동시키지 않고 그 전의 출력 신호(OUT)를 그대로 출력한다. 또한, 본 발명에 따른 데이터 전송 회로는 상기 출력 신호(OUT)가 상기 입력 신호(IN)와 같은 로직 레벨 즉, 입력 신호(IN)가 로직 로우이면 상기 제2 피모스 트랜지스터(P2)만 구동시키고, 상기 입력 신호(IN)가 로직 하이이면 상기 제2 엔모스 트랜지스터(N2)만 구동시킨다. 이로써 본 발명은 불필요하게 전류 소모가 되는 것을 해결할 수 있다. 또한, 종래 기술과 같은 상기 드라이빙부(231)의 엔모스 트랜지스터와 피모스 트랜지스터가 동시에 턴온됨으로써 발생하는 쇼트 커런트가 감소되므로 상기 드라이버(231)에 흐르는 전류가 상기 출력 신호(OUT)의 로직 레벨을 바꾸는데 사용되므로 데이터의 전송 속도가 개선된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 데이터 전송 회로의 블록도,
도 2는 도 1에 도시된 양방향 인버터의 상세 회로도,
도 3은 도 1에 도시된 데이터 전송 회로의 타이밍도,
도 4는 본 발명에 따른 데이터 전송 회로의 일 실시예를 나타낸 블록도,
도 5는 도 4의 제1 신호 전달부의 일 실시예를 나타낸 블록도,
도 6은 도 5의 제1 신호 전달부의 일 실시예를 나타낸 상세 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 제1 드라이버 20 : 제1 리시버
30 : 제1 전송 라인 40 : 양방향 인버터
41 : 제1 인버터 42 : 제2 인버터
50 : 제2 전송 라인 60 : 제2 드라이버
70 : 제2 리시버 200 : 제1 신호 전달부
210 :제어부 220 : 구동 신호 생성부
221 : 패스 게이트부 222,223 : 프리차징부
230 : 드라이빙부 231 : 드라이버
232 : 래치부 300 : 제2 신호 전달부
400 : 제1 드라이버 500 : 제1 리시버
600 : 제1 전송 라인 700 : 제2 전송 라인
800 : 제2 드라이버 900 : 제2 리시버

Claims (19)

  1. 인에이블 신호 및 피드백되는 출력 신호를 입력받아, 제어 신호를 생성하는 제어부;
    상기 제어 신호에 따라, 입력 신호를 선택적으로 전달하여 구동 신호로서 출력하는 구동 신호 생성부; 및
    상기 구동 신호에 따라 상기 출력 신호를 서로 다른 논리 레벨로 구동하기 위한 복수개의 구동 소자를 포함하는 드라이빙부를 포함하는 데이터 전송 회로.
  2. 제 1 항에 있어서,
    상기 드라이빙부는,
    상기 구동 신호 중 제1 구동 신호에 따라 구동되는 제1 전송 소자; 및
    상기 구동 신호 중 제2 구동 신호에 따라 구동되는 제2 전송 소자를 포함하는 것을 특징으로 하는 데이터 전송 회로.
  3. 제 1 항에 있어서,
    상기 구동 신호 생성부는,
    상기 제어 신호에 따라 상기 입력 신호의 로직 레벨을 그대로 전송하거나 상기 입력 신호의 로직 레벨을 바꾼 신호를 제1 구동 신호 및 제2 구동 신호로 출력하도록 구성된 것을 특징으로 하는 데이터 전송 회로.
  4. 제 1 항에 있어서,
    상기 구동 신호 생성부는 상기 제어 신호에 따라 상기 입력 신호를 전송 또는 차단하는 패스 게이트부; 및
    상기 패스 게이트부의 출력을 상기 제어 신호에 따라 프리차징시키는 프리차징부를 포함하는 데이터 전송 회로.
  5. 제 4 항에 있어서,
    상기 제어 신호는 제1 제어 신호 및 제2 제어 신호를 포함하며,
    상기 패스 게이트부는,
    상기 제1 제어 신호에 따라 상기 입력 신호를 전송 또는 차단하는 제1 패스 게이트; 및
    상기 제2 제어 신호에 따라 상기 입력 신호를 전송 또는 차단하는 제2 패스 게이트를 포함하는 데이터 전송 회로.
  6. 제 5 항에 있어서,
    상기 프리차징부는,
    상기 제1 제어 신호의 상보 신호에 따라 상기 제1 패스 게이트의 출력을 로직 하이 레벨로 프리차징하는 제1 프리차징부; 및
    상기 제2 제어 신호의 상보 신호에 따라 상기 제2 패스 게이트의 출력을 로직 로우 레벨로 프리차징하는 제2 프리차징부를 포함하는 데이터 전송 회로.
  7. 제 1 항에 있어서,
    상기 제어 신호는 제1 제어 신호 및 제2 제어 신호를 포함하며,
    상기 제어부는,
    상기 인에이블 신호가 인에이블되면, 상기 출력 신호와 같은 로직 레벨의 상기 제1 제어 신호를 출력하는 제1 제어부; 및
    상기 인에이블 신호가 인에이블되면, 상기 출력 신호와 상보 로직 레벨의 상기 제2 제어 신호를 출력하는 제2 제어부를 포함하는 것을 특징으로 하는 데이터 전송 회로.
  8. 제 7 항에 있어서,
    상기 제1 제어부는,
    상기 인에이블 신호 및 상기 출력 신호의 반전 신호를 낸드 연산하여 상기 제1 제어 신호를 출력하도록 구성된 것을 특징으로 하는 데이터 전송 회로.
  9. 제 7 항에 있어서,
    상기 제2 제어부는,
    상기 인에이블 신호 및 상기 출력 신호를 낸드 연산하여 상기 제2 제어 신호 를 출력하도록 구성된 것을 특징으로 하는 데이터 전송 회로.
  10. 제 7 항에 있어서,
    상기 제어부는,
    상기 인에이블 신호가 디스에이블되면 상기 제1 제어 신호 및 상기 제2 제어 신호를 모두 디스에이블시키도록 구성된 것을 특징으로 하는 데이터 전송 회로.
  11. 출력 신호를 서로 다른 논리 레벨로 구동하기 위한 복수개의 구동 소자를 구비하며, 상기 출력 신호를 피드백 받아 논리 레벨에 따라 상기 복수개의 구동 소자를 선택적으로 활성화시키도록 구성되고,
    상기 출력 신호의 논리 레벨에 따라 입력 신호를 상기 복수개의 구동 소자에 선택적으로 전달하기 위한 복수개의 전달 소자를 구비하는 것을 특징으로 하는 데이터 전송 회로.
  12. 제 11 항에 있어서,
    상기 선택적으로 활성화되는 구동 소자는 상기 출력 신호의 논리 레벨과 다른 논리 레벨로 출력 신호를 구동할 수 있도록 구성된 구동 소자인 것을 특징으로 하는 데이터 전송 회로.
  13. 삭제
  14. 제1 입/출력단 및 제2 입/출력단을 갖는 데이터 입/출력 라인;
    출력 신호를 서로 다른 논리 레벨로 구동하기 위한 복수개의 구동 소자를 구비하며, 현재 출력 신호의 논리 레벨에 따라 상기 복수개의 구동 소자를 선택적으로 활성화시키며 상기 제1 입/출력단을 통해 입력된 데이터를 상기 제2 입/출력단으로 전송하는 제1 신호 전달부; 및
    출력 신호를 서로 다른 논리 레벨로 구동하기 위한 복수개의 구동 소자를 구비하며, 현재 출력 신호의 논리 레벨에 따라 제2 신호 전달부 내 복수개의 구동 소자를 선택적으로 활성화시키며 상기 제2 입/출력단을 통해 입력된 데이터를 상기 제1 입/출력단으로 전송하는 상기 제2 신호 전달부를 포함하는 데이터 전송 회로.
  15. 제 14 항에 있어서,
    상기 선택적으로 활성화되는 구동 소자는 현재의 출력 신호의 논리 레벨과 다른 논리 레벨로 출력 신호를 구동할 수 있도록 구성된 구동 소자인 것을 특징으로 하는 데이터 전송 회로.
  16. 제 15 항에 있어서,
    상기 제1 신호 전달부는,
    구동 신호에 따라 상기 출력 신호를 서로 다른 논리 레벨로 구동하기 위한 상기 복수개의 구동 소자를 포함하는 드라이빙부;
    제어 신호에 따라 상기 입력 신호를 이용하여 상기 구동 신호를 선택적으로 활성화시키는 구동 신호 생성부; 및
    인에이블 신호에 따라 상기 출력 신호를 이용하여 상기 제어 신호를 생성하는 제어부를 포함하는 데이터 전송 회로.
  17. 제 16 항에 있어서,
    상기 드라이빙부는,
    상기 구동 신호 중 제1 구동 신호에 따라 구동되는 제1 전송 소자; 및
    상기 구동 신호 중 제2 구동 신호에 따라 구동되는 제2 전송 소자를 포함하는 것을 특징으로 하는 데이터 전송 회로.
  18. 제 16 항에 있어서,
    상기 구동 신호 생성부는,
    상기 제어 신호에 따라 상기 입력 신호의 로직 레벨을 그대로 전송하거나 상기 입력 신호의 로직 레벨을 바꾼 신호를 제1 구동 신호 및 제2 구동 신호로 출력하도록 구성된 것을 특징으로 하는 데이터 전송 회로.
  19. 제 16 항에 있어서,
    상기 제어 신호는 제1 제어 신호 및 제2 제어 신호를 포함하며,
    상기 제어부는,
    상기 인에이블 신호가 인에이블되면, 상기 출력 신호와 같은 로직 레벨의 상기 제1 제어 신호를 출력하는 제1 제어부; 및
    상기 인에이블 신호가 인에이블되면, 상기 출력 신호와 상보 로직 레벨의 상기 제2 제어 신호를 출력하는 제2 제어부를 포함하는 것을 특징으로 하는 데이터 전송 회로.
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