KR100980401B1 - 반도체 장치용 데이타 처리 장치 - Google Patents

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Abstract

본 발명은 데이타 처리속도를 개선한 반도체 메모리 장치에 관한 것으로서, 데이타 라인상에 전송되는 데이타의 스윙폭을 줄여, 데이타 전송의 고속화와 저전류 소비에 적합한 형태로 만든 것이다.

Description

반도체 장치용 데이타 처리 장치{A data processing device for a Semiconductor device}
도 1은 종래 반도체 메모리장치의 블록구성도를 도시한다.
도 2는 도 1에 도시된 출력부의 내부회로를 도시한다.
도 3은 도 1에 도시된 출력데이타 리시버부의 내부회로를 도시한다.
도 4는 도 1에 도시된 데이타라인 드라이버부의 내부회로를 도시한다.
도 5는 도 1에 도시된 입력데이타 리시버부의 내부회로를 도시한다.
도 6은 본 발명에 따른 반도체 메모리장치의 블록구성도를 도시한다.
도 7은 도 6에 도시된 출력부의 내부회로를 도시한다.
도 8은 도 6에 도시된 출력데이타 리시버부의 내부회로를 도시한다.
도 9는 도 6에 도시된 기준전압 발생부의 내부회로를 도시한다.
도 10은 도 6에 도시된 데이타라인 드라이버부의 내부회로를 도시한다.
도 11은 도 6에 도시된 입력데이타 리시버부의 내부회로를 도시한다.
도 12는 본 발명과 종래기술에 따른 전송 데이타의 스윙폭의 차이를 도시한다.
- 도면의 주요부 명칭 -
601 : 출력부
602 : 출력데이타 리시버부
612 : 데이타라인 드라이버부
613 : 입력 데이타 리시버부
620 : 기준전압 발생부
본 발명은 반도체 메모리장치의 고속화와 저전류 소비를 위한 것으로서, 데이타 라인상에 전송되는 데이타의 스윙폭을 줄여, 데이타 전송의 고속화와 저전류 소비에 적합한 형태로 만든 반도체 메모리장치에 관한 것이다.
이하, 종래기술에 따른 반도체 메모리장치를 도면을 참조하여 설명한다.
도 1은 종래기술에 따른 데이타라인 구조를 도시한다.
우선 리드패스 동작에 있어서, 메모리 어레이로부터의 데이타를 증폭하는 입출력 센스앰프부(100), 입출력 센스앰프부(100)의 출력신호를 수신하는 출력부(101), 출력부(101)의 출력신호를 수신하는 출력데이타 리시버부(102), 출력데이타 리시버부(102)의 출력신호를 수신하는 출력제어부(103), 출력제어부(103)의 출력신호를 수신해 데이타 핀으로 데이타를 출력하는 출력버퍼부(104)를 구비한다.
라이트패스 동작에 있어서, 데이타 핀으로 부터 데이타를 수신하는 입력부(110), 입력부(110)의 출력신호를 수신하는 입력제어부(111), 입력제어부(111)의 출력신호를 수신하는 데이타라인 드라이버부(112), 데이타라인 드라이버부(112)의 출력신호를 수신하는 입력데이타 리시버부(113), 입력데이타 리시버부(113)의 출력신호를 수신하여 메모리 어레이로 데이타를 전송하는 라이트 드라이버부(114)를 구비한다.
도 2는 도 1의 출력부(101)의 내부회로를 도시한다.
도시된 바와 같이, 출력부(101)는 제 1제어신호(IOSA output enable)와 입출력 센스엠프부(100)의 출력신호를 수신하는 전원전압(VDD)과 접지전위(VSS) 사이에 한쌍의 PMOS트랜지스터(200, 201)와 한쌍의 NMOS트랜지스터(202, 203)가 직렬로 구성되어 있다.
제 1제어신호(IOSA output enable)에 하이레벨이 인가 되면 PMOS트랜지스터(200)와 NMOS트랜지스터(203)가 턴온되어, PMOS트랜지스터(201)의 소스(source)에 전원전압(VDD)이 인가되고, NMOS트랜지스터(202)의 소스(source)에 접지전위(VSS)가 인가된다.
그 결과, 입출력센스 엠프부(100)의 출력신호에 따라 PMOS트랜지스터(201)와 NMOS트랜지스터(202)가 턴온/턴오프 되어, 수신되는 데이타는 VDD-VSS의 스윙폭을 갖는 데이타로 증폭이 되어, 데이타 라인으로 전송된다.
도 3은 도 1에 도시된 출력데이타 리시버부(102)의 내부회로를 도시한다.
도시된 바와 같이, 출력데이타 리시버부(102)는 제 2제어신호(Output Data latch enable)를 수신하여 트랜스미션 게이트(300)를 턴온시켜, 데이타 라인으로 부터 수신된 출력 데이타를 통과시켜 출력제어부(103)로 전송한다.
도 4는 도 1에 도시된 데이타라인 드라이버부(112)의 내부회로를 도시한다.
데이타라인 드라이버부(112)는 도 2에 도시된 출력부와 내부구성과 동작이 동일하며, 제 3제어신호(Data in enable)에 하이레벨이 인가되면, 입력제어부(111)로부터 수신된 데이타는 VDD-VSS 의 스윙폭을 갖는 데이타로 증폭되어 데이타 라인으로 전송된다.
도 5는 도 1에 도시된 입력데이타 리시버부(113)의 내부회로를 도시한다.
입력데이타 리시버부(113)는 도 3에 도시된 출력데이타 리시버부와 내부구성과 동작이 동일하며, 제 4제어신호(Input Data latch enable)를 수신하여 트랜스미션 게이트(500)를 통해 데이타 라인으로부터 수신된 데이타를 통과시켜 라이트 드라이버(114)로 전송한다.
그러나 종래 기술에 있어, 데이타라인상의 데이타는 CMOS레벨(VDD-VSS)로 풀스윙을 하므로 데이타 전송시간이 길어지며, 인접한 데이타 라인과의 커플링으로 인한 추가지연이 발생함에 따라 엑세스타임(tAA)지연에 많은 영향을 미친다. 또한 스윙 전압이 크므로 전류소모가 커지는 문제점이 발생한다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 반도체 메모리 장치 내부의 전송 데이타의 스윙폭을 줄임으로써, 데이타 전송의 고속화와 저전류소비에 기인할 수 있는 반도체 메모리 장치를 제공한다.
본 발명에 따른 반도체 장치용 데이타 처리 장치에 있어서, 전원전압과 제 1노드사이에 연결된 제 1트랜지스터와, 상기 제 1노드와 제 2노드사이에 연결된 제 2트랜지스터와, 상기 제 2노드와 제 3노드사이에 연결된 제 3트랜지스터와, 상기 제 3노드와 접지전원사이에 연결된 제 4트랜지스터를 구비하며, 상기 제 1 및 제 4트랜지스터는 각 게이트에 인가되는 제어 신호에 의하여 턴온/오프되며, 상기 제 2 및 제 3트랜지스터의 공통 게이트를 통하여 인가되는 데이타에 응답하여 상기 제 2노드로 증폭된 데이타가 출력되며, 상기 제 2트랜지스터는 PMOS트랜지스터이고, 상기 제 3트랜지스터는 NMOS트랜지스터이며, 상기 제어신호에 의하여 상기 제 1트랜지스터가 턴온되는 경우, 상기 제 1노드에는 상기 전원전압보다 낮은 제 1전압이 인가되며, 상기 제어신호에 의하여 상기 제 4트랜지스터가 턴온되는 경우, 상기 제 3노드에는 상기 접지전압보다 높은 제 2전압이 인가되는 것을 특징으로 하며, 상기 제 1전압은 상기 전원전압으로부터 상기 제 1트랜지스터의 문턱전압을 차감한 전압이며, 상기 제 2전압은 상기 제 4트랜지스터의 문턱전압인 것을 특징으로 하는 반도체 장치용 데이타 처리 장치.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 6은 본 발명에 따른 반도체 메모리 장치의 블록구성도를 도시한다.
도시된 바와 같이, 리드패스 동작시, 메모리 어레이로부터 데이타를 수신, 전원전압레벨로 증폭하는 입출력 센스앰프부(600), 입출력 센스앰프부(600)의 출력신호를 수신하는 출력부(601), 데이타 라인을 통해 출력부(601)의 출력신호를 수신하는 출력데이타 리시버부(602), 출력데이타 리시버부(602)의 출력신호를 수신하는 출력제어부(603), 출력제어부(603)의 출력신호를 수신하여 데이타핀으로 데이타를 출력하는 출력버퍼부(604)를 구비한다.
라이트 패스 동작시에는 데이타핀으로부터 데이타를 수신하는 입력버퍼부(610), 입력버퍼부(610)의 출력신호를 수신하는 입력제어부(611), 입력제어부(611)의 출력신호를 수신하는 데이타라인 드라이버부(612), 데이타라인을 통해 데이타라인 드라이버부(612)의 출력신호를 수신하는 입력데이타 리시버부(613), 입력데이타 리시버부(613)의 출력신호를 수신하여 메모리 어레이에 데이타를 입력하는 라이트 드라이버부(614)를 구비한다.
리드/라이트 패스동작에 있어서, 출력데이타 리시버부(602)와 입력데이타 리시버부(613)에 기준전압을 제공하는 기준전압 발생부(620)를 구비한다.
도 7은 도 6에 도시된 출력부(601)의 내부회로를 도시한다.
도시된 바와 같이, 출력부는 드레인에 접지전위가 인가된 PMOS트랜지스터(703), 드레인에 전원전압(VDD)이 인가된 NMOS트랜지스터(700)를 구비하며, NMOS트랜지스터(700)와 PMOS트랜지스터(703) 사이에 직렬 연결된 PMOS트랜지스터(701)와 NMOS트랜지스터(702)를 구비한다.
NMOS트랜지스터(700)와 인버터(704)를 거친 PMOS트랜지스터(703)의 공통게이트는 제 1제어신호(IOSA output enable)를 수신하고, PMOS트랜지스터(701)와 NMOS트랜지스터(702)의 공통게이트는 입출력 센스앰프부(600)의 출력신호를 수신하며, PMOS트랜지스터(701)와 NMOS트랜지스터(702)의 접합노드에서 출력신호를 출력한다.
동작에 있어서, 제 1제어신호(IOSA output enable)에 하이레벨이 인가되면, NMOS트랜지스터(700)와 PMOS트랜지스터(703)가 턴온되어, PMOS트랜지스터(701)의 소스에는 전원전압(VDD)에서 NMOS트랜지스터(700)의 문턱전압(VTN)만큼 전압강하된 전압레벨이 인가되며, NMOS트랜지스터(703)의 소스에는 PMOS트랜지스터(703)의 문턱전압(VTP)만큼의 전압레벨이 인가된다.
PMOS트랜지스터(701)와 NMOS트랜지스터(702)의 공통게이트로 수신된 입출력 센스앰프부(600)의 출력신호는 CMOS트랜지스터(701, 702)를 입력펄스에 따라 차례로 턴온/턴오프 시켜, (VDD-VTN)에서 VTP의 스윙폭을 갖는 데이타로 증폭되어 데이타 라인으로 전송한다.
도 8은 출력데이타 리시버부(602)의 내부회로를 도시한다.
도시된 바와 같이, 출력데이타 리시버부는 전원전압(VDD)과 접지전위(VSS)사이에 직렬 연결된 PMOS트랜지스터(801), PMOS트랜지스터(802), NMOS트랜지스터(805), NMOS트랜지스터(806)를 구비하며,
전원전압(VDD)과 NMOS트랜지스터(806)의 드레인 사이에 직렬 연결된 PMOS트랜지스터(803),PMOS트랜지스터(804), NMOS트랜지스터(807)을 구비한다.
PMOS트랜지스터(801)와 PMOS트랜지스터(802)의 접합노드는 PMOS트랜지스터(803)와 PMOS트랜지스터(804)의 공통게이트에 연결되며, PMOS트랜지스터(803)와 PMOS트랜지스터(804)의 접합노드는 PMOS트랜지스터(801)와 PMOS트랜지스터(802)의 공통게이트에 연결된다.
PMOS트랜지스터(801)와 PMOS트랜지스터(802)의 접합노드는 제 1데이타(Data B)를 출력하며, PMOS트랜지스터(803)와 PMOS트랜지스터(804)의 접합노드는 제 2데 이타(Data T)를 출력한다.
NMOS트랜지스터(805)의 게이트는 데이타 라인으로부터 전송된 출력부(601)의 출력신호를 수신하며, NMOS트랜지스터(807)의 게이트는 기준전압 발생부(620)로부터 기준전압을 수신하고, NMOS트랜지스터(806)의 게이트는 제 2제어신호(Output Data latch enable)를 수신해 회로를 턴온시킨다.
동작에 있어서, 도 7에 도시된 출력부에 입력되는 제 1제어신호(IOSA output enable)가 활성화된 후, 일정시간 지연후 발생되는 제 2제어신호(Output Data latch enable)를 NMOS트랜지스터(806)의 게이트로 수신해 회로를 턴온시킨다.
다음, NMOS트랜지스터(805)의 게이트에 수신된 출력부(601)의 출력 데이타의 레벨과, NMOS트랜지스터(807)의 게이트에 수신된 기준전압과의 레벨을 비교한다.
출력부(601)로부터 전송된 데이타의 레벨이 높으면 제 1데이타(DATA B)에 전원전압(VDD)레벨을 출력하고, 제 2데이타(DATA T)에 접지(VSS)레벨을 출력하며,
기준전압의 레벨보다 출력부(601)로부터 전송된 데이타의 레벨이 낮으면 제 1데이타(DATA B)에는 접지(VSS)레벨을 출력하고, 제 2데이타(DATA T)에는 전원전압(VDD)레벨을 출력한다.
도 9는 출력데이타 리시버부(802)와 입력데이타 리시버부(813)에 기준전압을 제공하는 기준전압 발생부(620)의 내부회로를 도시한다.
도시된 바와 같이, 전원전압(VDD)과 접지전원(VSS)사이에 직렬 연결된 PMOS트랜지스터(900), 제 1저항(901), 제 2저항(902), NMOS트랜지스터(903)을 구비하며,
뱅크중 목적 뱅크에만 라이트를 허용하는 제어신호인 제 5제어신호(bank active)가 인버터(904)를 거친 PMOS트랜지스터(901)와 NMOS트랜지스터(904)의 공통게이트에 인가되면, MOS트랜지스터(900, 902)를 턴온시켜 구비된 저항을 이용한 분배전압인 전원전압(VDD)의 1/2의 전압레벨을 갖는 기준전압을 생성한다.
생성된 기준전압은 제 1저항(901)과 제 2저항(902)의 접합노드로 출력한다.
도 10은 데이타라인 드라이버부(612)의 내부회로를 도시하며, 데이타라인 드라이버부(612)의 내부구성과 동작은 도 7에 도시된 출력부와 동일하다.
동작에 있어, 제 3제어신호(Data in enable)에 하이레벨이 인가되면, 입력제어부(612)로부터 전송된 데이타는 (VDD-VTN)에서 VTP의 스윙폭을 갖는 데이타로 증폭되어 데이타 라인으로 전송된다.
도 11는 입력데이타 리시버부(613)의 내부회로를 도시하며, 도 8에 도시된 출력데이타 리시버부(602)와 동일한 구성과 동작을 갖는다.
동작에 있어, 도 10에 도시된 데이타라인 드라이버부에 입력되는 제 3제어신호가 활성화된 후 일정시간 지연후 발생되는 제 4제어신호(Input Data latch enable)를 수신, 회로를 정상동작시켜, 증폭된 데이타를 라이트 드라이버부(614)로 전송한다.
도 12는 본 발명과 종래기술에 따른 전송데이타의 스윙폭의 차이를 도시한다.
다음, 종래의 회로와 본 발명 회로의 차이점을 살펴본 후, 본 발명 회로의 우수성에 대하여 설명하기로 한다.
먼저, 도 2와 도 4에 도시된 종래의 회로는 전원전압(VDD)에 PMOS트랜지스터의 소스(source), 접지전위(VSS)에 NMOS트랜지스터의 소스(source)를 연결한다.
반면에, 도 7과 도 10에 도시된 본 발명의 경우, 전원전압(VDD)에 NMOS트랜지스터의 드레인(drain), 접지전위(VSS)에 PMOS트랜지스터의 드레인(drain)을 연결하는 다이오드 커넥션(diode connection)구조를 구비함으로써, 도 12에서 알 수 있듯이 전송되는 데이타의 스윙폭을 VDD-2VT 레벨로 줄일 수 있다.
이러한 차이점으로 인하여 본 발명의 회로는 전류의 소모를 줄일뿐 아니라 전송라인간 커플링 효과도 현저하게 줄일 수 있으므로 배선간 커플링에 의한 지연을 방지할 수 있다.
또한, 도 3과 도 5에 도시된 종래의 리시버 회로를 도 8과 도 11에 도시된 래치타입 리시버로 대치함으로써 로딩(loading)의 감소효과와 높은 응답 속도를 기대할 수 있다.
이상에서 알 수 있는 바와 같이, 본 발명에 따른 데이타라인 구조를 적용할경우, 데이타 전달속도를 단축시킬수 있으며, 데이타 전송시 저전류 소모가 가능하다.
또한, 데이타의 스윙폭 감소로 커플링 노이즈가 감소되며, 배선폭 축소를 통한 메모리소자의 소형화가 가능하다.

Claims (4)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 장치용 데이타 처리 장치에 있어서,
    전원전압과 제 1노드 사이에 연결된 제1 NMOS 트랜지스터와,
    상기 제 1노드와 제 2노드 사이에 연결된 제1 PMOS 트랜지스터와,
    상기 제 2노드와 제 3노드 사이에 연결된 제2 NMOS 트랜지스터와,
    상기 제 3노드와 접지전압 사이에 연결된 제2 PMOS 트랜지스터를 구비하며,
    상기 제1 NMOS 트랜지스터 및 제2 PMOS 트랜지스터는 각 게이트에 인가되는 제어 신호에 의하여 턴온/오프되며,
    상기 제1 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 공통 게이트를 통하여 인가되는 데이타에 응답하여 상기 제 2노드로 증폭된 데이타가 출력되고,
    상기 제어신호에 의하여 상기 제1 NMOS 트랜지스터가 턴온되는 경우, 상기 제 1노드에는 상기 전원전압으로부터 상기 제1 NMOS 트랜지스터의 문턱전압을 차감한 제1 전압이 인가되고, 상기 제어신호에 의하여 상기 제2 PMOS 트랜지스터가 턴온되는 경우, 상기 제 3노드에는 상기 접지전압보다 상기 제2 PMOS 트랜지스터의 문턱전압만큼 높은 제2 전압이 인가되는 것을 특징으로 하는 반도체 장치용 데이타 처리 장치.
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