KR0164821B1 - 반도체 메모리 장치 - Google Patents

Abstract

데이타를 억세스하는 메모리셀들을 포함하는 다수의 메모리블럭과, 다수의 데이타라인들과, 상기 다수의 데이타라인들에 접속되며 그로 부터 입력되는 데이타를 출력하는 데이타출력수단을 가지는 반도체 메모리 장치의 데이타 라인간의 스큐(skew)와 글리치(glitch)를 제거하는 노이즈 제거 회로에 관한 것이다. 상기의 회로는 출력모드제어신호의 활성화에 응답하여 상기 데이타출력수단으로부터 원거리로 이격된 위치에 놓여진 메모리블럭들의 출력을 각각 감지하여 상기 다수의 데이타라인들중 서로 다른 데이타라인으로 전송하는 제1그룹의 입출력센스앰프들과, 상기 데이타출력수단으로부터 근거리 이격된 위치에 놓여진 메모리블럭들의 출력을 각각 감지하여 상기 다수의 데이타라인들중 서로 다른 데이타라인으로 전송하는 제2그룹의 입출력센스앰프들을 포함하여 구성된다.

Description

반도체 메모리 장치

제1도는 일반적인 반도체 메모리 장치의 데이타 독출에 대한 데이타 입출력 및 센싱검출신호에 관련된 블럭도.

제2도는 종래의 반도체 메모리 장치에 적용된 센싱검출신호 드라이버를 포함한 입출력센스앰프의 회로도.

제3도는 종래의 반도체 메모리 장치에 이용되는 데이타 출력 버퍼의 상세도.

제4도는 제3도의 동작 타이밍도로서 출력 데이타 DIO와 센싱검출신호 SDT의 관계에 따른 데이타출력버퍼의 출력 타이밍도.

제5도는 본 발명에 따른 반도체 메모리 장치의 센싱검출신호 드라이버를 포함하는 입출력센스앰프의 회로도.

제6도는 본 발명의 또다른 실시예에 따른 센싱검출신호 드라이버를 포함하는 입출력센스앰프의 회로도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다수의 데이타 입출력 터미널을 가지는 반도체 메모리 장치의 데이타 라인간의 스큐(skew)와 글리치(glitch)를 제거하는 노이즈 제거 회로에 관한 것이다.

현재의 반도체 메모리 장치는 고대역폭(high bandwidth)으로 동작되도록 개발되고 있으며, 이를 위하여 데이타가 입출력되는 데이타 입출력 터미널이 증가되고 있다. 예를들면, 데이타 입출력 터미널은 X4, X8, X16, X32등으로 증가되고 있으며, 상기와 같은 고대역폭 메모리 장치는 칩내의 데이타 입출력 라인의 감소를 위해 싱글 데이타 입출력 라인을 이용하여 메모리 블럭으로부터 출력되는 데이타를 데이타출력버퍼 DB로 전송하는 구조를 갖는다.

제1도는 일반적인 반도체 메모리 장치의 데이타 독출에 대한 데이타 입출력(Data input output) DIO 및 센싱검출회로(Sensing Detector signal) SDT에 관련된 블럭도를 도시한 것이다. 즉, 상기 제1도는 X16일 경우, 16개의 메모리블럭 BLK0∼BLK15중 4개의 메모리블럭 BLK0, BLK4, BLK8, BLK12가 활성화되어 8개의 데이타 DIO0∼DIO7가 발생하는 블럭을 도시한 일예이다. 이때, 각각의 메모리블럭 BLKi(여기서 i는 0을 포함하는 자연수)들은 2개의 입출력센스앰프블럭 IOSAB를 갖는다. 각 메모리블럭 BLKi에 접속된 각각의 입출력센스앰프 IOSAB들은 해당하는 데이타라인 DIOi에 접속된다.

상기 데이타라인 DIOi들은 데이타출력버퍼 DB의 입력노드에 접속되어 있다. 상기와 같이 16개의 메모리블럭 BLK0∼BLK15들중 4개의 메모리블럭 BLK0, BLK4, BLK8, BLK12가 활성화되어 8개의 데이타 DIO0∼DIO7가 발생하는 경우에는 각각의 메모리블럭에 접속된 입출력센스앰프블럭 IOSAB들이 동작된다. 즉, 8개의 입출력센스앰프가 동시에 동작된다. 상기와 같이 동작되는 8개의 입출력센스앰프블럭 IOSAB들중 센싱검출신호 SDT 2개의 입출력센스앰프블럭 IOSAB에서만 출력되도록 되어 있다. 만약 X4, X8일 경우에는, 16개의 메모리블럭 BLKi중 2개의 메모리블럭이 활성화되어 4개의 DIO신호를 발생되는 구조를 갖는다. 이때, 입출력센스앰프블럭 IOSAB은 해당 메모리블럭에 접속된 4개로 된다. 상기 동작되는 4개의 입출력센스앰프블럭 IOSAB중 2개의 입출력센스앰프 IOSAB에서 유효한 센싱검출신호 SDT를 발생하는 구조를 갖는다.

제2도는 종래의 반도체 메모리 장치에 적용된 센싱검출신호 드라이버를 포함한 입출력센스앰프블럭 IOSAB의 상세도로서, 이는 메모리블럭 BLKi내의 입출력라인쌍의 데이타신호를 감지증폭하여 제1 및 제2출력노드 N1, N2로 데이타신호 및 상보데이타신호를 출력하는 입출력센스앰프 IOSA와, 전원전압 Vcc와 기준전압, 즉, 접지전압 Vss의 사이에 접속되어 상기 데이타 및 상보데이타신호가 제1상태를 갖을때 데이타라인 DIO를 풀업하고 제2상태를 갖을때 상기 데이타라인 DIO를 풀다운하는 데이타 전송회로와, 상기 입출력센스앰프 IOSA로부터 출력되는 상기 데이타 및 상보데이타신호가 제1상태와 제2상태를 갖을때 센싱검출신호 SDT를 발생하는 센싱검출신호 발생회로로 구성되어 있다. 이때, 상기 데이타 전송회로는 인버터 12, 피모오스 트랜지스터 17 및 엔모오스 트랜지스터 18로 구성되며, 센싱검출신호 발생회로는 각각의 게이트가 상기 입출력센스앰프 IOSA의 제1, 제2출력노드 N1, N2에 각각 접속된 풀다운 트랜지스터 14, 16으로 구성된다. 이때, 상기 센싱검출신호 SDT는 데이타출력버퍼 DB를 인에이블하는 제어신호로서 논리 로우 액티브이다.

상기에서 제1상태는 데이타 '하이'를 의미하고, 제2상태는 데이타 '로우'를 의미한다.

제3도는 종래의 반도체 메모리 장치에 이용되는 데이타 출력 버퍼 DB의 상세도로서, 데이타 DIO와 센싱검출신호 SDT를 논리조합하여 풀업 및 풀다운신호를 발생하는 제어신호 발생회로와, 전원전압 Vcc와 접지전압 Vss의 사이에 접속되며 상기 풀업제어신호 및 풀다운 제어신호에 응답하여 출력 OUT를 풀업 혹은 풀다운하는 풀업 트랜지스터 32와 풀다운 트랜지스터 34로 구성된다. 상기 제어신호 발생회로는 인버터 20,22,24 및 30과 두개의 낸드게이트 26,28로 구성된다.

제4도는 제3도의 동작 타이밍도로서 출력 데이타 DIO와 센싱검출신호 SDT의 관계에 따른 데이타출력버퍼의 출력 타이밍도이다.

우선, 상기 제2도, 제3도 및 제4도를 참조하여 제1도의 회로에서 데이타 출력시 스큐 및 글리치가 발생되는 과정을 살펴보면 하기와 같다.

지금, 입출력센스앰프 IOSA가 메모리블럭 BLKi내의 입출력라인쌍의 신호를 감지증폭하면 제1, 제2출력노드 N1, N2로는 데이타신호와 상보데이타신호가 출력된다. 이때, 데이타신호가 하이이고, 상보데이타가 로우인 제1상태라고 가정하면, 센싱검출신호 발생회로내의 엔모오스 트랜지스터 14가 턴온되어 센싱검출신호 SDT를 로우로 출력한다. 상기의 센싱검출신호 SDT는 제3도에 도시된 데이타출력버퍼 DB에 머지(Merge)되어 데이타 DIO가 실리는 데이타라인이 프리차아지 상태인지 유효한 데이타 상태인지를 나타내는 신호이다. 즉, 데이타출력버퍼 DB를 인에이블 혹은 디스에이블하는 제어신호이다. 데이타 전송회로내의 풀업 및 풀다운 트랜지스터 17, 18은 입출력센스앰프 IOSA의 제1, 제2출력노드 N1, N2로부터 출력되는 하이, 로우의 데이타와 상보데이타신호에 의해 각각 턴온 및 턴오프되어 출력 데이타 DIO의 레벨을 논리 하이상태로 풀업한다. 상기와 같이 출력되는 데이타 DIO는 제3도에 도시된 데이타출력버퍼 DB에 입력된다. 만약, 입출력센스앰프 IOSA로부터 출력되는 데이타신호가 로우이고 상보데이타신호가 하이의 제2상태로 출력되면, 엔모오스 트랜지스터 16과 풀다운 트랜지스터 18만이 턴온됨으로써 데이타 DIO와 센싱검출신호 SDT가 로우로 출력되게 된다.

한편, 제3도와 같이 구성된 데이타출력버퍼 DB는 상기 센싱검출신호 SDT가 논리 로우일때 인에이블되어 제2도와 같이 구성된 입출력센스앰프블럭 IOSAB으로부터 출력되는 데이타 DIO를 받아들여 풀업 혹은 풀다운 제어신호를 풀업트랜지스터 32 혹은 풀다운 트랜지스터 34의 게이트로 공급하여 출력단자 OUT를 하이 혹은 로우로 풀업하거나 풀다운한다. 예를들어, 데이타 신호 DIO가 하이이고 센싱검출신호 SDT가 로우이면 낸드게이트 26과 인버터 30의 출력이 각각 로우로 출력됨으로서 풀업 트랜지스터 32와 풀다운 트랜지스터 34가 각각 턴온 및 턴오프되어 출력 OUT를 전원전압 Vcc의 레벨로 드라이브한다.

상기 제2도와 같은 구성을 갖는 입출력센스앰프블럭 IOSAB은 입출력센스앰프 IOSA의 출력이 제1상태를 갖을때 데이타 신호 DIO는 하이로 프리차아지된 상태로 있으면서 제1출력노드 N1의 출력 하이에 의해 센싱검출신호 SDT가 로우로 출력되며, 제2상태를 갖을때 데이타신호 DIO와 센싱검출신호 SDT가 제2출력노드 N2의 출력 하이에 의해 각각 로우로 출력됨을 알 수 있다.

그러나, 상기 제2도와 같은 구성을 갖는 종래의 회로는 입출력센스앰프 IOSA의 제1출력노드 N1에 의해 구동되는 부하가 제2출력노드 N2에 의해 구동되는 부하보다 작기 때문에 센싱검출신호 SDT의 출력에서 스큐가 발생되는 문제를 야기시킨다. 상기와 같은 문제는 데이타출력버퍼 DB의 인에이블신호로서 메모리의 데이타 리이드 속도를 결정한다. 따라서, 센싱검출신호 SDT출력에서의 스큐는 데이타 하이, 로우와의 속도차이를 나타내는 문제점을 야기한다. 또한, 이와 같은 센싱검출신호 SDT의 속도 스큐는 데이타출력버퍼 DB에서의 글리치를 유발시킨다.

예를들면, 제4도와 같이 데이타출력버퍼 DB로 공급되는 데이타신호 DIO가 로우이고, 상기 로우의 데이타신호 DIO가 센싱검출신호 SDT 로우보다 느리게 되면 글리치가 제4도와 같이 출력 OUT에 발생한다. 즉, 센싱검출신호 SDT가 로우이고 데이타신호 DIO가 하이의 상태로 입력되면 제3도와 같이 구성된 데이타출력버퍼 DB는 논리 하이를 출력 OUT로 드라이빙하며, 이와 같은 상태에서 데이타신호 DIO가 늦게 로우로 천이되면 데이타출력버퍼 DB가 데이타신호 DIO가 하이에서 로우로 천이된 시점에서 출력을 로우로 천이시킴으로써 글리치가 발생되는 문제가 야기된다.

또한, 제2도와 같은 입출력센스앰프블럭 IOSAB을 가지는 종래의 반도체 메모리 장치는 데이타 라인의 길이차에 의한 스큐를 유발시키는 문제를 가지고 있다. 즉, 입출력센스앰프블럭 IOSAB로부터 출력되는 데이타신호 DIO가 매우 길게 형성된 데이타 라인을 통해 데이타 출력버퍼 DB에 전달되면서, 데이타 라인 길이에 따른 지연차로 스큐가 발생하는 것이다. 이는 제1도에서, 입출력센스앰프블럭 IOSAB에서의 출력이 발생되는 메모리블럭의 위치에 따라 데이타출력버퍼 DB까지 전달되는 거리가 달라 발생하는 스큐이다. 예를들면, 메모리블럭 BLK1과 메모리블럭 BLK12의 입출력센스앰프블럭 IOSAB들과 데이타출력버퍼 DB까지의 데이타라인의 길이차에 의해 발생한다. 이러한 스큐는 데이타출력버퍼 DB로부터 가장 먼 위치에 놓여진 입출력센스앰프블럭 IOSAB으로부터 발생된 센싱검출신호 SDT가 상기 데이타출력버퍼 DB로 전달되는 시간이 가장 느리고, 가장 가까운 위치에 놓여진 입출력센스앰프블럭 IOSAB의 출력인 센싱검출신호 SDT는 가장 빠르게 데이타출력버퍼 DB로 전달되기 때문에 리이드 속도에 있어서의 스큐를 발생시키는 문제점이 발생된다.

따라서, 본 발명의 목적은 고대역폭 반도체 메모리 장치에서 리이드시 발생되는 속도 스큐 및 글리치를 방지할 수 있는 반도체 메모리 장치의 데이타 억세스 노이즈 제거회로를 제공함에 있다.

본 발명의 다른 목적은 데이타 리이드시 데이타출력버퍼에서 발생되는 글리치 발생을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또다른 목적은 다수의 메모리셀 어레이블럭으로부터 각각 억세스되는 데이타를 각각의 싱글 데이타 라인을 통해 데이타출력버퍼로 전송시 상기 데이타 라인의 길이차에 따른 스큐를 제거한 반도체 메모리 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은, 데이타를 억세스하는 메모리셀들을 포함하는 다수의 메모리블럭과, 다수의 데이타라인들과, 상기 다수의 데이타라인들에 접속되며 그로부터 입력되는 데이타 출력하는 데이타출력수단을 가지는 반도체 메모리 장치에 있어서, 출력모드제어신호의 활성화에 응답하여 상기 데이타출력수단으로부터 원거리로 이격된 위치에 놓여진 메모리블럭들의 출력을 각각 감지하여 상기 다수의 데이타라인들중 서로 다른 데이타라인으로 전송하는 제1그룹의 입출력센스앰프들과, 상기 데이타출력수단으로부터 근거리 이격된 위치에 놓여진 메모리블럭들의 출력을 각각 감지하여 상기 다수의 데이타라인들중 서로 다른 데이타라인으로 전송하는 제2그룹의 입출력센스앰프들로 구성함을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.

제5도는 본 발명에 다른 반도체 메모리 장치의 센싱검출신호 드라이버를 포함하는 입출력센스앰프의 회로도로서, 이는 입출력센스앰프 IOSA의 출력이 제1상태 혹은 제2상태로 출력될때 센싱검출신호 SDT의 스큐를 줄이기 위하여 전술한 제2도의 입출력센스앰프 IOSA의 제1출력노드 N1와 접지전압 Vss의 사이에 모오스 캐패시터 36를 더 부가하여 접속한 것이다.

상기와 같이 센싱신호 발생회로내의 엔모오스 트랜지스터 14의 게이트와 접지전압 Vss의 사이에 드레인-소오스의 채널이 접속된 모오스 캐패시터 36을 접속함으로써 입출력센스앰프 IOSA의 제1출력노드 N1측의 부하와 제2출력노드 N2측의 부하가 거의 동일하게 조절할 수 있다.

상기와 같이 입출력센스앰프 IOSA의 제1, 제2출력노드 N1, N2의 부하를 같게 조절함으로써 입출력센스앰프 IOSA의 출력이 제1상태를 갖을때 제1출력노드 N1의 출력이 지연되어 엔모오스 트랜지스터 14의 게이트로 공급됨으로써 제2상태를 갖을 때와 동일한 시간으로 데이타를 출력할 수 있다.

한편, 센싱검출신호 SDT가 발생하는 위치 즉, 데이타 라인의 길이차에 의해 지연되는 차이로 발생되는 스큐는 센싱검출신호 SDT를 발생시키는 입출력센스앰프 IOSA의 위치에 따라 입출력센스앰프 IOSA의 구성을 달리하여 해결하였다. 이를 제6도를 참조하여 설명한다.

제6도는 본 발명의 또다른 실시예에 따른 센싱검출신호 드라이버를 포함하는 입출력센스앰프의 회로도로서, 이는 제5도에 도시된 엔모오스 트랜지스터 14, 16들의 소오스와 접지전압 Vss의 사이에 드레인-소오스의 채널이 접속되며 게이트가 출력모드제어신호 X16B에 접속된 엔모오스 트랜지스터 38, 40가 더 부가되어 접속되어 있다.

이때, 상기 출력모드제어신호 X16B는 제1도에 도시된 반도체 메모리 장치의 데이타 출력모드가 X16으로 동작되는 것을 나타낸 것으로, 논리 로우가 액티브이다. 즉, 제1도에 도시된 반도체 메모리 장치의 데이타 출력모드가 X16인 경우, 상기 출력모드제어신호 X16B는 논리 로우로 디세이블된다.

상기 제6도와 같은 입출력센스앰프블럭은 제1도와 같이 구성된 반도체 메모리 장치의 데이타출력모드가 X16으로 되어 출력모드신호 X16B가 로우로 입력되면, 엔모오스 트랜지스터 38, 40이 각각 턴오프된다. 따라서, 센싱검출신호 SDT는 항상 하이로 디스에이블된 상태로 있게 된다. 만약, 데이타 출력모드가 X4, X8이어서 상기 출력제어신호 X16B가 하이로 인에이블되면, 엔모오스 트랜지스터 38, 40이 각각 턴온된다. 따라서, 센싱검출신호 SDT는 입출력센스앰프 IOSA로부터 데이타가 출력되는 경우에는 엔모오스 트랜지스터 14, 38 혹은 엔모오스 트랜지스터 16, 40에 의해 로우의 센싱검출신호 SDT가 출력된다. 이때, 제6도의 구성에 의해 로우로 출력되는 센싱검출신호 SDT는 직렬 접속된 2개의 엔모오스 트랜지스터의 구동에 의해 발생되는 것이어서 전류 구동 능력이 기존에 비하여 같은 경우 직렬 접속된 경우가 기존에 비하여 보다 빠른 SDT가 출력된다.

제6도와 같은 구성을 갖는 입출력센스앰프블럭 IOSAB을 제1도에 적용하여 센싱검출신호 SDT가 발생하는 위치에 따른 스큐를 제거하는 작용을 설명한다.

제1도에 도시된 반도체 메모리 장치는 앞에서 설명한 바와 같이 X4, X8, X16을 원칩화 하면서 입출력센스앰프블럭 IOSAB에 출력모드제어신호 X16신호를 머지하여 센싱검출신호 SDT의 16개의 메모리블럭 BLKi중 4개의 메모리블럭에서만 센싱검출신호 SDT가 발생하도록 하고, X4, X8모드일때는 16개의 메모리블럭 BLK들중 8개의 메모리블럭에서만 센싱검출신호 SDT가 발생되도록 되어 있다. 따라서, 데이타의 출력모드가 X16인 경우 4개의 메모리 블럭에서만 센싱검출신호 SDT가 발생하므로 4개의 메모리 블럭에서 발생하는 센싱검출신호 SDT의 스큐 차이는 크지 않다.

본 발명에서는 제1도와 같은 구성을 갖는 반도체 메모리 장치의 데이타 출력모드가 X4, X8일때 8개의 메모리블럭에서 동작하는 센싱검출신호 SDT의 스큐 차이에 대한 스큐만을 줄이는 방법만을 설명한다.

제1도에서 오른쪽 8개의 메모리블럭들 BLK8∼BLK15중 4개의 메모리블럭 BLK8∼BLK11에 해당하는 입출력센스앰프 IOSAB에 X16에 관한 출력모드제어신호를 제6도와 같이 머지하여 센싱검출신호 SDT의 출력을 차단하는 것이다. 즉, 데이타 출력모드가 X16인 경우, X16B의 출력모드제어신호 X16B의 로우에 의해 메모리블럭 BLK8∼BLK11의 입출력센스앰프블럭 IOSAB에서는 센싱검출신호 SDT가 발생하는 것을 막도록 되어 있다.

따라서, 전술한 제5도와 같은 구성을 갖는 입출력센스앰프블럭 IOSAB를 제1도의 메모리블럭 BLK12∼BLK15에 설치하고, 제6도와 같은 구성을 갖는 입출력센스앰프블럭 IOSAB를 제1도의 메모리블럭 BLK8∼BLK11에 설치하면 X4, X8의 데이타 출력모드인 경우 메모리블럭 BLK8∼BLK15들에서 각각 개별적으로 발생되어 데이타출력버퍼 DB로 인가되는 센싱검출신호 SDT의 스큐는 거의 발생되지 않는다. 즉, 데이타출력버퍼 DB와 메모리블럭 BLKi간의 데이타라인의 길이가 긴 입출력센스앰프블럭 IOSAB내의 센싱검출신호 발생회로의 전류구동능력을 향상시킴으로써 데이타라인들의 길이차에 기인한 센싱검출신호 SDT의 스큐를 보상하는 것이다.

상술한 바와 같이 본 발명은 고대역폭 반도체 메모리 장치의 데이타 리이드시 데이타라인의 길이차에 의해 발생되는 스큐 및 싱글데이타버스를 이용하여 데이타를 출력버퍼로 전송하는 구조를 갖는 반도체 메모리 장치의 센스앰프에서 발생되는 스큐를 제거함으로써 데이타를 정확히 리이드할 수 있게 된다.

Claims (6)

1. 데이타를 억세스하는 메모리셀들을 포함하는 다수의 메모리블럭과, 다수의 데이타라인들과, 상기 다수의 데이타라인들에 접속되며 그로부터 입력되는 데이타 출력하는 데이타출력수단을 가지는 반도체 메모리 장치에 있어서, 출력모드제어신호의 활성화에 응답하여 상기 데이타출력수단으로부터 원거리로 이격된 위치에 놓여진 메모리블럭들의 출력을 각각 감지하여 상기 다수의 데이타라인들중 서로 다른 데이타라인으로 전송하는 제1그룹의 입출력센스앰프들과, 상기 데이타출력수단으로부터 근거리 이격된 위치에 놓여진 메모리블럭들의 출력을 각각 감지하여 상기 다수의 데이타라인들중 서로 다른 데이타라인으로 전송하는 제2그룹의 입출력센스앰프들로 구성함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제2그룹의 입출력센스앰프들 각각은, 메모리블럭내의 입출력라인쌍의 데이타신호를 감지증폭하여 제1 및 제2출력노드로 데이타신호 및 상보데이타신호를 출력하는 센스앰프와, 전원전압과 기준전압의 사이에 접속되어 상기 데이타 및 상보데이타신호가 제1상태를 갖을때 출력노드에 접속된 데이타라인을 풀업하고 제2상태를 갖을때 상기 데이타라인을 풀다운하는 데이타 전송회로와, 상기 출력모드제어신호의 인에이블에 응답하여 상기 센스앰프의 제1, 제2출력노드들중 적어도 하나의 노드로부터 액티브된 데이타가 출력시에 센싱검출신호를 발생하는 센싱검출신호 발생수단으로 구성함을 특징으로 하는 반도체 메모리 장치.
3. 제2항에 있어서, 상기 센싱검출신호 발생수단은, 상기 센스앰프의 제1 및 제2출력노드에 각각의 게이트가 접속되고 드레인이 공통으로 접속되며 상기 제1 및 제2출력노드로부터 액티브된 데이타가 출력시에 센싱검출신호를 발생하는제1 및 제2엔모오스 트랜지스터와, 상기 제1, 제2엔모오스 트랜지스터의 소오스에 각각의 드레인이 접속되고 소오스가 상기 기준전압에 접속되며, 출력모드제어신호를 각각의 게이트로 입력하여 동작되는 제3, 제4엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치.
4. 제3항에 있어서, 상기 캐패시터는 드레인-소오스가 접속된 모오스 캐패시터임을 특징으로 하는 반도체 메모리 장치.
5. 제1항에 있어서, 상기 제2그룹의 입출력센스앰프들 각각은 메모리블럭내의 입출력라인쌍의 데이타신호를 감지증폭하여 제1 및 제2출력노드로 데이타신호 및 상보데이타신호를 출력하는 센스앰프와, 전원전압과 기준전압의 사이에 접속되어 상기 데이타 및 상보데이타신호가 제1상태를 갖을때 출력노드에 접속된 데이타라인을 풀업하고 제2상태를 갖을때 상기 데이타라인을 풀다운하는 데이타 전송회로와, 상기 센스앰프의 제1 및 제2출력노드에 각각의 게이트가 접속되고 드레인이 공통으로 접속되며 소오스가 상기 기준전압에 접속된 제1 및 제2엔모오스 트랜지스터로 구성되어 상기 제1 및 제2출력노드로부터 액티브된 데이타가 출력시에 센싱검출신호를 발생하는 센싱검출신호 발생수단과, 상기 제1엔모오스 트랜지스터의 게이트와 기준전압 사이에 접속된 캐패시터가 접속됨을 특징으로 하는 반도체 메모리 장치.
6. 제5항에 있어서, 상기 캐패시터는 드레인-소오스가 접속된 모오스 캐패시터임을 특징으로 하는 반도체 메모리 장치.