KR100203866B1

KR100203866B1 - 고용량에 적합한 반도체 메모리 장치의 병렬 테스트 회로 및 방법

Info

Publication number: KR100203866B1
Application number: KR1019950052592A
Authority: KR
Inventors: 유제환; 이중화
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1995-12-20
Filing date: 1995-12-20
Publication date: 1999-06-15
Also published as: KR970051408A

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야;

본 발명은 반도체 메모리 장치의 병렬 테스트 회로에 관한 것이다.

2. 발명이 해결하고자 하는 기술적 과제;

본 발명은 데이터라인 센스앰프의 갯수를 크게 줄여 레이아웃의 면적을 감소시키는 반도체 메모리 장치의 병렬 테스트 회로를 제공한다.

3. 발명의 해결방법의 요지

본 발명은 복수개의 메모리 어레이 블록과, 상기 메모리 어레이 블록에 접속된 다수개의 제1데이터 라인쌍과, 데이터를 센싱 및 증폭하기 위한 데이터 센스앰프에 접속된 제2데이터 라인쌍으로 테스트된 데이터를 출력하기 위한 반도체 메모리 장치의 병렬 테스트 회로에 있어서; 상기 제2데이터 라인쌍의 데이터를 센싱 및 증폭하는 제1센스앰프부와; 상기 제2데이터 라인쌍의 데이터를 센싱 및 증폭하는 제2센스앰프부와; 소정의 데이터를 출력하는 비교회로부와; 기준전압 또는 기준전류를 상기 테스트 인에이블 제어신호 및 비교제어신호를 논리조합하여 상기 비교회로부에 공급하는 비교제어회로부와; 상기 제1센스앰프부와 증폭된 상기 데이터를 멀티플렉싱하는 데이터 출력 멀티플렉서부를 구비함을 요지로 한다.

4. 발명의 중요한 용도;

반도체 메모리 장치에 적합하게 사용된다.

Description

고용량에 적합한 반도체 메모리 장치의 병렬 테스트 회로

제1도는 종래기술에 따른 병렬 테스트회로의 블록도.

제2a도는 종래기술에 따른 노멀 리이드 싸이클(Normal read cycle)과 테스트 모드(Test mode)에서 패스 싸이클(Pass cycle)시의 입출력라인의 상태를 나타낸 동작 타이밍도.

제2b도는 종래기술에 따른 병렬 테스트 리이드시 페일(Fail)상태의 리이드 싸이클을 나타낸 동작 타이밍도.

제3도는 종래기술에 따른 실시예로서 풀 다운 방식의 데이터라인 센스앰프의 구체적인 회로도.

제4도는 본 발명에 따른 병렬 테스트회로의 개략적인 블록도.

제5도는 상기 제4도에서의 글루우벌 데이터라인 멀티플렉서의 구체적인 회로도.

제6도는 상기 제4도의 노멀 테스트용 데이터라인 센스앰프 및 병력 테스트용 데이터라인 센스앰프의 구체적인 회로도.

제7도는 제4도에서의 비교기의 구체적인 회로도.

제8도는 제4도에서의 데이터출력 멀티플렉서의 구체적인 회로도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고용량화해가는 반도체 메모리 장치의 테스트에 적합한 병렬 테스트 회로에 관한 것이다.

메모리(Memory) 용량이 커지면서 테스트(Test) 시간이 매우 길어지게 되고 이는 비용증가요인으로 작용하게 되었다. 따라서, 지난 10여년동안 메모리의 병렬 테스트(Parallel Test)에 대한 관심은 매우 컸으며, 병렬 테스트 설계 기술도 계속 진보해왔다.

일반적으로 다이나믹 램(Dynamic RAM)의 용량이 4배씩 증가하면 테스트 시간은 2^N배(N=4, 16, 64, 256)로 증가하는데 이 증가율을 없애기 위해서는 용량이 증가하는 비율만큼 병렬 비트(bit) 테스트를 해야 하지만 데이터 라인(Data Line)수의 증가로 인한 칩 사이즈(Chip Size) 증가 등의 문제로 인하여 기존 64메가 비트(Mega Bit)까지는 병렬 테스트 비트 수가 2배씩 증가되어 왔다.

제1도는 종래기술에 따른 병렬 테스트회로의 블록도이다. 상기 제1도에서 나타난 종래 기술은 1993년 미합중국에서 발행된 VLSI CIRCUIT SYMPOSIUM에 일본 NEC(National Electric Company)에서 발표한 논문으로서, 다수개의 데이터라인 센스앰프(Data Line Sense Amplifier; DA)의 출력이 공통의 입출력라인(I/O Line)에 연결되어 병렬테스트, 예를 들어 제2모드 테스트시 상기 다수개의 데이터라인 센스앰프가 동시에 동작하고, 상기 다수개의 데이터라인 센스앰프에 연결된 데이터라인 안의 데이터가 모두 같거나 한 개라도 서로 다를 경우의 입출력라인 출력 파형이 다른 점을 이용한 병렬 테스트 회로가 개시되어 있다. 상기 제1도를 참조하여 좀 더 자세히 말하면, 비트라인(Bit Line: B/L) 및 비트라인 센스앰프(Bit Line Sense Amplifier; SA)(100)들은 통상적인 컬럼 디코딩(Column decoding) 수단의 출력(out put)에 의해 제어되는 컬럼 선택 게이트(Column Select Gate)를 통하여 데이터 라인(Data Line:DL)(200)에 연결된다. 그리고 각각의 상기 데이터라인 DL들에는 선택된 비트라인의 데이터를 입력으로 받아 데이터라인 센스앰프(200)이 데이터라인 센싱(Sensing)을 하고 그 출력이 해당 입출력라인에 전달된다. 그리고 상기 입출력 라인의 출력단에는 출력 버퍼(Output Buffer)(300)가 위치되어 있어서 병렬 테스트시에 테스트 인에이블신호TE가 논리 로우(Low)가 되어 입출력라인 I/O 및 상보 입출력라인 I/OB를 두 개의 입력으로 하는 반전논리합을 구성하는 노아 게이트(NOR Gate)(50)가 동작하고 그 출력신호 TF가 상기 출력 버퍼(300)에 전달된다. 따라서 상기 출력 버퍼(300)에서는 노멀 리이드(Normal real), 예를 들면 상기 테스트 인에이블신호TE가 논리 하이(High)인 제1모드 리이드시일 경우에 상기 입출력라인 I/O, I/OB의 상태를 출력시키고, 병렬 테스트시인 테스트 인에블신호TE가 논리 로우인 경우에는 상기 노아 게이트의 출력신호 TF를 출력시킨다.

제2a도는 종래기술에 따른 노멀 리이드 싸이클(Normal read cycle)과 테스트 모드(Test mode)에서 패스 싸이클(Pass cycle)시의 입출력라인의 상태를 나타낸 동작 타이밍도이다. 제2a도를 참조하면, 노멀 테스트 모드시에 데이터라인 센스 앰프 인에이블 신호 DAE가 논리 하이이고, 데이터라인 DL 및 상보데이터라인 DLB의 논리레벨이 각각 논리 로우 및 하이이면 상기 데이터라인 센스앰프 인에이블 신호 DAE가 논리 로우에서 하이로 천이할 때 센싱을 시작하여 상보입출력라인 I/OB는 외부전원전압 VCC의 레벨로 프리차아지(Precharge)상태를 유지하게 된다. 그러나, 상기 입출력라인 I/O는 초기 외부전원전압 VCC 레벨에서 낮은 레벨로 변하게 된다.

이와 같은 노멀 테스트 모드시에는 한 개의 입출력라인쌍(I/O, I/OB)에 연결된 데이터라인 센스앰프 중 한 개만 동작되므로, 입출력라인 I/O는 외부전원전압 VCC 레벨에서 떨어지는 기울기(Slope)가 다수개의 데이터라인 센스앰프가 한 개의 입출력 라인쌍에 동시에 출력되는 병렬 테스트 모드시보다 완만하다는 것을 알 수 있다.

제2b도는 종래기술에 따라 다른 병렬 테스트 리이드시 페일(Fail)상태의 리이드 싸이클을 나타낸 동작 타이밍도이다. 도면을 참조하면, 데이터가 페일일 경우 입출력라인 I/O에 연결된 다수개의 데이터라인 센스앰프 중 한 개이상이 서로 다른 데이터 상태(1 또는 0)을 가질 때 즉, 병렬 테스트되는 비트 중 한 개이상이 페일되었을 때를 나타내는 파형을 나타내고 있다. 만약 4개의 데이터라인 센스앰프가 한 개의 입출력라인쌍에 연결되고, 이 중 한 개의 데이터 페일(여기서는 데이터 1)된 경우를 가정하면, 3개의 데이터라인 센스앰프가 동시에 동작하여 데이터 0을 상기 입출력라인 I/O에 출력하고 페일된 데이터 1을 센싱하는 한 개의 데이터라인 센스앰프가 상보입출력라인 I/OB에 데이터 1을 출력하게 된다. 이때 입출력라인쌍의 파형은 상기 제2a도에 나타난 바와 같이 상보입출력라인 I/OB의 하강하는 기울기가 입출력라인 1/O의 하강하는 기울기보다 상대적으로 완만하게 된다. 또한, 모두 기울기가 하강하는 상태를 가지는 입출력라인 및 상보입출력라인을 입력으로 하는 노아 게이트의 출력신호 TF는 논리 로우에서 하이로 천이하며, 이를 출력 버퍼에서 출력하게 된다. 즉, 상기 노아 게이트의 출력신호 TF의 두 입력인 입출력라인쌍이 둘 중 한 개만이 논리 로우상태로 있으면 상기 출력신호 TF는 논리 로우로 패스(Pass)를 나타내고, 상기 입출력라인쌍이 모두 논리 로우 상태이면 페일 상태를 나타낼 수 있게 된다.

이처럼 종래에는, 다수개의 데이터라인 센스앰프의 출력이 공통으로 입출력라인쌍에 연결되어 있으므로 데이터라인 센스앰프의 형태는 풀 다운(pull down)방식만을 사용해야 하고, 입출력라인 I/O에는 별도의 프리차아지 수단을 구비하여야만 DC(Direct Current) 전류가 차단되는 단점이 있다.

제3도는 종래기술에 따른 실시예로서 풀 다운 방식의 데이터라인 센스앰프의 구체적인 회로도이다. 이 회로는 공지의 구성으로 되어 있으므로 자세한 설명은 하지 않기로 한다. 제3도를 참조하면, 게이트(Gate)단자가 상호 접속된 피모오스 트랜지스터(P-Type Transistor)(3, 5)와, 상기 피모오스 트랜지스터(3, 5)와 각각 직렬접속되고 데이터라인 DL 및 상보데이터라인 DLB에 의해 각각 게이팅되는 엔모오스 트랜지스터(N-Type Transistor)(7, 9)와, 상기 엔모오스 트랜지스터(7, 9)의 소오스(Source)에 드레인(Drain)이 공통접속되고 접지전압 VSS단자에 소오스가 접속되어 있으며 데이터라인 센스앰프 인에이블신호 DAE에 의해 게이팅되는 엔모오스 트랜지스터(11)로 구성된 차동증폭기가 형성되어 있다. 그리고, 상기 차동증폭기와 동일한 형태로 피모오스 트랜지스터(13, 15), 엔모오스 트랜지스터(17, 19, 21)가 또 하나의 차동증폭기를 이루고 있다. 또한 노드 N1와 접속되어 상기 노드 N1의 출력신호를 소정의 시간지연을 시키는 인버터체인(23)과 노드 N2와 접속되어 상기 노드 N2의 출력신호를 소정의 시간지연을 시키는 인버터체인(25)로 이루어진 차동증폭형 전압 센스앰프(30)과, 상기 인버터체인(23, 25) 각각에 의해 게이팅되어 풀 다운 역할을 수행하며 상기 입출력라인 I/O 및 상보입출력라인 I/OB 각각에 일정한 논리 로우를 출력하는 엔모오스 트랜지스터(27, 29)로 구성된 입출력라인 드라이버(60)이 형성되어 있다. 이 중에 차동증폭형태의 전압 센스앰프(30)은 통상적인 차동증폭기이며, 상기 입출력라인 드라이버(Driver)(60)는 풀 다운 방식이 되도록 데이터라인의 출력이 입출력라인쌍 중 어느 하나를 논리 로우에서 논리 하이로 움직이게 한다. 또한 동작구간은 데이터라인 센스앰프 인에이블신호 DAE가 논리 하이 상태에서 동작한다.

여기서 종래기술은 첫째, 병렬 테스트의 대상이 되는 메모리 64비트, 128비트, 256비트 등으로 증가될 경우 데이터라인 센스앰프가 같은 수로 증가하게 되어 레이아웃(Layout) 면적이 증가하고 이에 따른 전력소모가 노멀 테스트 모드 동작에 비해 크게 커지게 된다. 둘째, 메인(main) 데이터라인인 입출력라인의 길이가 매우 길어서 기생 캐패시턴스(parasitic capacitance)가 큼에도 외부전원전압 VCC과 접지전압 VSS사이의 풀 스윙(Pull swing)을 하게 된다. 셋째, 데이터라인 센스앰프가 풀 다운 방식만을 사용하고 입출력라인쌍에는 외부전원전압 VCC등의 높은 프리차아지가 반드시 필요하여 고주파수 동작에 큰 장애요인을 갖는 문제점이 있다.

따라서, 본 발명의 목적은 종래기술에 비하여 데이터라인 센스앰프의 갯수를 크게 줄여 레이아웃의 면적을 감소시키는 반도체 메모리 장치의 병렬 테스트 회로를 제공함에 있다.

본 발명의 다른 목적은, 종래기술에 비하여 데이터라인 센스앰프의 갯수를 크게 줄여 상기 데이터라인 센스앰프로 인한 전력소모를 크게 감소시키는 반도체 메모리 장치의 병렬 테스트 회로를 제공함에 있다.

본 발명의 다른 목적은, 종래기술에 비하여 데이터라인 센스앰프가 접속되는 입출력라인쌍까지 작은 스윙 동작을 시켜 전력소모를 크게 감소시키는 반도체 메모리장치의 병렬 테스트 회로를 제공함에 있다.

본 발명의 다른 목적은, 입출력라인의 프리차아지 동작이 불필요하여 100메가헤르쯔(Mega Herz)이상의 고주파수 동작이 가능하게 하는 반도체 메모리 장치의 병렬테스트 회로를 제공함에 있다.

본 발명의 다른 목적은, 병렬 테스트 모드시 두쌍 이상의 데이터라인을 동시에 데이터라인 센스앰프에 연결하고 입출력라인 및 상보입출력라인 각각에 데이터라인 센스앰프를 연결하여 레이아웃의 면적을 감소와 이에 따른 전력소모 감소 및 고주파수 동작을 가능하게 하는 반도체 메모리 장치의 병렬 테스트 회로를 제공함에 있다.

상기한 목적들을 달성하기 위해서 본 발명에서는, 데이터를 저장하여 리이드 또는 라이트 동작을 수행하기 위한 복수개의 메모리 어레이 블록과, 상기 메모리 어레이 블록마다 각각 접속된 다수개의 제1데이터 라인쌍과, 상기 데이터를 센싱 및 증폭하기 위한 데이터 센스앰프에 접속되어 상기 데이터를 전송하는 제2데이터 라인쌍으로 다수개의 상기 데이터를 동시에 테스트하여 출력버퍼로 출력하기 위한 반도체 메모리 장치의 병렬 테스트 회로에 있어서; 상기 제2데이터 라인쌍의 데이터 라인 및 상보데이터 라인을 각각의 입력으로 하여 각각 접속되며 테스트시 테스트 인에이블 제어신호에 의해 각각 제어되어 상기 제2데이터 라인쌍의 데이터를 센싱 및 증폭하기 위한 제1센스앰프부와; 상기 제2데이터 라인쌍의 데이터 라인 및 상보데이터 라인을 각각의 입력으로 하여 각각 접속되며 테스트시 테스트 인에이블 제어신호에 의해 각각 제어되어 상기 제2데이터 라인쌍의 데이터를 센싱 및 증폭하기 위한 제2센스앰프부와 ; 상기 제1센스앰프부와 제2센스앰프부의 출력단과 입력단이 각각 하나씩 접속되어 상기 제1센스앰프부 및 제2센스앰프부의 출력을 기준전압 또는 기준전류와 비교하여 소정의 데이터를 출력하기 위한 다수개의 비교회로부와; 상기 비교기회로부의 입력단과 출력단이 접속되어 기준전압 또는 기준전류를 상기 테스트 인에이블 제어신호 및 비교제어신호를 논리조합하여 상기 비교회로부에 공급하기 위한 비교제어회로부와; 상기 제1센스앰프부 및 비교기의 출력단과 입력단이 접속되며 상기 테스트 인에이블 제어신호에 의해 제어되어 상기 제1센스앰프부의 증폭된 상기 데이터를 멀티플렉싱하기 위한 다수개의 데이터 출력 멀티플렉서부를 구비함을 특징으로 하는 반도체 메모리 장치의 병렬 테스트 회로를 제공한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면들(제4도, 제5도, 제6도, 제7도)을 참조하여 상세히 설명하고자 한다. 도면들 중 동일한 구성요소 및 부분들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제4도는 본 발명에 따른 병렬 테스트 회로의 개략적인 블록도이다. 제4도를 참조하면, 상기 병렬 테스트 회로는 로우디코더(0)를 공유하는 어레이 블록(Array Block) BLK1∼BLK7와 로우디코드(1)를 공유하는 어레이 블록 BLK8∼BLK15와 상기 각각의 어레이 블록으로부터 데이터들이 출력되는 각각 4개쌍의 글로우벌 데이터라인(Global Data Line; 이하 GDL이라 함)와 상기 글로우벌 데이터라인 각각이 입력되며 블록선택어드레스와 테스트 인에이블 제어신호 ψTE에 의해 제어되어 데이터를 멀티플렉싱하는 글로우벌 데이터라인 멀티플렉서(Global Data Line Multiplexer; 이하 GD MUX라 함)(100, 200)와 상기 GDL MUX(100, 200) 각각으로부터 하나의 블록당 4개의 데이터쌍이 각각 접속되어 입력되는 입출력라인쌍(0),(1),(2),(3)와 상기 입출력라인쌍 (0),(1),(2),(3)에 각각 접속되어 상기 입출력라인쌍들에서 출력되는 데이터를 전송하는 한쌍씩의 입출력라인들 1/100 및 1/100B, 1/01 및 1/01B, 1/02 및 1/02B, 1/03 및 1/03B와 상기 입출력라인쌍들 각각에 접속되며 상기 테스트 인에이블 제어신호 ψTE에 의해 제어되어 데이터를 센싱 증폭하는 각각 한쌍으로 구성된 노멀 테스트용 데이터라인 센스앰프 DAN(3, 7, 11, 15)와 병렬 테스트용 데이터라인 센스앰프 DAT(5, 9, 13, 17)와 상기 한쌍으로 구성된 노멀 테스트용 데이터라인 센스앰프 DAN(3)와 병렬 테스트용 데이터라인 센스앰프 DAT(5)와 같은 구조의 데이터라인 센스앰프쌍들이 각각 두 개의 입력으로 접속되어 데이터를 비교하는 각각의 비교기(21, 23, 25, 27)와 상기 노멀 테스트용 데이터라인 센스앰프 DAN(3, 7, 11, 15)의 각각에 접속되고 상기 비교기(21, 23, 25, 27)의 각각에 접속되며 상기 테스트 인에이블 제어신호 ψTE에 의해 각각 제어되어 노멀 테스트시 데이터출력을 위한 멀티플렉싱을 하는 각각의 데이터출력 멀티플렉서(31, 33, 35, 37)와 상기 데이터출력 멀티플렉서(31, 33, 35, 37)와 입출력핀(1/0 Pin)에 양측이 각각 접속되어 출력된 데이터를 상기 입출력핀(I/O Pin)으로 확실한 논리레벨로 전송하기 위한 출력 버퍼(41, 43, 45, 47)와 상기 비교기(21, 23, 25, 27)의 각각에 접속되어 데이터 출력 시점에서 논리 로우로 일정시간 발생하는 펄스 COMPEPB와 상기 테스트 인에이블 제어신호 ψTE를 두 개의 입력으로 하여 비교기 제어신호 ΦCOMPB를 출력하기 위하여 논리합을 구현하는 노아 게이트(51)와 인버터(53)으로 이루어져 있다.

상기 제4도에 도시되어 있는 병렬 테스트 회로의 동작을 살펴보면, 각 블록에서 출력되는 데이터를 글로우벌 데이터라인 GDL을 통하여 글로우벌 데이터라인 멀티플렉서 GDL MUX(100, 200)로 전송한다. 그리고 상기 전송된 데이터는 각기 상기 입출력라인쌍을 통하여 해당 데이터라인 센스앰프로 전송된다. 이때 노멀 테스트 모드에서는 상기 신호ψTE가 논리 하이가 되고 선택된 블록의 글로우벌 데이터라인만 입출력라인 1/0로 연결시키고, 병렬 테스트 모드에서는 상기 신호 ψTE가 논리 로우가 되어 블록선택어드레스가 무시되고 16개의 블록내 모든 상기 GDL이 해당하는 입출력라인쌍에 16개의 상기 GDL을 쌍으로 동시에 연결하여 데이터를 전달해 준다. 그리고 상기 노멀 테스트용 데이터라인 센스앰프 DAN(3, 7, 11, 15)는 노멀 테스트 동작시와 병렬 테스트 동작시에 동시에 동작하고, 상기 병렬 테스트용 데이터라인 센스앰프 DAT(5, 9, 13, 17)은 병렬테스트시만 동작함을 특징으로 한다. 상기 노멀 테스트용 데이터라인 센스앰프 및 병렬테스트용 데이터라인 센스앰프와 비교기(21, 23, 25, 27) 및 데이터출력 멀티플렉서(31, 33, 35, 37)의 구체적인 동작은 후술할 제5도, 제6도, 제7도, 제8도에서 설명하기로 한다.

제5도는 상기 제4도에서 글로우벌 데이터라인 멀티플렉서의 구체적인 회로도이다. 제5도를 참조하면, 상기 글로우벌 데이터라인 멀티플렉서는, 블록선택어드레스와 테스트 인에이블 제어신호 ψTE를 두 개의 입력으로 하여 반전논리곱을 하여 출력하는 낸드 게이트(71)와 , 상기 낸드 게이트(71)의 출력신호를 정논리로 하고 인버터(73)를 통한 출력신호를 반전논리로하여 이 두 개의 출력신호를 제어신호로 하여 제어되며 글로우벌 데이터라인쌍 GDL, GDLB를 입력라인으로 하고 입출력라인쌍 I/O, I/OB를 출력라인으로 하는 전송게이트(75)로 구성된다.

상기 글로우벌 데이터라인 멀티플렉서의 구체적인 동작을 살펴보면, 상기 제4도에서도 이미 설명하였듯이, 노멀 테스트 모드시에는 상기 테스트 인에이블 제어신호 ψTE가 논리 하이로 되어 블록선택신호에 의해 선택된 블록의 상기 라인 GDL만 상기 입출력라인 I/O로 연결시키고, 병렬 테스트 모드시에는 상기 테스트 인에이블 제어신호 ψTE가 논리 로우로 된다. 따라서 블록선택신호에 관계없이 16개의 블록내 모든 상기 라인 GDL이 해당 입출력라인쌍에 16개의 상기 GDL쌍씩 동시에 연결해주는 동작을 수행하게 된다.

제6도는 제4도의 노멀 테스트용 데이터라인 센스앰프 및 병렬 테스트용 데이터라인 센스앰프의 구체적인 회로도이다. 여기서의 노멀 테스트용 데이터라인 센스앰프 및 병렬 테스트용 데이터라인 센스앰프는 통상적인 전류센스앰프이다. 구성은 피모오스 트랜지스터 MP1∼MP13으로 구성되어 있는데 통상적인 전류센스앰프이므로 구체적인 구상설명은 생략하기로 한다.

제6도를 참조하면, 노멀 테스트용 데이터라인 센스앰프(3)의 피모오스 트랜지스터 MP1, M2 및 병렬 테스트용 데이터라인 센스앰프(5)의 피모오스 트랜지스터 MP7, MP8은 전류를 공급하는 로도(Load)이고, 특히 피모오스 트랜지스터 MP2, MP8은 기준용 로드이고 또한 병렬 테스트시에만 테스트 인에이블 제어신호 ψTE가 논리 로우가 되어 동작을 하게 된다. 상기 피모오스 트랜지스터 MP2의 드레인과 상보입출력라인 I/OB에 연결된 피모오스 트랜지스터 MP13은 노멀 테스트시 상기 노멀 테스트용 데이터라인 센스앰프(3)만을 동작시키고 상기 병렬 테스트용 데이터라인 센스앰프(5)를 디세이블시키기 위해 상기 상보입출력라인 I/OB를 상기 노멀 테스트용 데이터라인 센스앰프(3)의 입력라인으로 연결하기 위한 트랜지스터이다. 통상적인 전류센스앰프처럼 노멀 테스트시 상기 입출력라인 I/O이 논리 하이이고 상기 상보입출력라인 I/OB가 논리 로우이면, 상기 피모오스 트랜지스터 MP1은 MP2보다 또한 상기 피모오스 트랜지스터 MP7은 MP8보다 사이즈가 크게 되므로 전류 i₁이 전류 i₂보다 크게 되어 상기 피모오스 트랜지스터 MP3의 드레인에서의 출력 FDOO의 전압이 피모오스 트랜지스터 MP4의 드레인에서의 출력 FDOOR의 전압보다 크다.

따라서, 상기 피모오스 트랜지스터 MP7의 드레인에서 출력되는 전류의 상당량은 상보입출력라인 I/OB를 통과한다. 그리고 상기 글로우벌 데이터라인 멀티플렉서 GDL MUX와 상기 글로우벌 데이터라인 GDL을 통과하며, 이어서 비트라인을 거쳐서 접지전압 VSS 단자로 빠져 나간다. 따라서 전류 i₄가 전류 i₃보다 크게 되어 상기 피모오스 트랜지스터 MP9의 드레인에서의 출력 FDOOB의 전압보다 피모오스 트랜지스터 MP10의 드레인에서의 출력 FDOORB의 전압이 크게 되며 이들은 차동증폭기(50, 60)를 통과하여 전압센싱을 한다. 그 결과, 상기 차동증폭기(50)의 출력인 SDOO는 논리 하이이고 차동증폭기(60)의 출력인 SDOOB는 논리 로우가 된다.

한편, 병렬 테스트시 상기 입출력라인쌍에 연결된 16개의 글로우벌 데이터라인 GDL중 한 개의 페일이 생겨 데이터가 서로 다른 경우를 보면(즉, 15개의 글로우벌 데이터라인은 논리 하이이고 나머지 한 개의 글로우벌 데이터라인은 논리 로우인 경우), 동시에 같은 입출력라인 I/OO에 16개의 글로우벌 데이터라인이 연결되므로 피모오스 트랜지스터 MP1으로 구성된 로드에서의 전류는 논리 로우상태인 1개의 글로우벌 데이터라인을 통해 비트라인의 접지전압 VSS 단자로 상당량 흘러가므로 전류 i₁보다 전류 i₂가 크게 된다. 그리고 상기 상보입출력라인 I/OOB 15개의 논리 로우인 상보글로우벌 데이터라인 GDLB에 연결되므로 상기 피모오스 트랜지스터 MP7의 드레인에서 출력된 전류중 더욱 많은 전류가 상기 비트라인의 접지전압 VSS 단자로 빠져나가게 되므로 상기 전류 i₄가 전류 i₃보다 훨씬 크게 되어 전압 센싱된 상기 신호 SDOO 및 SDOOB는 모두 논리 로우가 된다. 즉, 16개의 글로우벌 데이터라인의 데이터중 한개만이라도 다르게 되면 데이터라인 센스앰프의 출력은 모두 논리 로우이고, 16개의 글로우벌 데이터라인의 데이터가 모두 논리 하이이면 상기 차동증폭기(50)의 출력신호인 SD00B는 논리 로우가 된다.

제7도는 상기 제4도에서의 비교기의 구체적인 회로도이다. 구성은 상기 신호 SDOO, SDOOB, ΦCOMPB를 세개의 입력으로 하여 논리합을 구현하는 노아 게이트(81) 및 인버터(83)으로 구성되어 있다. 동작은 상기 신호 SDOO, SDOOB, ΦCOMPB를 세개의 입력으로 하여 데이터출력 멀티플렉서로 비교신호 TDBO를 출력하는 동작을 한다.

제8도는 상기 제4도에서의 데이터출력 멀티플렉서의 구체적인 회로도이다. 구성을 살펴보면, 일측이 상기 노멀 테스트용 데이터라인 센스앰프 및 비교기에 접속되고 타측이 출력 버퍼에 접속되어 상기 테스트 인에이블 제어신호 ψTE에 의해 제어되는 데이터를 선택적으로 출력 버퍼(41)에 출력하는 인버터(95) 및 전송게이트(91, 93)로 구성되어 있다. 동작은 상기 테스트 인에이블 제어신호 ψTE에 의해 제어되어 상기 신호 SDOO와 상기 비교신호 TDBO를 입력신호로 하여 두 신호 중 하나의 출력신호를 출력 버퍼(41)에 출력하는 동작을 한다. 좀 더 자세히 말하면, 상기 신호 ψTE의 논리상태에 따라 병렬 테스트시에는 상기 비교기의 출력신호의 비교신호 TDBO를 출력버퍼(41)로 출력하고, 노멀 테스트시에는 노멀 테스트용 데이터라인 센스앰프의 출력인 SDOO를 상기 출력 버퍼(41)로 출력한다. 여기서, 비교기의 입력신호인 상기 신호 ΦCOMPB는 상기 제4도에서 알 수 있듯이 데이터출력 시점에서 논리 로우로 일정시간 발생하는 펄스 COMPEPB와 상기 신호 ψTE의 논리합 로직(Logic)으로 만들어진다.

상기한 바와 같이 본 발명에서는, 두개의 데이터라인 센스앰프로 16비트, 32비트 등의 다수 비트를 동시에 테스트하는 것이 가능해지며, 전력소모에 있어서도 종래에 비해 1/8, 1/16로 크게 감소시킬 수 있다. 또한 레이아웃의 면적을 크게 축소시킬 수 있으며, 연속적인 동작 싸이클시에 데이터라인과 입출력라인의 프리차아지가 불필요해지는 이점이 있다.

또한, 상기 실시예에서는 데이터라인 센스앰프를 차동증폭형태로 각각 실시하였지만 이들은 동일한 효과를 얻는 범위내에서 다른 형태로 실시되어질 수도 있다. 뿐만 아니라, 글로우벌 데이터라인 멀티플렉서, 비교기, 데이터출력 멀티플렉서들은 도면을 중심으로 예를 들어 한정되었지만, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 변화 및 변형이 가능함은 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims

데이터를 저장하여 리이드 또는 라이트 동작을 수행하기 위한 복수개의 메모리 어레이 블록과, 상기 메모리 어레이 블록마다 각각 접속된 다수개의 제1데이터라인쌍과, 상기 데이터를 센싱 및 증폭하기 위한 데이터 센스앰프에 접속되어 상기 데이터를 전송하는 제2데이터 라인쌍으로 다수개의 상기 데이터를 동시에 테스트하여 출력버퍼로 출력하기 위한 반도체 메모리장치의 병렬 테스트 회로에 있어서; 상기 제2데이터 라인쌍의 데이터 라인 및 상보데이터 라인을 각각의 입력으로 하여 각각 접속되며 테스트시 테스트 인에이블 제어신호에 의해 각각 제어되어 상기 제2데이터 라인쌍의 데이터를 센싱 및 증폭하기 위한 제1센스앰프부와; 상기 제2데이터 라인쌍의 데이터 라인 및 상보데이터 라인을 각각의 입력으로 하여 각각 접속되며 테스트시 테스트 인에이블 제어신호에 의해 각각 제어되어 상기 제2데이터 라인쌍의 데이터를 센싱 및 증폭하기 위한 제2센스앰프부와; 상기 제1센스앰프부와 제2센스앰프부의 출력단과 입력단이 각각 하나씩 접속되어 상기 제1센스앰프부 및 제2센스앰프부의 출력을 기준전압 또는 기준전류와 비교하여 소정의 데이터를 출력하기 위한 다수개의 비교회로부와; 상기 비교기회로부의 입력단과 출력단이 접속되어 기준전압 또는 기준전류를 상기 테스트 인에이블 제어신호 및 비교제어신호를 논리조합하여 상기 비교회로부에 공급하기 위한 비교제어회로부와; 상기 제1센스앰프부 및 비교기의 출력단과 입력단이 접속되며 상기 테스트 인에이블 제어신호에 의해 제어되어 상기 제1센스앰프부의 증폭된 상기 데이터를 멀티플렉싱하기 위한 다수개의 데이터 출력 멀티플렉서부를 구비함을 특징으로 하는 반도체 메모리 장치의 병렬 테스트 회로.
제1항에 있어서, 상기 제1센스 앰프부가 노멀 테스트시 상기 제2데이터 라인쌍 중 데이터 라인의 상기 데이터를 센싱 및 증폭하여 상기 비교회로부 및 데이터 출력 멀티플렉서부로 출력함을 특징으로 하는 반도체 메모리 장치의 병렬 테스트 회로.
제1항에 있어서, 상기 제2센스 앰프부가 병렬 테스트시 상기 데이터를 센싱 및 증폭하여 상기 비교회로부로 출력함을 특징으로 하는 반도체 메모리 장치의 병렬 테스트 회로.
제1항에 있어서, 상기 비교회로부는 노아게이트 및 인버터로 구성됨을 특징으로 하는 반도체 메모리장치의 병렬 테스트 회로.
제1항에 있어서, 상기 비교제어회로부는 소정의 일정 펄스신호 및 상기 테스트 인에이블 제어신호에 응답하여 소정의 입력펄스를 상기 비교회로부로 출력하며, 노아게이트 및 인버터로 구성됨을 특징으로 하는 반도체 메모리장치의 병렬 테스트 회로.
제1항에 있어서, 상기 제2센스앰프부는 전압센스앰프부임을 특징으로 하는 반도체 메모리 장치의 병렬 테스트 회로.
제5항에 있어서, 상기 소정의 일정 펄스신호가 상기 비교회로부를 제어하기 위해 데이터 출력시점에서 일정폭을 갖는 펄스임을 특징으로 하는 반도체 메모리장치의 병렬 테스트 회로.