KR100464940B1 - 데이터버스라인을 공유한 병렬 테스트 모드의 반도체메모리장치 - Google Patents

데이터버스라인을 공유한 병렬 테스트 모드의 반도체메모리장치 Download PDF

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KR100464940B1 KR10-1999-0013751A KR19990013751A KR100464940B1 KR 100464940 B1 KR100464940 B1 KR 100464940B1 KR 19990013751 A KR19990013751 A KR 19990013751A KR 100464940 B1 KR100464940 B1 KR 100464940B1
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

본 발명은 글로벌데이타버스라인의 개수가 증가하는 것을 개선하기 위한 병렬 테스트 모드의 반도체메모리장치를 제공하고자 하는 것으로, 이를 위한 본 발명은 병렬 테스트 모드를 구현하는 반도체메모리장치에 있어서, 다수의 셀어레이블록; 병렬 테스트 모드 인에이블신호에 제어받아 병렬 테스트 모드시, 적어도 두개의 셀어레이블록의 각 데이터신호가 서로 동일한지의 여부를 비교하여 그 결과의 신호를 글로벌데이터버스라인으로 출력하는 다수의 예비압축수단; 적어도 두개의 글로벌데이터버스라인의 신호가 서로 동일한지의 여부를 비교하여 그 결과의 신호를 출력하는 데이터압축수단; 및 상기 데이터압축수단으로부터의 출력신호를 데이터출력핀으로 출력하기 위한 수단을 포함하여 이루어진다.

Description

데이터버스라인을 공유한 병렬 테스트 모드의 반도체메모리장치{SEMICONDUCTOR MEMORY DEVICE OF PARALLEL TEST MODE}
본 발명은 반도체메모리장치에 관한 것으로, 특히 병렬 테스트 모드 (parallel test mode)의 반도체메모리장치에 관한 것이다.
통상적으로, 병렬 테스트 모드의 반도체메모리장치는, 메모리 셀 어레이가 다수의 셀어레이블록(block)으로 구분되어 동작될 때 테스트를 위해 적어도 두개의 블록에서 동시에 데이터를 독출하여 에러 유무를 확인할 수 있도록 데이타압축회로를 갖는다.
첨부된 도면 도1 및 도2를 통해, 종래기술에 따른 병렬 테스트 모드의 반도체메모리장치에 대해서 살펴보기로 한다.
이해를 돕기 위해 병렬 테스트 모드의 반도체메모리장치를 설명하기에 앞서 일반적인 DRAM의 데이터 독출 경로(path)를 살펴본다.
도1은 DRAM의 일반적인 데이터 독출 경로를 나타내는 개념적인 블록도이다. 도1을 참조하면, 메모리 셀 어레이(100)는 제1블록(100a), 제2블록(100b), 제3블록(100c) 및 제4블록(100d)으로 이루어져 있고, 어드레스에 의해 선택된 블록의 데이터를 감지증폭하기 위하여 각 블록에는 한쌍의 데이터라인(di, diz, i=0,1,2,3)을 통해 입출력센스앰프(I/O S.A.)(200a,200b,200c,200d)가 각각 대응 연결되어 있다. 입출력센스앰프로부터 출력된 데이터는 한쌍의 글로벌데이터버스라인(grio, grioz)에 실린 다음, 데이터래치회로부(300)에 래치되었다가 데이타출력드라이버(400)로 전달된 다음, 출력버퍼(500)에 의해 데이터출력핀(data output pin)으로 출력된다.
이러한 데이터 독출 경로에 따른 데이터 신호의 변화를 독출 경로 구간별로 정리한 것이 아래 표1 및 표2이다.
독출 동작시
Data 신호 상태 Cell Data d0 d0z grio grioz Pu Pd A B Data Output Pin
"0" L H H L L H H H L("0")
"1" H L L H H L L L H("1")
독출 동작이 아닐때
구 간 d0 d0z grio grioz Pu Pd A B Data Output Pin
Data 신호 상태 H H H H L L H L Hi-Z
상기 표1에 나타난 바와 같이 독출 동작시에, 어드레스에 의해 제1블록(100a)이 선택되고 이 블록 내에서 데이터 '0'이 저장되어 있는 임의의 셀이 선택되므로써 데이터라인 d0에 '로우', d0z에 '하이'의 신호가 실리면, 글로벌데이터버스라인 grio는 '하이', grioz는 '로우'가 각각 실리고, 데이터래치회로부(300)의 출력 Pu는 '로우', Pd는 '하이'가 되어 데이터출력드라이버(400)의 출력 A 및 B는 모두 '하이'가 된다. 그리고, 출력버퍼(400)에 의해 데이터출력핀으로 논리 '로우'인 '0'의 데이터가 출력된다. 반면에 데이터라인 d0에 '하이', d0z에 '로우'의 신호가 실리면 앞서 설명한 반대의 신호 흐름을 통해 데이터출력핀에 논리 '하이'의 데이터 '1'이 출력된다.
한편, 상기 표2에 나타난 바와 같이 독출 이외의 동작시에는 데이터라인 d0, d0z와 글로벌데이터버스라인 grio, grioz가 각각 프리차지되어 논리 '하이' 레벨을 갖게 된다.
이제 종래기술에 따른 병렬 테스트 모드의 반도체메모리장치 구성과 병렬 테스트 모드시의 병렬 독출 동작을 살펴본다.
도2는 종래기술에 따른 병렬 테스트 모드의 반도체메모리장치를 나타내는 개념적인 구성도이다. 도1과의 동일 도면부호는 동일한 구성요소를 나타내는 것으로 중복되는 설명을 피하기 위하여 새로운 구성 및 그의 동작을 중점적으로 살펴본다.
도2를 참조하면, 테스트 모드시 4개의 셀어레이블록들로부터 동시에 데이터를 독출할 수 있도록 4쌍의 글로벌데이터버스라인(grioi, grioiz, i=0,1,2,3)이 존재하고, 4쌍의 글로벌데이터버스라인으로부터 신호를 전달받아 4개의 신호쌍들을 비교한 후 하나의 데이터 신호쌍으로 만들기 위하여 데이터압축회로부(600)가 4쌍의 글로벌데이터버스라인에 연결되어 있다. 제1블록(100a)으로부터의 데이터 신호는 그에 대응되는 입출력센스앰프(200a)를 통해 글로벌데이터버스라인쌍 grio0, grio0z에 실리고, 제2블록(100b)으로부터의 데이터 신호는 그에 대응되는 입출력센스앰프(200b)를 통해 글로벌데이터버스라인쌍 grio1, grio1z에 실린다. 마찬가지로 제3블록(100c)으로부터의 데이터 신호는 그에 대응되는 입출력센스앰프(200c)를 통해 글로벌데이터버스라인쌍 grio2, grio2z에 실리고, 제4블록(100d)으로부터의 데이터 신호는 그에 대응되는 입출력센스앰프(200d)를 통해 글로벌데이터버스라인쌍 grio3, grio3z에 실린다. 이렇게 4쌍의 글로벌데이터버스라인에 실린 신호들은 데이터압축회로부(600)에서 비교된 후 하나의 데이터 신호쌍으로서 출력(Cu, Cd)된 후, 데이터래치회로부(300)와, 데이타출력드라이버(400) 및 출력버퍼(500)를 통해 데이터출력핀(data output pin)으로 출력된다.
아래 표3, 표4 및 표5는 데이터 신호의 변화를 도2의 독출 경로 구간별로 정리한 것이다.
임의의 어드레스에서 제1 내지 제4 블록의 셀 데이터가 모두 '0'일 때
구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data상태
d0 0 grio0 1 Cu 1 Pu 0 A 1 Data Output Pin 0 ("L")
d1 0 grio1 1
d2 0 grio2 1
d3 0 grio3 1
d0z 1 grio0z 0 Cd 0 Pd 1 B 1
d1z 1 grio1z 0
d2z 1 grio2z 0
d3z 1 grio3z 0
임의의 어드레스에서 제1 내지 제4 블록의 셀 데이터가 모두 '1'일 때
구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data상태
d0 1 grio0 0 Cu 0 Pu 1 A 0 Data Output Pin 1 ("H")
d1 1 grio1 0
d2 1 grio2 0
d3 1 grio3 0
d0z 0 grio0z 1 Cd 1 Pd 0 B 0
d1z 0 grio1z 1
d2z 0 grio2z 1
d3z 0 grio3z 1
임의의 어드레스에서 제1, 제2 및 제4 블록의 셀 데이터가 '0'이고 제3블록의 셀 데이터가 '1'일 때
구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태
d0 1 grio0 0 Cu 0 Pu 0 A 1 Data Output Pin Hi-Z(Fail)`
d1 1 grio1 0
d2 0 grio2 1
d3 1 grio3 0
d0z 0 grio0z 1 Cd 0 Pd 0 B 0
d1z 0 grio1z 1
d2z 1 grio2z 0
d3z 0 grio3z 1
상기 표3, 표4 및 표5에 나타낸 바와 같이, 4쌍의 글로벌데이터버스라인에 실린 셀 데이터가 모두 같다면, 데이터압축회로부(600)의 출력 Cu와 Cd의 신호는 각각 글로벌데이터버스라인의 신호와 갖게 되지만, 만약 4쌍의 글로벌데이터버스라인의 신호중 어느하나라도 다를 경우(즉, 4개의 셀 데이터중 어느하나라도 다를 경우)에는 데이터압축회로부(600)의 출력 Cu와 Cd는 모두 '0'이 된다. 데이터압축회로부(600)의 출력 Cu는 글로벌데이터버스라인 grioi(i=0,1,2,3) 중에서 어느하나라도 '0'이면 '0'이 되고, 출력 Cd는 글로벌데이터버스라인 grioiz(i=0,1,2,3) 중에서 어느하나라도 '0'이면 '0'이 된다. 데이터압축회로부(600)의 출력 Cu와 Cd는 모두 '0'이 되면, 데이터래치회로부(300)의 출력 Pu와 Pd를 모두 '0'으로 만들고, 다시 데이터출력력드라이버(400)의 출력 A와 B 를 각각 '1'과 '0'으로 만들어 데이터출력핀에는 고임피던스(Hi-Z) 상태가 나타나게 되므로써 페일(Fail)을 검출할 수 있게 된다.
이상에서 설명한 바와 같이 종래기술에 따른 병렬 테스트 모드의 반도체메모리장치는 다수의(도2에서는 4개) 셀어레이블록으로부터 동시에 데이터를 억세스하기 위하여 글로벌데이터라인을 셀어레이블록의 개수에 대응되도록 증가시켜야만 하는 바, 이는 결국 반도체메모리소자의 칩 사이즈를 증가시키는 결과를 초래한다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 글로벌데이타버스라인의 개수가 증가하는 것을 개선하기 위한 병렬 테스트 모드의 반도체메모리장치를 제공하는데 그 목적이 있다.
도1은 DRAM의 일반적인 데이터 독출 경로를 나타내는 개념적인 블록 구성도,
도2는 종래기술에 따른 병렬 테스트 모드의 반도체메모리장치를 나타내는 개념적인 구성도,
도3은 본 발명의 일실시예에 따른 병렬 테스트 모드의 반도체메모리장치를 나타내는 구성도.
도4는 본 발명의 일실시예에 따른 예비압축회로도,
도5는 본 발명의 다른 실시예에 따른 병렬 테스트 모드의 반도체메모리장치를 나타내는 구성도,
도6은 본 발명의 또 다른 실시예에 따른 병렬 테스트 모드의 반도체메모리장치를 나타내는 구성도,
도7은 본 발명의 또 다른 실시예에 따른 병렬 테스트 모드의 반도체메모리장치를 나타내는 구성도.
* 도면의 주요부분에 대한 부호의 설명
100a, 100b, 100c, 100d : 셀어레이블록
200a, 200b, 200c, 200d : 입출력센스앰프
300 : 데이터래치회로부
400 : 데이터출력드라이버
500 : 출력버퍼
600 : 데이터압축회로부
700a, 700b : 예비압축회로부
800 : 패스게이트
상기 목적을 달성하기 위한 본 발명은, 병렬 테스트 모드를 구현하는 반도체메모리장치에 있어서, 다수의 셀어레이블록; 병렬 테스트 모드 인에이블신호에 제어받아 병렬 테스트 모드시, 적어도 두개의 셀어레이블록의 각 데이터신호가 서로 동일한지의 여부를 비교하여 그 결과의 신호를 글로벌데이터버스라인으로 출력하는 다수의 예비압축수단; 적어도 두개의 글로벌데이터버스라인의 신호가 서로 동일한지의 여부를 비교하여 그 결과의 신호를 출력하는 데이터압축수단; 및 상기 데이터압축수단으로부터의 출력신호를 데이터출력핀으로 출력하기 위한 수단을 포함하여 이루어진다.
이러한 특징적 구성을 갖는 본 발명은, 병렬 테스트 모드 적용시 셀어레이블록들의 데이터신호를 각각 2개 또는 4개 또는 그 이상씩 상기 예비압축수단을 통해예비압축시키고, 그 예비압축된 데이터신호가 하나(한쌍)의 글로벌데이터버스라인으로 전달되도록 한 후, 다시 2개 또는 4개 또는 그 이상의 글로벌데이터버스라인을 상기 데이터압축수단을 통해 다시 압축시키므로써, 결국 글로벌데이터버스라인이 공유되도록하여 전체적인 글로벌데이터버스라인의 개수를 감소시킬 수 있는 작용을 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 일실시예에 따른 병렬 테스트 모드의 반도체메모리장치를 나타내는 구성도이다.
도3을 참조하면, 제1블록(100a), 제2블록(100b), 제3블록(100c) 및 제4블록(100d)으로 메모리셀어레이(100)가 구성되어 있고, 제1블록(100a)으로부터 출력된 데이터신호를 감지증폭한 후 한쌍의 제1글로벌데이터버스라인(grio0, grio0z)으로 출력하는 제1입출력센스앰프(200a), 제2블록(100b)으로부터 출력된 데이터신호를 감지증폭한 후 한쌍의 제2글로벌데이터버스라인(grio1, grio1z)으로 출력하는 제2입출력센스앰프(200b), 제3블록(100c)으로부터 출력된 데이터신호를 감지증폭한 후 상기 제1글로벌데이터버스라인(grio0, grio0z)으로 출력하는 입출력센스앰프(200c), 제4블록(100d)로부터 출력된 데이터신호를 감지증폭한 후 상기 제2글로벌데이터버스라인(grio1, grio1z)으로 출력하는 제4입출력센스앰프(200d)가 구비되어 있다. 그리고, 병렬 테스트 모드 인에이블신호 PTME에 제어받아 병렬 테스트 모드시 인에이블되어 제1블록(100a)와 제2블록(100b)의 데이터신호가 서로 동일한지의 여부를 비교하여 그 결과신호를 상기 제1글로벌데이터버스라인(grio0, grio0z)으로 출력(c0, c0z)하는 제1예비압축회로부(700a)와, 역시 인에이블신호 PTME에 제어받아 병렬 테스트 모드시 인에이블되어 상기 제3블록(100c)과 상기 제4블록(100d)의 데이터신호가 서로 동일한지의 여부를 비교하여 그 결과를 제2글로벌데이터버스라인(grio1, grio1z)으로 출력(c1, c1z)하는 제2예비압축회로부(700b)를 구비한다. 그리고, 상기 제1 및 제2 글로벌데이터버스라인의 신호가 서로 동일한지의 여부를 비교하여 그 결과신호(Cu, Cd)를 출력하는 데이터압축회로부(600)을 구비하며, 데이터압축회로부(600)로부터의 출력신호 Cu, Cd를 데이터출력핀(data output pin)으로 출력하기 위하여 종래와 동일하게 데이터래치회로부 300, 데이터출력드라이버 400 및 출력버퍼 500를 구비한다. 한편, 상기 제1 내지 제4 입출력센스앰프(200a, 200b, 200c, 200d)는 테스트 모드가 아닌 읽기 동작시 인에이블되며 상기 인에이블신호 PTME에 제어받아 병렬 데이터 모드시에는 디스에이블된다.
이러한 구성에 의해, 병렬 테스트 모드에서 제1내지 제4 입출력센스앰프들은 모두 디스에이블되고 제1 및 제2 예비압축회로부들은 모두 인에이블되므로써, 제1예비압축회로부(700a)에 의해 제1블록(100a)과 제2블록(100b)의 데이터가 예비압축되어(서로 비교된 후 하나의 신호가 되어) 그 예비압축신호(c0, c0z)가 제1글로벌데이터버스라인(grio0, grio0z)에 실리고, 마찬가지로, 제2예비압축회로부(700b)에 의해 제3블록(100c)과 제4블록(100d)의 데이터가 예비압축되어 그예비압축신호(c1, c1z)가 제2글로벌데이터버스라인(grio1, grio1z)에 실리게 된다. 그리고, 다시 제1 및 제2 글로벌데이터버스라인의 신호들은 데이터압축회로부(600)에 의해 압축되어 하나의 신호(Cu, Cd)로 출력된다.
결국, 종래와 동일하게 4개의 데이터를 동시에 억세스하여 병렬 테스트 모드를 수행하면서, 아룰러 종래와 다르게 데이터버스라인을 공유하도록 하므로써 데이터버스라인을 두개(두쌍) 줄일 수 있다.
데이터를 예비압축하는 방법은 도2에서 설명한 데이터압축회로부(600)의 압축방법과 동일한 방법을 사용할 수 있는 바, 비교되는 두 데이터신호가 어느하나라도 '0'이면 예비압축신호가 '0'이 출력되도록 구성할 수 있다. 이러한 논리를 갖도록 예비압축회로를 구성한 일예가 도4에 도시되어 있다.
아래 표6, 표7 및 표8은 데이터 신호의 변화를 도3의 독출 경로 구간별로 정리한 것이다.
임의의 어드레스에서 제1 내지 제4 블록의 셀 데이터가 모두 '0'일 때
구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태
d0z 1 c0 1 grio0 1 Cu 1 Pu 0 A 1 Data Output Pin 1 ("L")
d1z 1
d2z 1 c1 1 grio1 1
d3z 1
d0 0 c0z 0 grio0z 0 Cd 0 Pd 1 B 1
d1 0
d2 0 c1z 0 grio1z 0
d3 0
임의의 어드레스에서 제1 내지 제4 블록의 셀 데이터가 모두 '1'일 때
구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태
d0z 0 c0 0 grio0 0 Cu 0 Pu 1 A 0 Data Output Pin 1 ("H")
d1z 0
d2z 0 c1 0 grio1 0
d3z 0
d0 1 c0z 1 grio0z 1 Cd 1 Pd 0 B 0
d1 1
d2 1 c1z 1 grio1z 1
d3 1
임의의 어드레스에서 제1, 제2 및 제4 블록의 셀 데이터가 '0'이고 제3블록의 셀 데이터가 '1'일 때
구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태 구 간 Data 상태
d0z 0 c0 0 grio0 0 Cu 0 Pu 0 A 1 Data Output Pin Hi-Z(Fail)
d1z 0
d2z 1 c1 0 grio1 0
d3z 0
d0 1 c0z 1 grio0z 1 Cd 0 Pd 0 B 0
d1 1
d2 0 c1z 0 grio1z 0
d3 1
도5는 본 발명의 다른 실시에에 따른 병렬 테스트 모드의 반도체메모리장치를 나타내는 구성도이다.
도5의 실시예에서는, 도3과 동일하게 제1 및 제2 예비압축회로(700a, 700b)를 구성하되, 제1 내지 제4 입출력센스앰프(200a, 200b, 200c, 200d)가 병렬 테스트 모드 인에이블신호 PTME에 제어받도록 구성한 것이 아니고, 별도로 입출력센스앰프의 출력단과 제1 및 제2 글로벌데이터버스라인(grio0, grio0z, grio1, grio1z) 사이에 스위칭소자인 패스게이트(800)를 구성한 것이다.
따라서, 병렬 테스트 모드에서 제1 및 제2 예비압축회로부들은 모두 인에이블되고, 패스게이트(800)는 모두 디스에이블(턴-오프) 되므로써, 제1예비압축회로부(700a)에 의해 예비압축된 신호(co, c0z)가 제1글로벌데이터버스라인(grio0, grio0z)에 실리고, 마찬가지로, 제2예비압축회로부(700b)에 의해 예비압축된 신호(c1, c1z)가 제2글로벌데이터버스라인(grio1, grio1z)에 실리게 된다.
도6은 본 발명의 또 다른 실시예를 보여주는 것으로서, 도4와는 다르게 패스게이트(800)를 입출력센스앰프 입력단측에 구성한 것을 보여준다.
도7은 본 발명의 또 다른 실시예를 보여주는 것으로, 도3과는 다르게 제1 및 제2 예비압축회로부(700a, 700b)의 입력단이 입출력센스앰프의 출력측 노드에 연결되도록 한 것이다.
도4, 도5 및 도6의 각 실시예는 도3에서 설명한 동작과 실질적으로 동일하므로 그 설명은 생략하기로 한다.
상술한 실시예들은 셀어레이블록이 4개에서 각각 하나씩 동시에 4개의 데이터를 억세스하여 이를 테스트하기 위한 구성으로서, 본 발명은 4개 이상의 데이터를 동시에 억세스하여 병렬 테스트를 실시하도록 구성할 수 있다.
이렇듯, 본 발명의 기술적사상은 상기 바람직한 실시에에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 유의하여야 한다. 또한 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 병렬 테스트 모드를 반도체메모리장치에 적용시 필요로되는 데이터버스라인의 개수를 종래보다 많이 줄일 수 있다. 예컨대 병렬로 64개의 셀 데이터를 읽고자 한다면 기존방법에서는 64개의 글로벌데이터버스라인이 필요하지만, 본 발명의 경우에는 32개 또는 16개 정도로 글로벌데이터버스라인을 구성할 수 있다. 물론 추가되는 회로와 이에 필요한 또 다른 신호라인이 필요하겠지만 그 부가적으로 필요한 회로 및 신호라인의 사이즈(size)는 종래방식의 구현보다 작을 수 밖에 없다. 따라서 종래기술보다 칩 사이즈를 크게 줄일 수 있다.
아울러, 종래와 같은 개수의 글로벌데이터버스라인을 사용한다면 종래보다 더 많은 셀 데이터를 동시에 읽을 수 있다. 따라서 테스트 비용을 다운시킬 수 있다.

Claims (12)

  1. 병렬 테스트 모드를 구현하는 반도체메모리장치에 있어서,
    다수의 셀어레이블록;
    병렬 테스트 모드 인에이블신호에 제어받아 병렬 테스트 모드시, 적어도 두개의 셀어레이블록의 각 데이터신호가 서로 동일한지의 여부를 비교하여 그 결과의 신호를 글로벌데이터버스라인으로 출력하는 다수의 예비압축수단;
    적어도 두개의 글로벌데이터버스라인의 신호가 서로 동일한지의 여부를 비교하여 그 결과의 신호를 출력하는 데이터압축수단; 및
    상기 데이터압축수단으로부터의 출력신호를 데이터출력핀으로 출력하기 위한 수단
    을 포함하여 이루어진 반도체메모리장치.
  2. 제1항에 있어서,
    상기 셀어레이블록으로부터 출력된 데이터신호를 감지증폭한 후 상기 글로벌데이터버스라인으로 출력하는 다수의 감지증폭수단을 더 포함하여 이루어진 반도체메모리장치.
  3. 제2항에 있어서,
    상기 감지증폭수단은 상기 병렬 테스트 모드 인에이블신호에 제어받아 병렬 데이터 모드시 디스에이블됨을 특징으로 하는 반도체메모리장치.
  4. 제2항에 있어서,
    상기 병렬 테스트 모드 인에이블신호에 제어받아 병렬 테스트 모드시, 상기 글로벌데이터버스라인으로 전달되는 상기 감지증폭수단들의 출력을 전기적으로 절체하기 위한 다수의 스위칭수단을 더 포함하여 이루어진 반도체메모리장치.
  5. 제2항에 있어서,
    상기 병렬 테스트 모드 인에이블신호에 제어받아 병렬 테스트 모드시, 상기 셀어레이블록들의 출력단과 상기 감지증폭수단들의 입력단 사이를 전기적으로 절체하는 다수의 스위칭수단을 더 포함하여 이루어진 반도체메모리장치.
  6. 제4항에 있어서,
    상기 예비압축수단은 상기 감지증폭수단의 출력을 입력받는 것을 특징으로 하는 반도체메모리장치.
  7. 병렬 테스트 모드를 구현하는 반도체메모리장치에 있어서,
    제1, 제2, 제3 및 제4 셀어레이블록;
    병렬 테스트 모드 인에이블신호에 제어받아 병렬 테스트 모드시, 상기 제1 및 제2 셀어레이블록의 데이터신호가 서로 동일한지의 여부를 비교하여 그 결과를 제1글로벌데이터버스라인으로 출력하는 제1 예비압축수단;
    병렬 테스트 모드 인에이블신호에 제어받아 병렬 테스트 모드시, 상기 제3 및 제4 셀어레이블록의 데이터신호가 서로 동일한지의 여부를 비교하여 그 결과를 제2글로벌데이터버스라인으로 출력하는 제2 예비압축수단;
    상기 제1 및 제2 글로벌데이터버스라인의 신호가 서로 동일한지의 여부를 비교하여 그 결과를 출력하는 데이터압축수단; 및
    상기 데이터압축수단으로부터의 출력신호를 데이터출력핀으로 출력하기 위한 수단
    을 포함하여 이루어진 반도체메모리장치.
  8. 제7항에 있어서,
    상기 제1 셀어레이블록으로부터 출력된 데이터신호를 감지증폭한 후 상기 제1 글로벌데이터버스라인으로 출력하는 제1감지증폭수단;
    상기 제2 셀어레이블록으로부터 출력된 데이터신호를 감지증폭한 후 상기제2 글로벌데이터버스라인으로 출력하는 제2감지증폭수단;
    상기 제3 셀어레이블록으로부터 출력된 데이터신호를 감지증폭한 후 상기 제1 글로벌데이터버스라인으로 출력하는 제3감지증폭수단;
    상기 제4 셀어레이블록으로부터 출력된 데이터신호를 감지증폭한 후 상기 제2 글로벌데이터버스라인으로 출력하는 제4감지증폭수단
    을 더 포함하여 이루어진 반도체메모리장치.
  9. 제8항에 있어서,
    상기 제1 내지 제4 감지증폭수단은 상기 병렬 테스트 모드 인에이블신호에 제어받아 병렬 데이터 모드시 각각 디스에이블됨을 특징으로 하는 반도체메모리장치.
  10. 제8항에 있어서,
    상기 병렬 테스트 모드 인에이블신호에 제어받아 병렬 테스트 모드시, 상기 제1 및 제2 글로벌데이터버스라인으로 전달되는 상기 감지증폭수단들의 출력을 전기적으로 절체하기 위한 스위칭수단을 더 포함하여 이루어진 반도체메모리장치.
  11. 제8항에 있어서,
    상기 병렬 테스트 모드 인에이블신호에 제어받아 병렬 테스트 모드시, 상기 셀어레이블록들의 출력단과 상기 감지증폭수단들의 입력단 사이를 전기적으로 절체하는 스위칭수단을 더 포함하여 이루어진 반도체메모리장치.
  12. 제10항에 있어서,
    상기 제1 예비압축수단은 상기 제1 및 제2 감지증폭수단의 출력을 입력받고, 상기 제2 예비압축수단은 상기 제3 및 제4 감지증폭수단의 출력을 입력받는 것을 특징으로 하는 반도체메모리장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100443355B1 (ko) * 2001-12-14 2004-08-09 주식회사 하이닉스반도체 테스트모드와 정상모드에서 공통버스를 사용하는 반도체 메모리 소자
DE10226585C1 (de) * 2002-06-14 2003-12-11 Infineon Technologies Ag RAM-Speicherschaltung
ITRM20020369A1 (it) * 2002-07-09 2004-01-09 Micron Technology Inc Architettura a burst per memoria a doppio bus.
KR100618701B1 (ko) 2004-11-15 2006-09-07 주식회사 하이닉스반도체 페일 측정이 가능한 메모리 장치
US7263638B2 (en) * 2004-12-16 2007-08-28 Infineon Technologies Ag Memory having test circuit
US20070070740A1 (en) * 2005-09-28 2007-03-29 Hynix Semiconductor Inc. Semiconductor memory device having data-compress test mode
KR100718042B1 (ko) * 2006-04-06 2007-05-14 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 테스트 방법
KR100695436B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법
KR100809070B1 (ko) * 2006-06-08 2008-03-03 삼성전자주식회사 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법
KR100856079B1 (ko) * 2007-02-28 2008-09-02 (주)디지털프론티어 반도체 검사장치
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0785699A (ja) * 1993-09-14 1995-03-31 Nec Corp 半導体メモリ回路
KR970051408A (ko) * 1995-12-20 1997-07-29 김광호 고용량에 적합한 반도체 메모리 장치의 병렬 테스트 회로 및 방법
JPH09259600A (ja) * 1996-03-19 1997-10-03 Fujitsu Ltd 半導体記憶装置
JPH09293400A (ja) * 1995-12-23 1997-11-11 Samsung Electron Co Ltd 半導体メモリ装置の並列テスト回路
US5706234A (en) * 1994-04-29 1998-01-06 Texas Instruments Incorporated Testing and repair of wide I/O semiconductor memory devices designed for testing

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2899387B2 (ja) 1990-09-12 1999-06-02 富士通株式会社 半導体記憶装置及びその試験方法
JPH05134004A (ja) 1991-11-14 1993-05-28 Nec Corp 半導体集積回路の試験装置
KR0174338B1 (ko) 1994-11-30 1999-04-01 윌리엄 티. 엘리스 간단하게 테스트할 수 있는 구성을 갖는 랜덤 액세스 메모리
US5535164A (en) 1995-03-03 1996-07-09 International Business Machines Corporation BIST tester for multiple memories
JPH1055695A (ja) 1996-08-12 1998-02-24 Toshiba Corp 組み込み検査回路
US5959911A (en) * 1997-09-29 1999-09-28 Siemens Aktiengesellschaft Apparatus and method for implementing a bank interlock scheme and related test mode for multibank memory devices
US6119249A (en) * 1998-03-27 2000-09-12 Cypress Semiconductor Corp. Memory devices operable in both a normal and a test mode and methods for testing same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0785699A (ja) * 1993-09-14 1995-03-31 Nec Corp 半導体メモリ回路
US5706234A (en) * 1994-04-29 1998-01-06 Texas Instruments Incorporated Testing and repair of wide I/O semiconductor memory devices designed for testing
KR970051408A (ko) * 1995-12-20 1997-07-29 김광호 고용량에 적합한 반도체 메모리 장치의 병렬 테스트 회로 및 방법
JPH09293400A (ja) * 1995-12-23 1997-11-11 Samsung Electron Co Ltd 半導体メモリ装置の並列テスト回路
JPH09259600A (ja) * 1996-03-19 1997-10-03 Fujitsu Ltd 半導体記憶装置

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