JPH0785699A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH0785699A JPH0785699A JP5228393A JP22839393A JPH0785699A JP H0785699 A JPH0785699 A JP H0785699A JP 5228393 A JP5228393 A JP 5228393A JP 22839393 A JP22839393 A JP 22839393A JP H0785699 A JPH0785699 A JP H0785699A
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- JP
- Japan
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- circuit
- data
- input
- semiconductor memory
- cell
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Abstract
(57)【要約】
【目的】 同一値に揃っているデータでなく任意に異な
ったデータを配列して検査する場合でもコンプレスデー
タのコンパレータで検査可能な回路が設けられている半
導体メモリ回路の提供。 【構成】 任意のセルのデータの判定回路１への入力を
反転し、かつ、該セルへの書込みデータを反転するデー
タ反転回路と、該データ反転回路を随時設定可能な反転
データバス切り替スイッチラッチ回路６と、各メモリセ
ルとその入出力回路間を検査時開路可能なスイッチ３を
有する。検査時任意の検査対象セルに対応するデータ反
転回路をイネーブルにしておくことにより、任意のデー
タを同時に記憶させ、かつ、判定回路への入力を再反転
するので他のセルのデータと同一データとして判定回路
１によって比較判定されるので、２2ｘ２＝１６ 種類
の組合せの検査ができる。
ったデータを配列して検査する場合でもコンプレスデー
タのコンパレータで検査可能な回路が設けられている半
導体メモリ回路の提供。 【構成】 任意のセルのデータの判定回路１への入力を
反転し、かつ、該セルへの書込みデータを反転するデー
タ反転回路と、該データ反転回路を随時設定可能な反転
データバス切り替スイッチラッチ回路６と、各メモリセ
ルとその入出力回路間を検査時開路可能なスイッチ３を
有する。検査時任意の検査対象セルに対応するデータ反
転回路をイネーブルにしておくことにより、任意のデー
タを同時に記憶させ、かつ、判定回路への入力を再反転
するので他のセルのデータと同一データとして判定回路
１によって比較判定されるので、２2ｘ２＝１６ 種類
の組合せの検査ができる。
Description
【０００１】
【産業上の利用分野】半導体メモリに関し、特に、メモ
リ内に併設されたメモリセルの検査回路に関する。
リ内に併設されたメモリセルの検査回路に関する。
【０００２】
【従来の技術】半導体集積回路は、一つのシステム上に
大量に使用されており、将来とも高い需要が見込まれて
おり、さらに、大容量化、多ビット化、大量生産化が進
められている。これは、大容量と高速並列処理の必要性
からの必然的な傾向である。
大量に使用されており、将来とも高い需要が見込まれて
おり、さらに、大容量化、多ビット化、大量生産化が進
められている。これは、大容量と高速並列処理の必要性
からの必然的な傾向である。
【０００３】この反面、製造検査過程において、大容量
化と多ビット化は多大の設備と労力と時間を必要とす
る。したがって、半導体メモリの検査工程が長時間とな
って非効率化し、コスト面で多大の損失を生むことにな
る。しかも、半導体メモリは今や社会的に高い依存度が
要求されており、信頼性の高い検査が要求されている。
化と多ビット化は多大の設備と労力と時間を必要とす
る。したがって、半導体メモリの検査工程が長時間とな
って非効率化し、コスト面で多大の損失を生むことにな
る。しかも、半導体メモリは今や社会的に高い依存度が
要求されており、信頼性の高い検査が要求されている。
【０００４】図２は、従来の半導体メモリの要部の回路
図である。
図である。
【０００５】この半導体メモリは、メモリセル／センス
アンプアレイ回路４と、リードライトアンプ回路５と、
接続回路２と、接続回路３１と、判定回路１と、出入力
回路Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３，Ｉ／Ｏ４と、出入
力ポートＰｉｎ１，Ｐｉｎ２，Ｐｉｎ３，Ｐｉｎ４と、
ライト状態判定回路７とを有している。メモリセル／セ
ンスアンプアレイ回路４は、メモリセルアレイとセンス
アンプとを含む回路であり、リードライトアンプ回路５
と共に半導体メモリの面積換算９０％を占めておりメモ
リの中枢をなしている。
アンプアレイ回路４と、リードライトアンプ回路５と、
接続回路２と、接続回路３１と、判定回路１と、出入力
回路Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３，Ｉ／Ｏ４と、出入
力ポートＰｉｎ１，Ｐｉｎ２，Ｐｉｎ３，Ｐｉｎ４と、
ライト状態判定回路７とを有している。メモリセル／セ
ンスアンプアレイ回路４は、メモリセルアレイとセンス
アンプとを含む回路であり、リードライトアンプ回路５
と共に半導体メモリの面積換算９０％を占めておりメモ
リの中枢をなしている。
【０００６】この従来例では、４つのメモリセルアレイ
の検査を同時に行う４並列検査モードによるものとして
あり、４つの入出力回路Ｉ／Ｏのデータはそれぞれ入出
力ポートＰｉｎ１〜４から出力されるので４並列検査で
は、４つのメモリセルを同時に動作させてその結果を表
示するため、コンパレータが４ｘ４＝１６個必要にな
る。コンパレータは検査回路の中で高価なものであり、
コンパレータの数を節約するために、従来、次に述べる
方法が採用されてきた。そのための回路装置が、判定回
路１と、接続回路２である。この方法は、データをコン
プレスして取り扱うのである。それによって、見かけ上
の入出力回路Ｉ／Ｏの数が少なくなるので、コンパレー
タ数を少なくしても検査効率が下がることはない。すな
わち、入出力回路Ｉ／Ｏ１〜３のデータは入出力回路Ｉ
／Ｏ４のデータに重ねられる。実際は、メモリセルアレ
イのデータをコンプレスすることにより判定回路１が合
否の判断をすることになる。
の検査を同時に行う４並列検査モードによるものとして
あり、４つの入出力回路Ｉ／Ｏのデータはそれぞれ入出
力ポートＰｉｎ１〜４から出力されるので４並列検査で
は、４つのメモリセルを同時に動作させてその結果を表
示するため、コンパレータが４ｘ４＝１６個必要にな
る。コンパレータは検査回路の中で高価なものであり、
コンパレータの数を節約するために、従来、次に述べる
方法が採用されてきた。そのための回路装置が、判定回
路１と、接続回路２である。この方法は、データをコン
プレスして取り扱うのである。それによって、見かけ上
の入出力回路Ｉ／Ｏの数が少なくなるので、コンパレー
タ数を少なくしても検査効率が下がることはない。すな
わち、入出力回路Ｉ／Ｏ１〜３のデータは入出力回路Ｉ
／Ｏ４のデータに重ねられる。実際は、メモリセルアレ
イのデータをコンプレスすることにより判定回路１が合
否の判断をすることになる。
【０００７】リード時の検査について述べる。この場
合、ライトリード状態判定回路７の入力信号は φＷＢ
＝１ である。
合、ライトリード状態判定回路７の入力信号は φＷＢ
＝１ である。
【０００８】メモリセル／センスアンプアレイ回路４の
４っつのデータφＲＷＢＳ１〜４は判定回路部１によっ
て判定され、また、検査時において φＴＥＳＴ＝１
が入力されている。
４っつのデータφＲＷＢＳ１〜４は判定回路部１によっ
て判定され、また、検査時において φＴＥＳＴ＝１
が入力されている。
【０００９】この場合、データが全て同一で揃っている
とき（全て０または全て１）、判定回路の出力が φＪ
ＵＤＧＥ＝０ となり正しいことを意味する。
とき（全て０または全て１）、判定回路の出力が φＪ
ＵＤＧＥ＝０ となり正しいことを意味する。
【００１０】また、一つでも異なるデータが含まれてい
るときは、判定回路の出力が φＪＵＤＧＥ＝１ とな
り不正があることを意味する。Ｐｉｎ出力は下記の真理
値表に従って算出される。
るときは、判定回路の出力が φＪＵＤＧＥ＝１ とな
り不正があることを意味する。Ｐｉｎ出力は下記の真理
値表に従って算出される。
【００１１】
【表１】 この真理値表により、 検査時 φＴＥＳＴ＝１ により Ｚ＝１ になり入出
力ポートＰｉｎ１〜３はハイインピーダンス（ＨｉＺ） データ”１”が４っつ揃うと、 Ｐｉｎ４＝１ データ”０”が４っつ揃うと、 Ｐｉｎ４＝０ データが同一値に揃わないときは、 Ｐｉｎ４＝ＨｉＺ となる。
力ポートＰｉｎ１〜３はハイインピーダンス（ＨｉＺ） データ”１”が４っつ揃うと、 Ｐｉｎ４＝１ データ”０”が４っつ揃うと、 Ｐｉｎ４＝０ データが同一値に揃わないときは、 Ｐｉｎ４＝ＨｉＺ となる。
【００１２】ライト時の検査について述べる。この場
合、ライト状態判定回路７への入力φＷＢ＝０ であ
る。
合、ライト状態判定回路７への入力φＷＢ＝０ であ
る。
【００１３】この場合は、接続回路３１により、ＲＷＢ
Ｓ４の値が他のφＲＷＢＳ１〜φＲＷＢＳ３にも書込ま
れ全て同一データとなる。
Ｓ４の値が他のφＲＷＢＳ１〜φＲＷＢＳ３にも書込ま
れ全て同一データとなる。
【００１４】さらに、詳しい動作については、本発明の
実施例とほぼ一致しているので実施例を参照されたい。
実施例とほぼ一致しているので実施例を参照されたい。
【００１５】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、データが同一データの場合しか検査できない
という欠点があった。実際にはメモリセル／センスアン
プアレイ回路の検査パターンには幾つもの種類があっ
て、なかには隣接のノイズを調べるパターンも含まれて
いる。このような検査を詳しく行うためには、隣接のセ
ンスアンプに別々のデータを書かなければならない。
メモリは、データが同一データの場合しか検査できない
という欠点があった。実際にはメモリセル／センスアン
プアレイ回路の検査パターンには幾つもの種類があっ
て、なかには隣接のノイズを調べるパターンも含まれて
いる。このような検査を詳しく行うためには、隣接のセ
ンスアンプに別々のデータを書かなければならない。
【００１６】例えば、ＳＡ１とＳＡ３とＳＡ４に１を書
き、ＳＡ２には０を書くようなパターンでは隣接するデ
ータが壊れ易いのである。これはカップリングノイズと
呼ばれる互いに隣りあうビット線の寄生容量（カップリ
ング）が原因である。このようなとき、従来の実施例で
は検査が不可能である。
き、ＳＡ２には０を書くようなパターンでは隣接するデ
ータが壊れ易いのである。これはカップリングノイズと
呼ばれる互いに隣りあうビット線の寄生容量（カップリ
ング）が原因である。このようなとき、従来の実施例で
は検査が不可能である。
【００１７】本発明の目的は、同一値に揃っているデー
タでなく任意に異なったデータが配列されている場合で
も検査可能な回路が設けられた半導体メモリを提供する
ことである。
タでなく任意に異なったデータが配列されている場合で
も検査可能な回路が設けられた半導体メモリを提供する
ことである。
【００１８】
【課題を解決するための手段】本発明の半導体メモリ
は、所定数のメモリセルの出力データを同時に比較して
その結果によりメモリセルを検査判定する判定回路を有
する半導体メモリにおいて、各セル毎の二値データを前
記判定回路に反転して入力する反転回路と、前記反転回
路の動作を選択的に設定する回路を有する。また、前記
判定する回路はそれに加えて、当該セルへの入力データ
を反転する回路を含むものであってもよい。
は、所定数のメモリセルの出力データを同時に比較して
その結果によりメモリセルを検査判定する判定回路を有
する半導体メモリにおいて、各セル毎の二値データを前
記判定回路に反転して入力する反転回路と、前記反転回
路の動作を選択的に設定する回路を有する。また、前記
判定する回路はそれに加えて、当該セルへの入力データ
を反転する回路を含むものであってもよい。
【００１９】
【作用】異値のデータが書込まれたセルのデータは、検
査時反転設定された反転回路を介して判定回路に入力さ
れるので、判定回路に入力されたデータは全て同一デー
タとなり従来のコンプレスデータ判定と同様の判定が行
われる。
査時反転設定された反転回路を介して判定回路に入力さ
れるので、判定回路に入力されたデータは全て同一デー
タとなり従来のコンプレスデータ判定と同様の判定が行
われる。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は、本発明の半導体メモリの一実施例
の要部の回路図である。
の要部の回路図である。
【００２２】この半導体メモリは、メモリセル／センス
アンプアレイ回路部４と、リードライトアンプ回路部５
と、データ接続回路部３と、入出力回路Ｉ／Ｏ１〜４
と、反転データバス切り換えスイッチラッチ回路６と、
ライトリード状態判定回路７と、データ反転回路２１〜
２４と、判定回路１と、入出力ポートＰｉｎ１〜４を有
する。
アンプアレイ回路部４と、リードライトアンプ回路部５
と、データ接続回路部３と、入出力回路Ｉ／Ｏ１〜４
と、反転データバス切り換えスイッチラッチ回路６と、
ライトリード状態判定回路７と、データ反転回路２１〜
２４と、判定回路１と、入出力ポートＰｉｎ１〜４を有
する。
【００２３】データ接続部３はリードライトアンプ部の
各アンプＲＷＡ１〜４の出力φＲＷＢＳ１〜４を、それ
ぞれ入出力回路Ｉ／Ｏ１〜４に検査時にＭＯＳトランジ
スタＱ1〜Ｑ4を介して接続する。判定回路１はコンプレ
スデータの比較による判定回路で従来の判定回路と変ら
ない。ライト状態判定回路７は、ライト信号 φＷＢ＝
０ のときのみライト信号を出力する。反転データバス
切り替えスイッチラッチ回路６は、キーイングにより
（アドレス等）”１”を検査対象セルに対応するＬ１〜
Ｌ４に入力することにより、データ反転回路２１〜２４
を選択的に反転設定することができる。
各アンプＲＷＡ１〜４の出力φＲＷＢＳ１〜４を、それ
ぞれ入出力回路Ｉ／Ｏ１〜４に検査時にＭＯＳトランジ
スタＱ1〜Ｑ4を介して接続する。判定回路１はコンプレ
スデータの比較による判定回路で従来の判定回路と変ら
ない。ライト状態判定回路７は、ライト信号 φＷＢ＝
０ のときのみライト信号を出力する。反転データバス
切り替えスイッチラッチ回路６は、キーイングにより
（アドレス等）”１”を検査対象セルに対応するＬ１〜
Ｌ４に入力することにより、データ反転回路２１〜２４
を選択的に反転設定することができる。
【００２４】次に本発明の動作について説明する。
【００２５】この半導体メモリの通常動作時は、検査信
号が φＴＥＳＴ＝０ となっている。判定回路１はそ
の間デイスエーブルとなっており、各出入力回路Ｉ／Ｏ
１〜４のインピーダンスは、 φＴＥＳＴ＝０ 、およ
び φＪＵＤＧＥ＝０ となっているので０であり、そ
のため、入出力ポートＰｉｎ１〜４の各出力はデータφ
ＲＷＢＳ１〜４どおり、変化することなく出力される。
号が φＴＥＳＴ＝０ となっている。判定回路１はそ
の間デイスエーブルとなっており、各出入力回路Ｉ／Ｏ
１〜４のインピーダンスは、 φＴＥＳＴ＝０ 、およ
び φＪＵＤＧＥ＝０ となっているので０であり、そ
のため、入出力ポートＰｉｎ１〜４の各出力はデータφ
ＲＷＢＳ１〜４どおり、変化することなく出力される。
【００２６】検査時に、検査信号が φＴＥＳＴ＝１
とされると、判定回路１がイネーブルとなり、データの
判定を行う。また、データ接続回路３は全てＯＦＦとな
り、ＲＷＢＳ１〜４のデータの出力を切断する。ただ
し、入出力回路Ｉ／Ｏ４は、データ反転回路２１、２
２、２３、２４を介して、それぞれのデータφＲＷＢＳ
１、φＲＷＢＳ２，φＲＷＢＳ３，φＲＷＢＳ４と接続
される。さらに、入出力回路Ｉ／Ｏ１〜３は、 φＴＥ
ＳＴ＝１ のためインピーダンス Ｚ＝１ となり、出
力インピーダンスがハイインピーダンスになるので、入
出力回路Ｉ／Ｏ４のみが入出力可能となる。しかし、入
出力回路Ｉ／Ｏ４のインピーダンスＺは、判定回路出力
φＪＵＤＧＥ が接続されているので、φＪＵＤＧＥ
＝１ のとき、すなわち、テスト判定がＦＡＩＬのとき
は、ハイインピーダンス（ＨｉＺ）となり，φＪＵＤＧ
Ｅ＝０ のとき、すなわち、テスト判定がＰＡＳＳのと
きは、正常出力となる。
とされると、判定回路１がイネーブルとなり、データの
判定を行う。また、データ接続回路３は全てＯＦＦとな
り、ＲＷＢＳ１〜４のデータの出力を切断する。ただ
し、入出力回路Ｉ／Ｏ４は、データ反転回路２１、２
２、２３、２４を介して、それぞれのデータφＲＷＢＳ
１、φＲＷＢＳ２，φＲＷＢＳ３，φＲＷＢＳ４と接続
される。さらに、入出力回路Ｉ／Ｏ１〜３は、 φＴＥ
ＳＴ＝１ のためインピーダンス Ｚ＝１ となり、出
力インピーダンスがハイインピーダンスになるので、入
出力回路Ｉ／Ｏ４のみが入出力可能となる。しかし、入
出力回路Ｉ／Ｏ４のインピーダンスＺは、判定回路出力
φＪＵＤＧＥ が接続されているので、φＪＵＤＧＥ
＝１ のとき、すなわち、テスト判定がＦＡＩＬのとき
は、ハイインピーダンス（ＨｉＺ）となり，φＪＵＤＧ
Ｅ＝０ のとき、すなわち、テスト判定がＰＡＳＳのと
きは、正常出力となる。
【００２７】反転データバス切り替スイッチラッチ回路
部６は、選択的にφＬ１〜φＬ４をコントロールしてデ
ータ反転回路２１〜２４のデータ反転を設定する。すな
わち、予め設定情報を入力してラッチしておき、φＬ１
〜φＬ４の内の所要のものを出力させる。したがって、
φＬ１〜φＬ４の全てが０の場合は、従来の半導体メモ
リと同様になる。
部６は、選択的にφＬ１〜φＬ４をコントロールしてデ
ータ反転回路２１〜２４のデータ反転を設定する。すな
わち、予め設定情報を入力してラッチしておき、φＬ１
〜φＬ４の内の所要のものを出力させる。したがって、
φＬ１〜φＬ４の全てが０の場合は、従来の半導体メモ
リと同様になる。
【００２８】いま、 φＬ２＝１ と設定すると、デー
タ反転回路２２がφＲＷＢＳ２の判定回路１への入力デ
ータを反転し、また、入出力回路Ｉ／Ｏ４からの入力デ
ータを反転してセルＳＡ２に転送する。そのため、入出
力回路Ｉ／Ｏ４から”１”を入力すると、ＲＷＢＳ１〜
４は、それぞれ、１、０、１、１となる。しかし、デー
タ反転回路２２が反転しているので、判定回路１に入力
されるとき各φＲＷＢＳ１〜４のデータは１、１、１、
１となる。従って、この場合の判定はＰＡＳＳである。
この場合当然ながら、センスアンプアレイのデータ φ
ＲＷＢＳ１〜４は１、０、１、１であって、その状態を
検査したものである。
タ反転回路２２がφＲＷＢＳ２の判定回路１への入力デ
ータを反転し、また、入出力回路Ｉ／Ｏ４からの入力デ
ータを反転してセルＳＡ２に転送する。そのため、入出
力回路Ｉ／Ｏ４から”１”を入力すると、ＲＷＢＳ１〜
４は、それぞれ、１、０、１、１となる。しかし、デー
タ反転回路２２が反転しているので、判定回路１に入力
されるとき各φＲＷＢＳ１〜４のデータは１、１、１、
１となる。従って、この場合の判定はＰＡＳＳである。
この場合当然ながら、センスアンプアレイのデータ φ
ＲＷＢＳ１〜４は１、０、１、１であって、その状態を
検査したものである。
【００２９】このように、本発明では、どのような記憶
パターンに対しても検査が可能である。
パターンに対しても検査が可能である。
【００３０】本実施例では同時検査数を４としたが、多
ビットのものにも適用が可能であり、８ビット、９ビッ
トにも適用される。また１８ビットのような場合には、
９ビットのコンプレスを２つにして実行することも可能
である。
ビットのものにも適用が可能であり、８ビット、９ビッ
トにも適用される。また１８ビットのような場合には、
９ビットのコンプレスを２つにして実行することも可能
である。
【００３１】
【発明の効果】以上説明したように本発明は、多ビット
メモリの並列検査時において、メモリセルに記憶させる
データに対応してデータ反転回路の設定を任意に制御す
ることによりメモリセルアレイを考慮した複雑な検査パ
ターンを簡単なコンプレスデータ比較方法で実行するこ
とができ、検査の効率と信頼性が向上するという効果が
ある。
メモリの並列検査時において、メモリセルに記憶させる
データに対応してデータ反転回路の設定を任意に制御す
ることによりメモリセルアレイを考慮した複雑な検査パ
ターンを簡単なコンプレスデータ比較方法で実行するこ
とができ、検査の効率と信頼性が向上するという効果が
ある。
【図１】本発明の半導体メモリの一実施例の要部の回路
図である。
図である。
【図２】従来の半導体メモリの要部の回路図である。
１ 判定回路部 ２ 接続回路部 ３ データ接続回路部 ４ メモリセル／センスアンプアレイ回路部 ５ リードライトアンプ回路部 ６ 反転データバス切り替スイッチラッチ回路 ７ ライト状態判定回路
Claims (2)
- 【請求項１】 所定数のメモリセルの出力データを同時
に比較してその結果によりメモリセルを検査判定する判
定回路を有する半導体メモリにおいて、 各セル毎の二値データを前記判定回路に反転して入力す
る反転回路と、 前記反転回路の動作を選択的に設定する反転設定回路を
有することを特徴とする半導体メモリ。 - 【請求項２】 前記反転回路に、当該セルへの入力デー
タを反転する回路を含む請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228393A JPH0785699A (ja) | 1993-09-14 | 1993-09-14 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228393A JPH0785699A (ja) | 1993-09-14 | 1993-09-14 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785699A true JPH0785699A (ja) | 1995-03-31 |
Family
ID=16875770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228393A Pending JPH0785699A (ja) | 1993-09-14 | 1993-09-14 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785699A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243309B1 (en) | 1999-04-19 | 2001-06-05 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device having parallel test mode for simultaneously testing multiple memory cells |
| US6515921B2 (en) | 1999-12-24 | 2003-02-04 | Nec Corporation | Semiconductor storage device having redundancy circuit for replacement of defect cells under tests |
| KR100442958B1 (ko) * | 2001-12-10 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컴프레스 입출력 회로 |
| KR100809070B1 (ko) * | 2006-06-08 | 2008-03-03 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법 |
| US8341470B2 (en) | 2008-11-12 | 2012-12-25 | Samsung Electronics Co., Ltd. | Semiconductor memory device supporting read data bus inversion function and method of testing the semiconductor memory device |
| CN116564400A (zh) * | 2023-07-07 | 2023-08-08 | 长鑫存储技术有限公司 | 半导体存储装置的可测试性电路和数据测试方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191400A (ja) * | 1987-10-01 | 1989-04-11 | Nec Corp | 半導体メモリ検査方式 |
| JPH0191399A (ja) * | 1987-10-01 | 1989-04-11 | Nec Corp | 半導体メモリ検査方式 |
| JPH0512900A (ja) * | 1991-06-28 | 1993-01-22 | Nec Corp | テスト機能を有する半導体記憶装置及びそのテスト方法 |
-
1993
- 1993-09-14 JP JP5228393A patent/JPH0785699A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191400A (ja) * | 1987-10-01 | 1989-04-11 | Nec Corp | 半導体メモリ検査方式 |
| JPH0191399A (ja) * | 1987-10-01 | 1989-04-11 | Nec Corp | 半導体メモリ検査方式 |
| JPH0512900A (ja) * | 1991-06-28 | 1993-01-22 | Nec Corp | テスト機能を有する半導体記憶装置及びそのテスト方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243309B1 (en) | 1999-04-19 | 2001-06-05 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device having parallel test mode for simultaneously testing multiple memory cells |
| KR100464940B1 (ko) * | 1999-04-19 | 2005-01-05 | 주식회사 하이닉스반도체 | 데이터버스라인을 공유한 병렬 테스트 모드의 반도체메모리장치 |
| US6515921B2 (en) | 1999-12-24 | 2003-02-04 | Nec Corporation | Semiconductor storage device having redundancy circuit for replacement of defect cells under tests |
| KR100442958B1 (ko) * | 2001-12-10 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컴프레스 입출력 회로 |
| US6934895B2 (en) | 2001-12-10 | 2005-08-23 | Hynix Semiconductor Inc. | I/O compression circuit for a semiconductor memory device |
| KR100809070B1 (ko) * | 2006-06-08 | 2008-03-03 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법 |
| US8341470B2 (en) | 2008-11-12 | 2012-12-25 | Samsung Electronics Co., Ltd. | Semiconductor memory device supporting read data bus inversion function and method of testing the semiconductor memory device |
| CN116564400A (zh) * | 2023-07-07 | 2023-08-08 | 长鑫存储技术有限公司 | 半导体存储装置的可测试性电路和数据测试方法 |
| CN116564400B (zh) * | 2023-07-07 | 2023-11-28 | 长鑫存储技术有限公司 | 半导体存储装置的可测试性电路和数据测试方法 |
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