CN116564400B - 半导体存储装置的可测试性电路和数据测试方法 - Google Patents

Abstract

本公开提供一种半导体存储装置的可测试性电路和数据测试方法，属于集成电路技术领域。该半导体存储装置的可测试性电路包括数据转换电路，数据转换电路用于接收半导体存储装置中待测试的存储单元的类型标识和待测试的存储单元中存储的逻辑数据，根据待测试的存储单元的类型标识确定待测试的存储单元的类型，在待测试的存储单元的类型为第一类型时，对待测试的存储单元中存储的逻辑数据进行反转并输出反转后的逻辑数据作为待测试的存储单元的目标测试数据；在待测试的存储单元的类型为第二类型时，输出逻辑数据作为待测试的存储单元的目标测试数据。输出待测试的存储单元中的实际物理数据，可以提高对半导体存储装置失效的数据处理与分析的效率。

Description

半导体存储装置的可测试性电路和数据测试方法

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种半导体存储装置的可测试性电路和数据测试方法。

背景技术

相关技术中，在制程验证阶段的动态随机访问存储器（Dynamic Random AccessMemory，DRAM）需要进行电性验证和分析，而电性验证和分析需要明确发生失效的原因，因此需要明确DRAM的存储单元（cell）中实际存储的物理数据。而DRAM的部分类型的cell中实际存储的物理数据无法真实反映到引脚端，从而影响了对DRAM失效的数据处理与分析的准确性和效率。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种半导体存储装置的可测试性电路和数据测试方法，能够输出待测试的存储单元中存储的物理数据，即，可以将待测试的存储单元中实际存储的物理数据真实反映到引脚端，从而提高对半导体存储装置失效的数据处理与分析的准确性和效率。

本公开实施例提供了一种半导体存储装置的可测试性电路，包括：数据转换电路，用于接收所述半导体存储装置中待测试的存储单元的类型标识和待测试的存储单元中存储的逻辑数据，根据所述待测试的存储单元的类型标识确定所述待测试的存储单元的类型，在所述待测试的存储单元的类型为第一类型时，对所述待测试的存储单元中存储的逻辑数据进行反转并输出反转后的所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据；在所述待测试的存储单元的类型为第二类型时，输出所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据。其中，所述第一类型用于表示存储单元传输的逻辑数据与存储的物理数据相反；所述第二类型用于表示存储单元传输的逻辑数据与存储的物理数据相同。

本公开实施例提供了一种半导体存储装置的数据测试方法，包括：获取所述半导体存储装置中待测试的存储单元的行地址和所述待测试的存储单元中存储的逻辑数据；根据所述待测试的存储单元的行地址从地址编码文件中查找所述待测试的存储单元的类型标识；根据查找的所述待测试的存储单元的类型标识确定所述待测试的存储单元的类型，以当所述待测试的存储单元的类型为第一类型时，使得可测试性电路对所述待测试的存储单元中存储的逻辑数据进行反转并输出反相后的所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据，当所述待测试的存储单元的类型为第二类型时，使得所述可测试性电路输出所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据。其中，所述第一类型用于表示存储单元传输的逻辑数据与存储的物理数据相反；所述第二类型用于表示存储单元传输的逻辑数据与存储的物理数据相同。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开一示例性相关实施例的DRAM存储阵列的结构示意图。

图2是在图1所示的DRAM存储阵列的结构的基础上DRAM存储阵列的逻辑数据结构与物理数据结构的对应示意图。

图3是本公开一示例性实施例中的半导体存储装置的可测试性电路的组成结构示意图。

图4是本公开另一示例性实施例中的半导体存储装置的可测试性电路组成结构示意图。

图5是本公开又一示例性实施例中的半导体存储装置的可测试性电路组成结构示意图。

图6是本公开一示例性实施例的同或门的组成结构示意图。

图7是本公开一示例性实施例中第二异或门的组成结构示意图。

图8是本公开再一示例性实施例的半导体存储装置的可测试性电路的组成结构示意图。

图9是本公开一示例性实施例的半导体存储装置的测试系统的示意图。

图10是本公开另一示例性实施例的半导体存储装置的测试系统的示意图。

图11是本公开实施例的半导体存储装置的数据测试方法的实现流程示意图。

具体实施方式

附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

下面结合附图对本公开实施方式提供的半导体存储装置的可测试性电路进行详细说明。

在一些实施例中，DRAM中的存储单元包括正（true）和反（bar）两种存储单元类型，其中，true类型的cell中实际存储的物理数据和传出的逻辑数据是相同的，而bar类型的cell中实际存储的物理数据和传出的逻辑数据是相反的，即，写入的和最终存入bar类型存储单元中的数据在物理上和逻辑上也是相反的。

而在制程验证阶段的DRAM需要进行电性验证和分析，电性验证和分析需要明确发生失效的原因，因此需要明确DRAM的每个cell中实际存储的物理数据。而DRAM的bar类型的cell中实际存储的物理数据无法真实反映到引脚端，在对DRAM进行失效分析时需要拆分测试向量，以测试不同的数据失效，增加了测试复杂度，测试结果也需要整合分析，不够方便，进而影响了对DRAM失效的数据处理与分析的准确性和效率。同时，也增加了测试时间，使得测试成本上升。

图1是本公开一示例性相关实施例的DRAM存储阵列的结构示意图。

如图1所示，x轴方向可以表示X地址（行地址），y轴方向可以表示Y地址（列地址），其中，空心圆101可以表示一个true类型的cell，阴影圆102表示一个bar类型的cell。

图2是在图1所示的DRAM存储阵列的结构的基础上DRAM存储阵列的逻辑数据结构与物理数据结构的对应示意图。

如图2所示，x轴方向可以表示X地址（行地址），y轴方向可以表示Y地址（列地址），其中，空心圆201可以表示对应cell中存储的数据“0”，阴影圆201表示对应cell中存储的数据“1”。

结合图1可以看出，图2中的每个cell，对应的物理数据是根据该cell的类型确定的，若该cell的类型为bar类型，则该cell的物理数据是该cell的逻辑数据的反相信号，即逻辑数据为1，则物理数据为0，逻辑数据为0，则物理数据为1；若该cell的类型为true类型，则该cell的物理数据与该cell的逻辑数据相同，即逻辑数据为1，则物理数据为1，逻辑数据为0，则物理数据为0。

基于上述技术问题，本公开实施例提供了一种半导体存储装置的可测试性电路。

图3是本公开一示例性实施例中的半导体存储装置的可测试性电路的组成结构示意图。

如图3所示，本公开实施例提供的半导体存储装置的可测试性电路30可以包括：数据转换电路300。

数据转换电路300可以用于接收半导体存储装置中待测试的存储单元的类型标识和待测试的存储单元中存储的逻辑数据，根据待测试的存储单元的类型标识确定待测试的存储单元的类型，在待测试的存储单元的类型为第一类型时，对待测试的存储单元中存储的逻辑数据进行反转并输出反转后的待测试的存储单元中存储的逻辑数据作为待测试的存储单元的目标测试数据；在待测试的存储单元的类型为第二类型时，输出待测试的存储单元中存储的逻辑数据作为待测试的存储单元的目标测试数据。

可以理解的是，本公开实施例中的半导体存储装置可以是DRAM或同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM），例如，半导体存储装置可以是双倍速率同步动态随机存储器（Dual Data Rate SDRAM，DDR SDRAM）或低功耗双倍速率同步动态随机存储器（Low Power Dual Data Rate SDRAM，LPDDR SDRAM）。当然也可以是其它任意类型的存储器，这里不进行具体限定。例如，半导体存储装置可以是DDR5、DDR6等。

在本公开的一些实施方式中，半导体存储装置中的待测试的存储单元的类型标识，可以是用于表示true类型或bar类型的标识信号。这里不对标识信号的类型具体限定，例如标识信号可以通过逻辑“0”或逻辑“1”表示，也可以通过“real”或“false”表示。

在一种可能的实施方式中，半导体存储装置中的待测试的存储单元的类型标识，可以是根据半导体存储装置中待测试的存储单元的行地址，从地址编码文件中查找得到的待测试的存储单元的类型标识。这里，地址编码文件可以包括存储单元的行地址与存储单元的类型标识之间的对应关系。地址编码文件的形成方式可以是在半导体存储装置的设计中根据地址编码规则形成的设计文档。

在本公开的一些实施方式中，第一类型可以用于表示存储单元传输的逻辑数据与存储的物理数据相反。第二类型可以用于表示存储单元传输的逻辑数据与存储的物理数据相同。

这里，第一类型的cell可以是指充过电是1（表示cell的电容上的电压为Vdd），未充电是0的cell，第一类型可以用true类型表示。第二类型的cell可以是指充过电是0，未充电是1（表示cell的电容上的电压为Vdd）的cell，第二类型可以用bar类型表示。但本公开并不限定于此。

在一种可能的实施方式中，物理数据可以是指实际存储在或存入cell中的数据，逻辑数据可以是指cell传出和写入cell的数据。

本公开实施例中，通过数据转换电路接收半导体存储装置中待测试的存储单元的类型标识和待测试的存储单元中存储的逻辑数据，根据待测试的存储单元的类型标识确定待测试的存储单元的类型，在待测试的存储单元的类型为第一类型时，对待测试的存储单元中存储的逻辑数据进行反转并输出反转后的待测试的存储单元中存储的逻辑数据作为待测试的存储单元的目标测试数据；在待测试的存储单元的类型为第二类型时，输出待测试的存储单元中存储的逻辑数据作为待测试的存储单元的目标测试数据。如此，可测试性电路可以输出待测试的存储单元中实际存储的物理数据，即，可以将待测试的存储单元中实际存储的物理数据真实反映到引脚端，从而提高对半导体存储装置失效的数据处理与分析的准确性和效率。

图4是本公开另一示例性实施例中的半导体存储装置的可测试性电路组成结构示意图。

如图4所示，数据转换电路300可以包括存储单元类型确定电路301和数据反转电路302。

存储单元类型确定电路301可以用于接收并根据待测试的存储单元的类型标识输出待测试的存储单元的类型指示信号，类型指示信号可以用于指示待测试的存储单元的类型为第一类型或第二类型。

可以理解的是，类型指示信号可以是逻辑“1”或“0”，这里不进行具体限定。例如，在类型指示信号为逻辑“1”时，可以表示指示待测试的存储单元的类型为第一类型，在类型指示信号为逻辑“0”时，可以表示指示待测试的存储单元的类型为第二类型。当然也可以是，在类型指示信号为逻辑“0”时，可以表示指示待测试的存储单元的类型为第一类型，在类型指示信号为逻辑“1”时，可以表示指示待测试的存储单元的类型为第二类型。

数据反转电路302可以用于接收待测试的存储单元中存储的逻辑数据和类型指示信号，在类型指示信号指示待测试的存储单元的类型为第一类型时，对待测试的存储单元的逻辑数据进行反转，并输出反转后的待测试的存储单元的逻辑数据作为待测试的存储单元的目标测试数据；在类型指示信号指示待测试的存储单元的类型为第二类型时，输出待测试的存储单元的逻辑数据作为待测试的存储单元的目标测试数据。

本公开实施例中，通过存储单元类型确定电路接收并根据待测试的存储单元的类型标识输出待测试的存储单元的类型指示信号，可以根据类型指示信号确定待测试的存储单元的测试单元的类型，然后通过数据反转电路接收待测试的存储单元中存储的逻辑数据和类型指示信号，在类型指示信号指示待测试的存储单元的类型为第一类型时，对待测试的存储单元的逻辑数据进行反转，并输出反转后的待测试的存储单元的逻辑数据作为待测试的存储单元的目标测试数据，在类型指示信号指示待测试的存储单元的类型为第二类型时，输出待测试的存储单元的逻辑数据作为待测试的存储单元的目标测试数据。如此，可以输出待测试的逻辑单元的物理数据。

图5是本公开又一示例性实施例中的半导体存储装置的可测试性电路组成结构示意图。

如图5所示，存储单元类型确定电路301可以包括同或门3011。

同或门3011可以用于接收并根据待测试的存储单元的类型标识和预设输入信号输出待测试的存储单元的类型指示信号。

可以理解的是，预设输入信号可以是固定的逻辑“1”信号，也可以是固定的逻辑“0”信号，需要根据类型指示信号为逻辑“1”或“0”时，指示待测试的存储单元的类型为第一类型或第二类型确定。

在一种可能的实施方式中，不对同或门3011的组成电路进行具体限定，可以实现同或功能的电路均在本公开的保护范围之内。

在一些实施方式中，同或门3011可以包括串联的第一异或门和第一反相器。

本公开实施例中，通过同或门接收并根据待测试的存储单元的类型标识和预设输入信号输出类型指示信号，如此有利于根据类型指示信号输出待测试存储单元中的物理数据。

图6是本公开一示例性实施例的同或门的组成结构示意图。

如图6所示，同或门3011包括第一异或门61和第一反相器62。

第一异或门61可以用于接收并根据预设输入信号Set_in和待测试的存储单元的类型标识Type_s输出第一异或输出信号XNOR_out1。

第一反相器62可以用于接收并根据第一异或输出信号XNOR_out1输出类型指示信号Type_ind。

本公开实施例中，通过第一异或门接收并根据预设输入信号和待测试的存储单元的类型标识输出第一异或输出信号，通过第一反相器接收并根据第一异或输出信号输出类型指示信号，如此，可以输出类型指示信号，以便于数据反转电路根据类型指示信号和待测试的存储单元的逻辑信号输出待测试的存储单元的物理数据。

在本公开的一些实施例中，第一异或门61可以包括第二反相器611、第三反相器612、第一传输门TG1、第二传输门TG2、第一晶体管T1和第二晶体管T2。

参考图6所示，第二反相器611可以用于接收并根据预设输入信号Set_in输出第一反相输出信号Set_inB。其中，第二反相器611的输入端可以用于接收预设输入信号Set_in，第二反相器611的输出端可以用于输出第一反相输出信号Set_inB。

第三反相器612可以用于接收并根据待测试的存储单元的类型标识Type_s输出第二反相输出信号Type_sB。其中，第三反相器612的输入端可以用于接收待测试的存储单元的类型标识Type_s，第三反相器612的输出端可以用于输出第二反相输出信号Type_sB。

第一传输门TG1可以用于接收并将第一反相输出信号Set_inB传输至第一反相器62的输入端。其中，第一传输门TG1的输入端v1可以与第二反相器611的输出端耦接，用于接收第一反相输出信号Set_inB，第一传输门TG1的输出端vo1可以与第一反相器62的输入端耦接。第一传输门TG1的正相控制端C1与第三反相器612的输入端耦接，第一传输门TG1的负相控制端C11与第三反相器612的输出端耦接。

第二传输门TG2可以用于接收并将第二反相输出信号Type_sB传输至第一反相器62的输入端。其中，第二传输门TG2的输入端v2可以与第三反相器612的输出端耦接，用于接收第二反相输出信号Type_sB，第二传输门TG2的输出端vo2与第一反相器62的输入端耦接。第二传输门TG2的正相控制端C2与第二反相器611的输入端耦接，第二传输门TG2的负相控制端C22与第二反相器611的输出端耦接。

第一晶体管T1的第二极D与第一反相器62的输入端耦接，第一晶体管T1的控制极G与第三反相器612的输出端耦接，用于接收第二反相输出信号Type_sB。

这里，第一晶体管T1可以是N沟道金属氧化物晶体管（N-channel Metal OxideSemiconductor，NMOS）管，第一晶体管T1的控制极G可以是NMOS管的栅极，第一晶体管T1的第二极D可以是NMOS的漏极，第一晶体管T1的第一极S可以是NMOS管的源极，但本公开并不限定于此。

第二晶体管T2的第二极D与第一晶体管T1的第一极S耦接，第二晶体管T2的第一极S与接地电源电压Vss耦接，第二晶体管T2的控制极G与第二反相器611的输出端耦接，用于接收第一反相输出信号Set_inB，以使第一传输门TG1、第二传输门TG2、第一晶体管T1和第二晶体管T2根据第一反相输出信号Set_inB和第二反相输出信号Type_sB生成第一异或输出信号XNOR_out1。

这里，第二晶体管T2可以也是NMOS管，第二晶体管T2的控制极G可以是NMOS管的栅极，第二晶体管T2的第二极D可以是NMOS的漏极，第二晶体管T2的第一极S可以是NMOS的源极，但本公开并不限定于此。

可以理解的是，第一晶体管T1的衬底可以和第二晶体管T2的衬底一起耦接接地电源电压Vss（第二晶体管T2的第一极S）。

本公开实施例中，通过第二反相器接收并根据预设输入信号输出第一反相输出信号，第三反相器接收并根据待测试的存储单元的类型标识输出第二反相输出信号，然后通过第一传输门、第二传输门、第一晶体管和第二晶体管根据第一反相输出信号和第二反相输出信号生成第一异或输出信号。如此，可以得到第一异或输出信号以便于生成类型指示信号。

本公开实施例中，由于第一晶体管和第二晶体管均为NMOS管，如此，可以和第二反相器、第三反相器、第一传输门和第二传输门共同构成第一异或门，以生成第一异或输出信号。

如图5所示，数据反转电路302可以包括第二异或门3021。

第二异或门3021可以用于接收并根据类型指示信号和待测试的存储单元中存储的逻辑数据输出目标测试数据。

本公开实施例中，通过第二异或门接收并根据类型指示信号和待测试的存储单元中存储的逻辑数据输出目标测试数据，可以实现在类型指示信号指示待测试的存储单元的类型为第一类型时，对待测试的存储单元的逻辑数据进行反转，并输出反转后的逻辑数据作为待测试的存储单元的目标测试数据；在类型指示信号指示待测试的存储单元的类型为第二类型时，输出待测试的存储单元的逻辑数据作为待测试的存储单元的目标测试数据。从而，可以将待测试的存储单元中实际存储的物理数据真实反映到引脚端，从而提高对DRAM失效的数据处理与分析的效率。

图7是本公开一示例性实施例中第二异或门的组成结构示意图。

如图7所示，第二异或门3021可以和图6中的第一异或门61的结构相似，第二异或门3021可以包括第四反相器71、第五反相器72、第三传输门TG3、第四传输门TG4、第三晶体管T3和第四晶体管T4。

第四反相器71可以用于接收并根据类型指示信号Type_ind生成第三反相输出信号Type_indB。其中，第四反相器71的输入端可以用于接收类型指示信号Type_ind，第四反相器71的输出端可以用于输出第三反相输出信号Type_indB。

第五反相器72可以用于接收并根据待测试的存储单元中存储的逻辑数据Log_D生成第四反相输出信号Log_DB。其中，第五反相器72的输入端可以用于接收待测试的存储单元中存储的逻辑数据Log_D，第五反相器72的输出端可以用于输出第四反相输出信号Log_DB。

第三传输门TG3可以用于接收并将第三反相输出信号Type_indB传输至数据反转电路302的输出端Rev_out。其中，第三传输门TG3的输入端v3可以与第四反相器71的输出端耦接，第三传输门TG3的输出端vo3可以耦接数据反转电路302的输出端Rev_out，第三传输门TG3的正相控制端C3可以与第五反相器72的输入端耦接，第三传输门TG3的负相控制端C33可以与第五反相器72的输出端耦接。

第四传输门TG4可以用于接收并将第四反相输出信号Log_DB传输至数据反转电路302的输出端Rev_out。其中，第四传输门TG4输入端v4可以与第五反相器72的输出端耦接，第四传输门TG4的输出端vo4可以耦接数据反转电路302的输出端Rev_out，第四传输门TG4的正相控制端C4与第四反相器的71的输入端耦接，第四传输门TG4的负相控制端C44与第四反相器71的输出端耦接。

第三晶体管T3的第二极D与数据反转电路302的输出端Rev_out耦接，第三晶体管T3的控制级G与第五反相器72的输出端耦接，用于接收第四反相输出信号Log_DB。

第四晶体管T4的第二极D与第三晶体管T3的第一极S耦接，第四晶体管T4的第一极S与接地电源电压Vss耦接，第四晶体管T4的控制级G与第四反相器71的输出端耦接，用于接收第三反相输出信号Type_indB，以使第三传输门TG3、第四传输门TG4、第三晶体管T3和第四晶体管T4根据第三反相输出信号和第四反相输出信号生成目标测试数据。

这里，第三晶体管T3和第四晶体管T4可以也是NMOS管，第三晶体管T3的控制极G和第四晶体管T4的控制极G可以是NMOS管的栅极，第三晶体管T3的第二极D和第四晶体管T4的第二极D可以是NMOS的漏极，第三晶体管T4的第一极S和第四晶体管T4的第一极S可以是NMOS的源极。

可以理解的是，第三晶体管T3的衬底可以和第四晶体管T4的衬底一起耦接接地电源电压Vss（第四晶体管T4的第一极S）。

图8是本公开再一示例性实施例的半导体存储装置的可测试性电路的组成结构示意图。

如图8所示，本公开实施例的半导体存储装置的可测试性电路30还可以包括数据选通器303和测试模式电路304。

数据选通器303的输入端可以耦接数据转换电路300的输出端，数据选通器303的控制端用于接收输出选择信号，选择输出处于第一电平或第二电平的目标测试数据。

这里，输出选择信号可以是控制信号，控制信号可以为第一电平或第二电平。第一电平可以是逻辑“1”，第二电平可以是逻辑“0”。

在一种可能的实施方式中，数据选通器303可以是二选一数据选择器，且在输出选择信号为第一电平的情况下，选择输出第一电平的目标测试数据，在输出选择信号为第二电平的情况下，选择输出第二电平的目标测试数据，也可以是在输出选择信号为第一电平的情况下，选择输出第二电平的目标测试数据，在输出选择信号为第二电平的情况下，选择输出第一电平的目标测试数据。

测试模式电路304可以用于接收并根据测试模式选择信号，选择使能或关闭数据转换电路300。

可以理解的是，测试模式选择信号可以是用于控制数据转换电路300使能或关闭的控制信号。测试模式选择信号可以是外部触发的触发信号。

在本公开的实施例中，不对测试模式电路304的电路结构进行具体限定，能够根据测试模式选择信号，选择使能或关闭数据转换电路的任何电路，均在本公开的保护范围之内。

本公开实施例中，通过数据选通器接收输出选择信号，选择输出处于第一电平或第二电平的目标测试数据，如此，可以对存储单元所存储的物理数据“0”或“1”进行过滤处理，使得芯片只输出分析所需的物理数据“0”或“1”。

本公开实施例中，通过测试模式电路接收并根据测试模式选择信号，选择使能或关闭数据转换电路，如此可以根据需求确定是否使能或关闭数据转换电路，以便于满足对半导体存储装置失效的数据处理和分析。

图9是本公开一示例性实施例的半导体存储装置的测试系统的示意图。

如图9所示，存储阵列901输出逻辑数据“0”和“1”至可测试设计电路（Design forTestability，DFT）902（包括如图3所示的半导体存储装置的可测试性电路30），DFT 902输出物理数据“0”和“1”至测试台903。

其中，存储阵列901中的空心圆可以表示true cell，阴影圆可以表示bar cell。DFT 902中包括X/Y地址控制器9021（对应图4中存储单元类型确定电路301）。

通过图9可以看出，通过DFT 902可以根据输入的逻辑数据“0”和“1”对bar cell对应的逻辑数据进行反相处理，输出对应的物理数据，以将真实的物理数据传递至测试台903，进行存储器芯片失效的数据处理与分析。

图10是本公开另一示例性实施例的半导体存储装置的测试系统的示意图。

如图10所示，从存储阵列1001（对应图9中的存储阵列901）的地址线输出待测试的存储单元的地址信号（包括待测试的存储单元的行地址X<0:m>，这里假设存储阵列1001中包括m+1行，m为大于或等于0的整数），可以基于地址编码文件的编码规则确定待测试的存储单元的类型标识Type_s，将类型标识Type_s输出至存储单元类型确定电路1002（对应图4中存储单元类型确定电路301和图6中的同或门3011），存储单元类型确定电路1002输出待测试的存储单元的类型指示信号Type_ind至数据反转电路1003（对应图4中的数据反转电路302和图7中的第二异或门3021）的第一输入端。半导体存储装置的感应放大器和刷新放大器1004通过数据线输出待测试存储单元的逻辑数据Log_D（“1”或“0”）至数据反转电路1003的第二输入端，数据反转电路1003输出物理数据“0”或“1”至二选一数据选择器MUX1005（对应图8中的数据选通器303），二选一数据选择器MUX 1005选择输出物理数据“0”或“1”至测试台1006，以便于通过测试台1006分析物理数据“0”或“1”。

同时存储单元类型确定电路1002和数据反转电路1003还可以接收到测试模式使能信号，以使能存储单元类型确定电路1002和数据反转电路1003工作。

在上述实施例的基础上，本公开实施例还提供了一种半导体存储装置的数据测试方法，该方法可以应用于半导体存储装置的片内控制器。

图11是本公开实施例的半导体存储装置的数据测试方法的实现流程示意图。

如图11所示，本公开实施例的半导体存储装置的数据测试方法可以包括以下步骤：

步骤S1101：获取半导体存储装置中待测试的存储单元的行地址和待测试的存储单元中存储的逻辑数据。

步骤S1102：根据待测试的存储单元的行地址从地址编码文件中查找待测试的存储单元的类型标识。

步骤S1103：根据查找的待测试的存储单元的类型标识确定待测试的存储单元的类型，以当待测试的存储单元的类型为第一类型时，使得可测试性电路对待测试的存储单元中存储的逻辑数据进行反转并输出反转后的待测试的存储单元中存储的逻辑数据作为待测试的存储单元的目标测试数据，当待测试的存储单元的类型为第二类型时，使得可测试性电路输出逻辑数据作为待测试的存储单元的目标测试数据。

其中，第一类型可以用于表示存储单元传输的逻辑数据与存储的物理数据相反；第二类型可以用于表示存储单元传输的逻辑数据与存储的物理数据相同。

在上述实施例的基础上，本公开实施例还提供了一种半导体存储装置，该半导体存储装置包括：如上述任一实施例的半导体存储装置的可测试性电路。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (7)

1.一种半导体存储装置的可测试性电路，其特征在于，包括：

数据转换电路，用于接收所述半导体存储装置中待测试的存储单元的类型标识和待测试的存储单元中存储的逻辑数据，根据所述待测试的存储单元的类型标识确定所述待测试的存储单元的类型，在所述待测试的存储单元的类型为第一类型时，对所述待测试的存储单元中存储的逻辑数据进行反转并输出反转后的所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据；在所述待测试的存储单元的类型为第二类型时，输出所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据；

其中，所述第一类型用于表示存储单元传输的逻辑数据与存储的物理数据相反；所述第二类型用于表示存储单元传输的逻辑数据与存储的物理数据相同；

所述数据转换电路包括：

存储单元类型确定电路，用于接收并根据所述待测试的存储单元的类型标识输出所述待测试的存储单元的类型指示信号，所述类型指示信号用于指示所述待测试的存储单元的类型为所述第一类型或所述第二类型；

数据反转电路，用于接收所述待测试的存储单元中存储的逻辑数据和所述类型指示信号，在所述类型指示信号指示所述待测试的存储单元的类型为所述第一类型时，对所述待测试的存储单元中存储的逻辑数据进行反转，并输出反转后的所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据；在所述类型指示信号指示所述待测试的存储单元的类型为所述第二类型时，输出所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据；

所述存储单元类型确定电路包括：

同或门，用于接收并根据所述待测试的存储单元的类型标识和预设输入信号输出所述待测试的存储单元的类型指示信号；

所述同或门包括：

第一异或门，用于接收并根据所述预设输入信号和所述待测试的存储单元的类型标识输出第一异或输出信号；

第一反相器，用于接收并根据所述第一异或输出信号输出所述待测试的存储单元的类型指示信号。

2.如权利要求1所述的电路，其特征在于，所述第一异或门包括：

第二反相器，用于接收并根据所述预设输入信号输出第一反相输出信号；

第三反相器，用于接收并根据所述待测试的存储单元的类型标识输出第二反相输出信号；

第一传输门，用于接收并将所述第一反相输出信号传输至所述第一反相器的输入端；

第二传输门，用于接收并将所述第二反相输出信号传输至所述第一反相器的输入端；

第一晶体管，其第二极与所述第一反相器的输入端耦接，其控制极与所述第三反相器的输出端耦接，用于接收所述第二反相输出信号；

第二晶体管，其第二极与所述第一晶体管的第一极耦接，其第一极与接地电源电压耦接，其控制极与所述第二反相器的输出端耦接，用于接收所述第一反相输出信号，以使所述第一传输门、所述第二传输门、所述第一晶体管和所述第二晶体管根据所述第一反相输出信号和所述第二反相输出信号生成所述第一异或输出信号。

3.如权利要求2所述的电路，其特征在于，所述第一晶体管和所述第二晶体管均为NMOS管。

4.如权利要求1所述的电路，其特征在于，所述数据反转电路包括：

第二异或门，用于接收并根据所述类型指示信号和所述待测试的存储单元中存储的逻辑数据输出所述目标测试数据。

5.如权利要求1至4任一项所述的电路，其特征在于，还包括：

数据选通器，其输入端耦接所述数据转换电路的输出端，其控制端用于接收输出选择信号，选择输出处于第一电平或第二电平的所述目标测试数据。

6.如权利要求1至4任一项所述的电路，其特征在于，还包括：

测试模式电路，用于接收并根据测试模式选择信号，选择使能或关闭所述数据转换电路。

7.一种半导体存储装置的数据测试方法，其特征在于，包括：

获取所述半导体存储装置中待测试的存储单元的行地址和所述待测试的存储单元中存储的逻辑数据；

根据所述待测试的存储单元的行地址从地址编码文件中查找所述待测试的存储单元的类型标识；

根据查找的所述待测试的存储单元的类型标识确定所述待测试的存储单元的类型，以当所述待测试的存储单元的类型为第一类型时，使得可测试性电路对所述待测试的存储单元中存储的逻辑数据进行反转并输出反转后的所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据，当所述待测试的存储单元的类型为第二类型时，使得所述可测试性电路输出所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据；

其中，所述第一类型用于表示存储单元传输的逻辑数据与存储的物理数据相反；所述第二类型用于表示存储单元传输的逻辑数据与存储的物理数据相同；

其中，所述可测试性电路包括数据转换电路，所述数据转换电路包括：

存储单元类型确定电路，用于接收并根据所述待测试的存储单元的类型标识输出所述待测试的存储单元的类型指示信号，所述类型指示信号用于指示所述待测试的存储单元的类型为所述第一类型或所述第二类型；

数据反转电路，用于接收所述待测试的存储单元中存储的逻辑数据和所述类型指示信号，在所述类型指示信号指示所述待测试的存储单元的类型为所述第一类型时，对所述待测试的存储单元中存储的逻辑数据进行反转，并输出反转后的所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据；在所述类型指示信号指示所述待测试的存储单元的类型为所述第二类型时，输出所述待测试的存储单元中存储的逻辑数据作为所述待测试的存储单元的目标测试数据；

所述存储单元类型确定电路包括：

同或门，用于接收并根据所述待测试的存储单元的类型标识和预设输入信号输出所述待测试的存储单元的类型指示信号；

所述同或门包括：

第一异或门，用于接收并根据所述预设输入信号和所述待测试的存储单元的类型标识输出第一异或输出信号；

第一反相器，用于接收并根据所述第一异或输出信号输出所述待测试的存储单元的类型指示信号。