JPH08129899A - 半導体メモリの故障自己診断装置 - Google Patents
半導体メモリの故障自己診断装置Info
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- JPH08129899A JPH08129899A JP6290422A JP29042294A JPH08129899A JP H08129899 A JPH08129899 A JP H08129899A JP 6290422 A JP6290422 A JP 6290422A JP 29042294 A JP29042294 A JP 29042294A JP H08129899 A JPH08129899 A JP H08129899A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 小規模な簡単な回路で、メモリの故障診断の
時に、マーチとチェッカーを同時に実行できてメモリの
故障検出率を高めることができる半導体メモリの故障自
己診断装置を提供する。 【構成】 ＣＰＵ１からデータ発生回路２とアドレス発
生回路３を介してメモリ５にデータを書き込み、クロッ
ク発生回路６のタイミングで比較器４に入力し、メモリ
５の出力とデータ発生回路２の出力を比較してＦＦ９か
ら不良信号を出力する。また、クロック発生回路６のク
ロック信号でセット信号・リセット信号として動作する
ＦＦ８と、ＦＦ８の出力とアドレス発生回路３の出力ア
ドレスのうち最下位ビットであるＡ０信号とをＥＯＲし
て反転信号を出力するＥＯＲゲート１２およびＥＯＲ１
２の出力でデータ発生回路２の出力データを反転するＥ
ＯＲゲート１１を備える。
時に、マーチとチェッカーを同時に実行できてメモリの
故障検出率を高めることができる半導体メモリの故障自
己診断装置を提供する。 【構成】 ＣＰＵ１からデータ発生回路２とアドレス発
生回路３を介してメモリ５にデータを書き込み、クロッ
ク発生回路６のタイミングで比較器４に入力し、メモリ
５の出力とデータ発生回路２の出力を比較してＦＦ９か
ら不良信号を出力する。また、クロック発生回路６のク
ロック信号でセット信号・リセット信号として動作する
ＦＦ８と、ＦＦ８の出力とアドレス発生回路３の出力ア
ドレスのうち最下位ビットであるＡ０信号とをＥＯＲし
て反転信号を出力するＥＯＲゲート１２およびＥＯＲ１
２の出力でデータ発生回路２の出力データを反転するＥ
ＯＲゲート１１を備える。
Description
【０００１】
【発明の技術分野】この発明は半導体メモリの故障自己
診断装置についてのものであり、特に、多ビットで大容
量の半導体メモリを搭載したＩＣテスタにおける半導体
メモリの故障自己診断装置についてのものである。
診断装置についてのものであり、特に、多ビットで大容
量の半導体メモリを搭載したＩＣテスタにおける半導体
メモリの故障自己診断装置についてのものである。
【０００２】
【従来の技術】つぎに、従来技術による半導体メモリの
故障自己診断装置の構成を図６に示す。図６は特開平６
ー７５０２３号に記載されているものであり、１はＣＰ
Ｕ、２はデータ発生回路、３はアドレス発生回路、４は
比較器、５はメモリ、６はクロック発生回路、７はテス
ト終了検出回路、８は切換回路、９はフリップフロップ
（以下、ＦＦという。）、１０〜１４は分周回路、１５
〜１７はセレクタ、１８は反転回路である。
故障自己診断装置の構成を図６に示す。図６は特開平６
ー７５０２３号に記載されているものであり、１はＣＰ
Ｕ、２はデータ発生回路、３はアドレス発生回路、４は
比較器、５はメモリ、６はクロック発生回路、７はテス
ト終了検出回路、８は切換回路、９はフリップフロップ
（以下、ＦＦという。）、１０〜１４は分周回路、１５
〜１７はセレクタ、１８は反転回路である。
【０００３】ここで、ＣＰＵ１の出力１Ｂは、書き込み
モードで「Ｈ」、読み出しモードで「Ｌ」をそれぞれ出
力する。また、出力１Ｄは、チェッカーモードで「Ｈ」
を出力し、マーチモードで「Ｌ」をそれぞれ出力する。
そして、ＣＰＵ１からの出力１Ｃは分周回路１０に入力
し、クロック発生回路６のクロック６Ｅを分周する。
モードで「Ｈ」、読み出しモードで「Ｌ」をそれぞれ出
力する。また、出力１Ｄは、チェッカーモードで「Ｈ」
を出力し、マーチモードで「Ｌ」をそれぞれ出力する。
そして、ＣＰＵ１からの出力１Ｃは分周回路１０に入力
し、クロック発生回路６のクロック６Ｅを分周する。
【０００４】分周回路１１はクロック発生回路６のクロ
ック６Ａを分周する。分周回路１２はクロック発生回路
６のクロック６Ｂを分周する。分周回路１３はクロック
発生回路６のクロック６Ｄを分周する。分周回路１４は
分周回路１２の出力を分周する。
ック６Ａを分周する。分周回路１２はクロック発生回路
６のクロック６Ｂを分周する。分周回路１３はクロック
発生回路６のクロック６Ｄを分周する。分周回路１４は
分周回路１２の出力を分周する。
【０００５】セレクタ１５はクロック発生回路６のクロ
ック６Ａと分周回路１１の出力を入力とし、またＣＰＵ
１の出力１Ｂが「Ｈ」のときには出力クロック６Ａを、
「Ｌ」のときには分周回路１１の出力１１Ａをそれぞれ
選択する。セレクタ１６は分周回路１２の出力と分周回
路１４の出力を入力とし、またＡＮＤゲート２２の出力
が「Ｈ」のときには分周回路１４の出力１４Ａを、
「Ｌ」のときには分周回路１２の出力１２Ａをそれぞれ
選択する。セレクタ１７はクロック発生回路６のクロッ
ク６Ｃの反転信号とゲート２３の出力を入力とし、また
ＣＰＵ１の出力１Ｂが「Ｈ」のときゲート２３の出力２
３Ａを、「Ｌ」のとき出力クロック６Ｃをそれぞれ選択
する。反転回路１８はデータ発生回路２の出力とＡＮＤ
ゲート２０の出力を入力とし、切換回路８の入力にデー
タを与える。
ック６Ａと分周回路１１の出力を入力とし、またＣＰＵ
１の出力１Ｂが「Ｈ」のときには出力クロック６Ａを、
「Ｌ」のときには分周回路１１の出力１１Ａをそれぞれ
選択する。セレクタ１６は分周回路１２の出力と分周回
路１４の出力を入力とし、またＡＮＤゲート２２の出力
が「Ｈ」のときには分周回路１４の出力１４Ａを、
「Ｌ」のときには分周回路１２の出力１２Ａをそれぞれ
選択する。セレクタ１７はクロック発生回路６のクロッ
ク６Ｃの反転信号とゲート２３の出力を入力とし、また
ＣＰＵ１の出力１Ｂが「Ｈ」のときゲート２３の出力２
３Ａを、「Ｌ」のとき出力クロック６Ｃをそれぞれ選択
する。反転回路１８はデータ発生回路２の出力とＡＮＤ
ゲート２０の出力を入力とし、切換回路８の入力にデー
タを与える。
【０００６】メモリ５は切換回路８の出力８Ａをデータ
入力し、セレクタ１７の出力のタイミングでデータを書
き込む。比較器４はメモリ５の出力と切換回路８の出力
８Ｂのデータを入力とし、ＮＡＮＤゲート２４のタイミ
ングで出力４Ａを出力する。ＮＡＮＤゲート２４は、分
周回路１３の出力１３ＡとＣＰＵ１の出力１Ｂの反転出
力を入力とする。
入力し、セレクタ１７の出力のタイミングでデータを書
き込む。比較器４はメモリ５の出力と切換回路８の出力
８Ｂのデータを入力とし、ＮＡＮＤゲート２４のタイミ
ングで出力４Ａを出力する。ＮＡＮＤゲート２４は、分
周回路１３の出力１３ＡとＣＰＵ１の出力１Ｂの反転出
力を入力とする。
【０００７】図６の装置では、メモリ５をテストする前
に、各部の条件を設定する。これは、ＣＰＵ１から入力
データ１Ａによりテストするアドレス範囲のスタートア
ドレスをアドレス発生回路３に与え、また同様に入力デ
ータ１Ａによりテストするアドレスの範囲をテスト終了
検出回路７に与えることで行われる。さらに、メモリ５
をテストする時の条件をアドレス発生回路３とテスト終
了検出回路７にセットする。また、データ発生回路２
は、ＣＰＵ１の入力データ１Ａにより、テストデータを
与える。
に、各部の条件を設定する。これは、ＣＰＵ１から入力
データ１Ａによりテストするアドレス範囲のスタートア
ドレスをアドレス発生回路３に与え、また同様に入力デ
ータ１Ａによりテストするアドレスの範囲をテスト終了
検出回路７に与えることで行われる。さらに、メモリ５
をテストする時の条件をアドレス発生回路３とテスト終
了検出回路７にセットする。また、データ発生回路２
は、ＣＰＵ１の入力データ１Ａにより、テストデータを
与える。
【０００８】次に、マーチの書き込みの場合について、
図６を参照して説明する。ここで、「マーチ」とは、メ
モリの全てのセルに「０」を書き込んだあと、１セルづ
つ読み出し・書き込みを繰り返していき、続いて反転デ
ータについて、同様のシーケンスを繰り返すことによ
り、アドレス系の固定不良がほぼ完全に検出するように
したものである。
図６を参照して説明する。ここで、「マーチ」とは、メ
モリの全てのセルに「０」を書き込んだあと、１セルづ
つ読み出し・書き込みを繰り返していき、続いて反転デ
ータについて、同様のシーケンスを繰り返すことによ
り、アドレス系の固定不良がほぼ完全に検出するように
したものである。
【０００９】まず、マーチの書き込みは、初めに、全ア
ドレスに「１」または「０」を書き、その値が書けるの
かをチェックすることで行われる。具体的には、上記の
条件をセットした後、ＣＰＵ１の書き込み／読み出しモ
ード信号１Ｂが「Ｈ」、チェッカー／マーチモード出力
１Ｄが「Ｌ」のとき、セレクタ１５は「Ｈ」がセットさ
れ、ＣＰＵ１からスタート信号１Ｃがクロック発生回路
６に与えられ、出力クロック６Ａが出力され、アドレス
発生回路３、データ発生回路２、テスト終了検出回路７
にデータがセットされる。
ドレスに「１」または「０」を書き、その値が書けるの
かをチェックすることで行われる。具体的には、上記の
条件をセットした後、ＣＰＵ１の書き込み／読み出しモ
ード信号１Ｂが「Ｈ」、チェッカー／マーチモード出力
１Ｄが「Ｌ」のとき、セレクタ１５は「Ｈ」がセットさ
れ、ＣＰＵ１からスタート信号１Ｃがクロック発生回路
６に与えられ、出力クロック６Ａが出力され、アドレス
発生回路３、データ発生回路２、テスト終了検出回路７
にデータがセットされる。
【００１０】そのとき、ＯＲゲート１９は「Ｌ」が出力
され、ＡＮＤゲート２２は「Ｌ」が出力され、セレクタ
１６は「Ｌ」がセットされる。分周回路１２の出力１２
ＡがＡＮＤゲート２０の入力（ＯＲゲート１９の出力）
に「Ｌ」が与えられるため、出力は「Ｌ」一定である。
そのため反転回路１８の出力１８Ａは、データがスルー
状態で出力され、切換回路８の入力に与えられる。そし
て分周回路１０の出力１０Ａと、書き込み／読み出しモ
ード信号１Ｂの出力をＯＲゲート２１の入力に与え、こ
のとき出力は「Ｈ」の状態になる。そのため、切換回路
８の出力は８Ａ側に出力される。このとき、セレクタ１
７の出力は、クロック発生回路６の出力クロック６Ｃを
メモリ５のＷＥ（ライトイネーブル）に与えることによ
って、データがアドレス毎にメモリに書き込まれる。
され、ＡＮＤゲート２２は「Ｌ」が出力され、セレクタ
１６は「Ｌ」がセットされる。分周回路１２の出力１２
ＡがＡＮＤゲート２０の入力（ＯＲゲート１９の出力）
に「Ｌ」が与えられるため、出力は「Ｌ」一定である。
そのため反転回路１８の出力１８Ａは、データがスルー
状態で出力され、切換回路８の入力に与えられる。そし
て分周回路１０の出力１０Ａと、書き込み／読み出しモ
ード信号１Ｂの出力をＯＲゲート２１の入力に与え、こ
のとき出力は「Ｈ」の状態になる。そのため、切換回路
８の出力は８Ａ側に出力される。このとき、セレクタ１
７の出力は、クロック発生回路６の出力クロック６Ｃを
メモリ５のＷＥ（ライトイネーブル）に与えることによ
って、データがアドレス毎にメモリに書き込まれる。
【００１１】次に、図６の回路におけるマーチの読み出
しについて説明する。ＣＰＵ１の書き込み／読み出しモ
ード信号１Ｂが「Ｌ」、チェッカー／マーチモード出力
１Ｄが「Ｌ」のとき、セレクタ１５には「Ｌ」がセット
される。このため、分周回路１１の出力１１Ａが、アド
レス発生回路３、データ発生回路２、テスト終了検出回
路７にそれぞれ与えられる。このとき、ＯＲゲート１９
からは「Ｈ」が、ＡＮＤゲート２２からは「Ｌ」が、ま
たセレクタ１６からは分周回路１２の出力１２Ａがそれ
ぞれ出力される。
しについて説明する。ＣＰＵ１の書き込み／読み出しモ
ード信号１Ｂが「Ｌ」、チェッカー／マーチモード出力
１Ｄが「Ｌ」のとき、セレクタ１５には「Ｌ」がセット
される。このため、分周回路１１の出力１１Ａが、アド
レス発生回路３、データ発生回路２、テスト終了検出回
路７にそれぞれ与えられる。このとき、ＯＲゲート１９
からは「Ｈ」が、ＡＮＤゲート２２からは「Ｌ」が、ま
たセレクタ１６からは分周回路１２の出力１２Ａがそれ
ぞれ出力される。
【００１２】このためＡＮＤゲート２０の出力は、分周
回路１２の出力が反転回路１８に与えられてデータがス
ルー／反転を繰り返しされて、切換回路８の入力に与え
られる。そして分周回路１０の出力１０Ａの出力が与え
られ、出力８Ｂ側に出力する時にはスルーデータを、ま
た出力８Ａ側に出力する時は反転データを、それぞれ出
力する。そして、メモリ５のＷＥが「Ｌ」のときには、
セレクタ１７にはＮＡＮＤゲート２３の出力が出力さ
れ、メモリ５に書き込まれている反転したデータがアド
レス発生回路３の出力によってアドレスがきまって書き
込まれる。
回路１２の出力が反転回路１８に与えられてデータがス
ルー／反転を繰り返しされて、切換回路８の入力に与え
られる。そして分周回路１０の出力１０Ａの出力が与え
られ、出力８Ｂ側に出力する時にはスルーデータを、ま
た出力８Ａ側に出力する時は反転データを、それぞれ出
力する。そして、メモリ５のＷＥが「Ｌ」のときには、
セレクタ１７にはＮＡＮＤゲート２３の出力が出力さ
れ、メモリ５に書き込まれている反転したデータがアド
レス発生回路３の出力によってアドレスがきまって書き
込まれる。
【００１３】メモリ５のＷＥが「Ｈ」のときは読み出し
状態であり、メモリ５はアドレス発生回路３の出力によ
りデータが読み出され、比較器４に与えられる。比較器
４は、メモリ５の読み出しデータと切換回路８の出力と
を比較し（このときはメモリ５のＷＥがＲＥＡＤの出力
データをイネーブルによって制御して）、一致、不一致
を検出する。不一致のときは、比較器４は不一致信号４
Ａを出力し、これはＦＦ９のセット入力に与えられてＦ
Ｆ９はセット状態になり、不良信号３１を出力する。
状態であり、メモリ５はアドレス発生回路３の出力によ
りデータが読み出され、比較器４に与えられる。比較器
４は、メモリ５の読み出しデータと切換回路８の出力と
を比較し（このときはメモリ５のＷＥがＲＥＡＤの出力
データをイネーブルによって制御して）、一致、不一致
を検出する。不一致のときは、比較器４は不一致信号４
Ａを出力し、これはＦＦ９のセット入力に与えられてＦ
Ｆ９はセット状態になり、不良信号３１を出力する。
【００１４】次に、図６の回路においてチェッカーボー
ドの書き込みについて説明する。ここで、チェッカーボ
ードとは、メモリの全セルに交互に「Ｈ」と「Ｌ」を市
松模様に書き込み、つぎに読み出して比較するものであ
り、これによりセルの不良の検出とともにセル間のデー
タ干渉や最下位アドレスビットの多重選択不良を検出す
ることができる。図６の回路では、ＣＰＵ１のメモリ書
込みモード出力１Ｂが「Ｈ」、チェッカー／マーチモー
ド出力１Ｄが「Ｈ」のとき、セレクタ１５にはＨがセッ
トされクロック発生回路６の出力クロック６Ａが出力さ
れ、アドレス発生回路３、データ発生回路２、テスト終
了検出回路７に与えられる。
ドの書き込みについて説明する。ここで、チェッカーボ
ードとは、メモリの全セルに交互に「Ｈ」と「Ｌ」を市
松模様に書き込み、つぎに読み出して比較するものであ
り、これによりセルの不良の検出とともにセル間のデー
タ干渉や最下位アドレスビットの多重選択不良を検出す
ることができる。図６の回路では、ＣＰＵ１のメモリ書
込みモード出力１Ｂが「Ｈ」、チェッカー／マーチモー
ド出力１Ｄが「Ｈ」のとき、セレクタ１５にはＨがセッ
トされクロック発生回路６の出力クロック６Ａが出力さ
れ、アドレス発生回路３、データ発生回路２、テスト終
了検出回路７に与えられる。
【００１５】そのときＯＲゲート１９は「Ｈ」が出力さ
れ、ＡＮＤゲート２２には「Ｌ」が出されて、セレクタ
１６にセットされる。ＡＮＤゲート２０の入力は、ＯＲ
ゲート１９の出力が「Ｈ」のため、ＡＮＤゲート２０の
出力は分周回路１２の出力１２Ａになる。そのため、反
転回路出力８Ａはアドレス毎にスルー／反転した値を出
力し、またＯＲゲート２１には入力に「Ｈ」の信号がく
るため、切換回路８には「Ｈ」の値が与えられ、出力は
８Ａ側に出力される。
れ、ＡＮＤゲート２２には「Ｌ」が出されて、セレクタ
１６にセットされる。ＡＮＤゲート２０の入力は、ＯＲ
ゲート１９の出力が「Ｈ」のため、ＡＮＤゲート２０の
出力は分周回路１２の出力１２Ａになる。そのため、反
転回路出力８Ａはアドレス毎にスルー／反転した値を出
力し、またＯＲゲート２１には入力に「Ｈ」の信号がく
るため、切換回路８には「Ｈ」の値が与えられ、出力は
８Ａ側に出力される。
【００１６】このときセレクタ１７の出力は、クロック
発生回路６の出力クロック６Ｃをメモリ５のＷＥに与え
ることにより、データがアドレス毎に「Ｈ」→「Ｌ」→
「Ｈ」→「Ｌ」と反転しながらメモリ５に書き込まれ
る。
発生回路６の出力クロック６Ｃをメモリ５のＷＥに与え
ることにより、データがアドレス毎に「Ｈ」→「Ｌ」→
「Ｈ」→「Ｌ」と反転しながらメモリ５に書き込まれ
る。
【００１７】次に、チェッカーボードの読み出しモード
について説明する。ＣＰＵ１の書き込み／読み出しモー
ド信号１Ｂが「Ｌ」、チェッカー／マーチモード出力１
Ｄが「Ｈ」のとき、セレクタ１５には「Ｌ」がセットさ
れる。そして、分周回路１１の出力１１Ａが出力され
え、アドレス発生回路３、データ発生回路２、テスト終
了検出回路７にそれぞれ与えられる。そのとき、ＯＲゲ
ート１９は「Ｈ」が出力され、ＡＮＤゲート２２の第１
の入力には「Ｈ」がセットされる。
について説明する。ＣＰＵ１の書き込み／読み出しモー
ド信号１Ｂが「Ｌ」、チェッカー／マーチモード出力１
Ｄが「Ｈ」のとき、セレクタ１５には「Ｌ」がセットさ
れる。そして、分周回路１１の出力１１Ａが出力され
え、アドレス発生回路３、データ発生回路２、テスト終
了検出回路７にそれぞれ与えられる。そのとき、ＯＲゲ
ート１９は「Ｈ」が出力され、ＡＮＤゲート２２の第１
の入力には「Ｈ」がセットされる。
【００１８】また、セレクタ１６には分周回路１４の出
力１４Ａが出力される。このため、ＡＮＤゲート２０の
出力は分周回路１Ａの出力が反転回路１８に与えられ、
データがスルー／反転を繰り返して出力され、切換回路
８の入力に与えられる。そして、分周回路１０の出力１
０Ａの出力が切換回路８に与えられ、出力８Ｂ側に出力
する時はスルーデータを、また出力８Ａ側に出力する時
は反転データを、それぞれ出力する。これ以下は、マー
チの読み出しの場合と同じ動作をする。
力１４Ａが出力される。このため、ＡＮＤゲート２０の
出力は分周回路１Ａの出力が反転回路１８に与えられ、
データがスルー／反転を繰り返して出力され、切換回路
８の入力に与えられる。そして、分周回路１０の出力１
０Ａの出力が切換回路８に与えられ、出力８Ｂ側に出力
する時はスルーデータを、また出力８Ａ側に出力する時
は反転データを、それぞれ出力する。これ以下は、マー
チの読み出しの場合と同じ動作をする。
【００１９】また、セレクタ１５は、分周回路１１の出
力１１Ａ又はクロック発生回路６の出力クロック６Ａの
どちらかをセレクトしてアドレス発生回路３のアドレス
を＋１又は−１にし、データ発生回路２のデータを＋１
又は−１又は前の状態を保持する。同時に、テスト終了
検出回路７は、セレクタ１５の出力によってカウントダ
ウンし、カウントが「０」になるとテスト終了とみな
し、テスト終了信号を出し、クロック発生回路６に与え
る。クロック発生回路６はテスト終了信号を与えられる
とクロック発生を停止する。
力１１Ａ又はクロック発生回路６の出力クロック６Ａの
どちらかをセレクトしてアドレス発生回路３のアドレス
を＋１又は−１にし、データ発生回路２のデータを＋１
又は−１又は前の状態を保持する。同時に、テスト終了
検出回路７は、セレクタ１５の出力によってカウントダ
ウンし、カウントが「０」になるとテスト終了とみな
し、テスト終了信号を出し、クロック発生回路６に与え
る。クロック発生回路６はテスト終了信号を与えられる
とクロック発生を停止する。
【００２０】このように、図６の半導体メモリの故障自
己診断装置では、メモリの診断をクロック発生回路６の
出力クロック６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅのサイクル
で行う。
己診断装置では、メモリの診断をクロック発生回路６の
出力クロック６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅのサイクル
で行う。
【００２１】
【発明が解決しようとする課題】図６の構成は、メモリ
の故障自己判断をする際において、アドレッシングのマ
ーチとデータ発生のチェッカーが可能であり、メモリの
故障検出率を高めることができるものであるが、分周回
路が５回路、セレクタが３回路、ゲートを６個必要とし
たため、回路規模が大きく、また回路が複雑になるとい
う問題がある。
の故障自己判断をする際において、アドレッシングのマ
ーチとデータ発生のチェッカーが可能であり、メモリの
故障検出率を高めることができるものであるが、分周回
路が５回路、セレクタが３回路、ゲートを６個必要とし
たため、回路規模が大きく、また回路が複雑になるとい
う問題がある。
【００２２】この発明は、小規模な簡単な回路で、メモ
リの故障診断の時に、マーチとチェッカーを同時に実行
できてメモリの故障検出率を高めることができる半導体
メモリの故障自己診断装置を提供すること目的とする。
リの故障診断の時に、マーチとチェッカーを同時に実行
できてメモリの故障検出率を高めることができる半導体
メモリの故障自己診断装置を提供すること目的とする。
【００２３】
【課題を解決するための手段】この目的を達成するた
め、この発明は、診断のシーケンスプログラムが書き込
まれてライトモード信号とテストスタート信号を出力す
るＣＰＵと、メモリへの書き込み及びメモリ読み出し時
の期待データを発生するデータ発生回路と、前記メモリ
へ書き込み及び読み出し時のアドレスを発生するアドレ
ス発生回路と、前記ＣＰＵのテストスタート信号で起動
して出力を発生するクロック発生回路と、テスト終了を
検出して前記クロック発生回路の動作を停止させる停止
信号を出力するテスト終了検出回路と、前記クロック発
生回路の出力と前記ＣＰＵのテストスタート信号を入力
とするＯＲゲートと、前記クロック発生回路の出力をセ
ット信号とし前記ＯＲゲートの出力をリセット信号とす
るフリップフロップと、前記アドレス発生回路の出力ア
ドレスのうちの最下位ビットの出力と前記フリップフロ
ップの出力を入力とするＥＯＲゲートと、前記データ発
生回路の出力と前記ＥＯＲゲートの出力を入力として前
記データ発生回路の出力を反転または非反転して前記メ
モリ及び比較器に出力するＥＯＲゲートと、前記クロッ
ク発生回路の出力を入力として反転した出力を前記メモ
リのライトイネーブル入力に出力するＮＯＴゲートと、
前記ＣＰＵのライトモード信号とクロック発生回路の出
力を入力とするＮＡＮＤゲートと、前記メモリの読み出
しデータを第１の入力とし、前記ＥＯＲゲートの出力を
期待データとして第２の入力とし、前記ＮＡＮＤゲート
の出力でイネーブル信号をイネーブル入力とし、該イネ
ーブル信号により比較するかしないか制御し、比較する
時は前記第１の入力と前記第２の入力の一致、不一致を
検出する比較器と、前記比較器の出力をセット信号とし
て前記ＣＰＵのテストスタート信号をリセット信号とす
るフリップフロップとを備える。
め、この発明は、診断のシーケンスプログラムが書き込
まれてライトモード信号とテストスタート信号を出力す
るＣＰＵと、メモリへの書き込み及びメモリ読み出し時
の期待データを発生するデータ発生回路と、前記メモリ
へ書き込み及び読み出し時のアドレスを発生するアドレ
ス発生回路と、前記ＣＰＵのテストスタート信号で起動
して出力を発生するクロック発生回路と、テスト終了を
検出して前記クロック発生回路の動作を停止させる停止
信号を出力するテスト終了検出回路と、前記クロック発
生回路の出力と前記ＣＰＵのテストスタート信号を入力
とするＯＲゲートと、前記クロック発生回路の出力をセ
ット信号とし前記ＯＲゲートの出力をリセット信号とす
るフリップフロップと、前記アドレス発生回路の出力ア
ドレスのうちの最下位ビットの出力と前記フリップフロ
ップの出力を入力とするＥＯＲゲートと、前記データ発
生回路の出力と前記ＥＯＲゲートの出力を入力として前
記データ発生回路の出力を反転または非反転して前記メ
モリ及び比較器に出力するＥＯＲゲートと、前記クロッ
ク発生回路の出力を入力として反転した出力を前記メモ
リのライトイネーブル入力に出力するＮＯＴゲートと、
前記ＣＰＵのライトモード信号とクロック発生回路の出
力を入力とするＮＡＮＤゲートと、前記メモリの読み出
しデータを第１の入力とし、前記ＥＯＲゲートの出力を
期待データとして第２の入力とし、前記ＮＡＮＤゲート
の出力でイネーブル信号をイネーブル入力とし、該イネ
ーブル信号により比較するかしないか制御し、比較する
時は前記第１の入力と前記第２の入力の一致、不一致を
検出する比較器と、前記比較器の出力をセット信号とし
て前記ＣＰＵのテストスタート信号をリセット信号とす
るフリップフロップとを備える。
【００２４】
【作用】この構成によれば、分周回路５回路、セレクタ
３回路、ゲート６個必要とした従来構成に比べて、同じ
機能で回路規模を小さくでき、また回路が容易に構成さ
れるようになる。
３回路、ゲート６個必要とした従来構成に比べて、同じ
機能で回路規模を小さくでき、また回路が容易に構成さ
れるようになる。
【００２５】
【実施例】つぎに、この発明による半導体メモリ故障自
己診断装置の実施例の構成を図１に示す。図１の１はＣ
ＰＵ、２はデータ発生回路、３はアドレス発生回路、４
は比較器、５はメモリ、６はクロック発生回路、７はテ
スト終了検出回路、８と９はＦＦ、１１０はＯＲゲー
ト、１１１と１１２はＥＯＲゲート、１１３はＮＡＮＤ
ゲート、１１４はＮＯＴゲートである。図１で、ＣＰＵ
１の出力１Ｂは書き込みモードで「Ｈ」、マーチ＆チェ
ッカーモードで「Ｌ」を出力する。
己診断装置の実施例の構成を図１に示す。図１の１はＣ
ＰＵ、２はデータ発生回路、３はアドレス発生回路、４
は比較器、５はメモリ、６はクロック発生回路、７はテ
スト終了検出回路、８と９はＦＦ、１１０はＯＲゲー
ト、１１１と１１２はＥＯＲゲート、１１３はＮＡＮＤ
ゲート、１１４はＮＯＴゲートである。図１で、ＣＰＵ
１の出力１Ｂは書き込みモードで「Ｈ」、マーチ＆チェ
ッカーモードで「Ｌ」を出力する。
【００２６】図１で、メモリ５をテストする前には、各
部の条件を設定する。つまり、ＣＰＵ１から入力データ
１Ａによりテストするアドレス範囲のスタートアドレス
をアドレス発生回路３に与える。同様に、入力データ１
Ａによりテストするアドレスの範囲をテスト終了検出回
路７に与える。
部の条件を設定する。つまり、ＣＰＵ１から入力データ
１Ａによりテストするアドレス範囲のスタートアドレス
をアドレス発生回路３に与える。同様に、入力データ１
Ａによりテストするアドレスの範囲をテスト終了検出回
路７に与える。
【００２７】つぎに、６４Ｋの容量をもつメモリ５をテ
ストする時の条件の例を図２を参照して説明する。図２
で、６４Ｋのうち０番地から９９番地までテストする場
合は、アドレス発生回路３には「０」をセットし、テス
ト終了検出回路７には（９９−０＋１）＝１００を与え
る。またデータ発生回路２には、ＣＰＵ１の入力データ
１Ａによりテストデータを与える。
ストする時の条件の例を図２を参照して説明する。図２
で、６４Ｋのうち０番地から９９番地までテストする場
合は、アドレス発生回路３には「０」をセットし、テス
ト終了検出回路７には（９９−０＋１）＝１００を与え
る。またデータ発生回路２には、ＣＰＵ１の入力データ
１Ａによりテストデータを与える。
【００２８】次に、図１の装置におけるマーチとチェッ
カーの書き込みの場合について説明する。ここで、マー
チとは、メモリの全てのセルに「０」を書き込んだあ
と、１セルづつ読み出し、反転データの読み込みを繰り
返していき、続いて反転したデータについて、同様のシ
ーケンスを繰り返すことにより、アドレス系の固定不良
がほぼ完全に検出できるものである。またチェッカーと
は、メモリの全セルに交互に「１」「０」を市松模様に
書き込み、次に読み出して比較するものであり、セルの
不良の検出とともにセル間のデータ干渉や最下位アドレ
スビットの多重選択不良を検出するものである。
カーの書き込みの場合について説明する。ここで、マー
チとは、メモリの全てのセルに「０」を書き込んだあ
と、１セルづつ読み出し、反転データの読み込みを繰り
返していき、続いて反転したデータについて、同様のシ
ーケンスを繰り返すことにより、アドレス系の固定不良
がほぼ完全に検出できるものである。またチェッカーと
は、メモリの全セルに交互に「１」「０」を市松模様に
書き込み、次に読み出して比較するものであり、セルの
不良の検出とともにセル間のデータ干渉や最下位アドレ
スビットの多重選択不良を検出するものである。
【００２９】初めに、全アドレスにチェッカーデータを
書く。そして、ＣＰＵ１のライトモード信号１Ｂは
「Ｈ」を出力し、ＮＡＮＤゲート１１３に与えること
で、ＮＡＮＤゲート１１３の出力は「Ｈ」となり、また
比較器４のイネーブル入力に与えることで、比較器４は
比較しなくなる。
書く。そして、ＣＰＵ１のライトモード信号１Ｂは
「Ｈ」を出力し、ＮＡＮＤゲート１１３に与えること
で、ＮＡＮＤゲート１１３の出力は「Ｈ」となり、また
比較器４のイネーブル入力に与えることで、比較器４は
比較しなくなる。
【００３０】ＣＰＵ１からスタート信号１Ｃがクロック
発生回路６に与えられると、クロック発生回路６は起動
して、クロック６Ａ・６Ｂ・６Ｃ・６Ｄが順に繰り返し
出力する。また、スタート信号１Ｃは、ＯＲゲート１１
０を経由してＦＦ８のリセット信号として与え、ＦＦ８
の出力を「Ｌ」にする。
発生回路６に与えられると、クロック発生回路６は起動
して、クロック６Ａ・６Ｂ・６Ｃ・６Ｄが順に繰り返し
出力する。また、スタート信号１Ｃは、ＯＲゲート１１
０を経由してＦＦ８のリセット信号として与え、ＦＦ８
の出力を「Ｌ」にする。
【００３１】クロック６Ａは、ＮＡＮＤゲート１１３に
与えられるが、ＣＰＵ１からのライトモード信号１８が
「Ｈ」のため、これを受けつけない。クロック６ＢはＦ
Ｆ８のリセット信号として与え、ＦＦ８の出力を「Ｈ」
にし、ＥＯＲゲート１１２に与える。ＥＯＲゲート１１
２は、アドレス発生回路３の出力のうち、アドレスの最
下位ビットのＡ０信号とＥＯＲした出力１１２Ａを、Ｅ
ＯＲゲート１１１に与える。
与えられるが、ＣＰＵ１からのライトモード信号１８が
「Ｈ」のため、これを受けつけない。クロック６ＢはＦ
Ｆ８のリセット信号として与え、ＦＦ８の出力を「Ｈ」
にし、ＥＯＲゲート１１２に与える。ＥＯＲゲート１１
２は、アドレス発生回路３の出力のうち、アドレスの最
下位ビットのＡ０信号とＥＯＲした出力１１２Ａを、Ｅ
ＯＲゲート１１１に与える。
【００３２】データ発生回路２の出力は、ＥＯＲゲート
１１１に与えられ、ＥＯＲゲート１１２の出力である反
転信号１１２Ａにより、データを反転または非反転し
て、メモリ５の入力データに与えられる。クロック６Ｃ
は、ＮＯＴゲート１１４によって反転し、メモリ５のＷ
Ｅ（ライトイネーブル）入力に与えられ、メモリ５にデ
ータを書き込む。クロック６Ｄは、アドレス発生回路
３、データ発生回路２、テスト終了検出回路７に与えら
れ、次にデータがセットされる。そして、テスト終了検
出回路７からテスト終了の時の停止信号が出力し、クロ
ック発生回路６の動作を停止する迄、これらが繰り返さ
れ、データがアドレスごとに「０１０１…」とメモリに
書き込まれる。
１１１に与えられ、ＥＯＲゲート１１２の出力である反
転信号１１２Ａにより、データを反転または非反転し
て、メモリ５の入力データに与えられる。クロック６Ｃ
は、ＮＯＴゲート１１４によって反転し、メモリ５のＷ
Ｅ（ライトイネーブル）入力に与えられ、メモリ５にデ
ータを書き込む。クロック６Ｄは、アドレス発生回路
３、データ発生回路２、テスト終了検出回路７に与えら
れ、次にデータがセットされる。そして、テスト終了検
出回路７からテスト終了の時の停止信号が出力し、クロ
ック発生回路６の動作を停止する迄、これらが繰り返さ
れ、データがアドレスごとに「０１０１…」とメモリに
書き込まれる。
【００３３】次に、マーチとチェッカーの読み出し、書
き込みの場合について説明する。ＣＰＵ１のライトモー
ド信号１Ｂは「Ｌ」を出力し、ＮＡＮＤゲート１１３に
与え、ＮＡＮＤゲート１１３はクロック６Ａにより出力
１１３Ａが制御される。ＣＰＵの１Ａにより、アドレス
発生回路３、テスト終了検出回路７に、書き込みの時と
同じデータをセットし、データ発生回路２には反転した
データがセットされる。
き込みの場合について説明する。ＣＰＵ１のライトモー
ド信号１Ｂは「Ｌ」を出力し、ＮＡＮＤゲート１１３に
与え、ＮＡＮＤゲート１１３はクロック６Ａにより出力
１１３Ａが制御される。ＣＰＵの１Ａにより、アドレス
発生回路３、テスト終了検出回路７に、書き込みの時と
同じデータをセットし、データ発生回路２には反転した
データがセットされる。
【００３４】ＣＰＵ１からスタート信号１Ｃがクロック
発生回路６に与えられるとクロック発生回路６は起動
し、クロック６Ａ・６Ｂ・６Ｃ・６Ｄが順に繰り返し出
力する。クロック６ＡはＮＡＮＤゲート１１３に与えら
れる。ここで、ＣＰＵ１からのライトモード信号１Ｂが
「Ｌ」のため、クロック６Ａを反転し、比較器４のイネ
ーブル信号として与え、メモリ５の出力とＥＯＲゲート
１１１の期待データ１１１Ａと比較して、一致、不一致
を検出する。
発生回路６に与えられるとクロック発生回路６は起動
し、クロック６Ａ・６Ｂ・６Ｃ・６Ｄが順に繰り返し出
力する。クロック６ＡはＮＡＮＤゲート１１３に与えら
れる。ここで、ＣＰＵ１からのライトモード信号１Ｂが
「Ｌ」のため、クロック６Ａを反転し、比較器４のイネ
ーブル信号として与え、メモリ５の出力とＥＯＲゲート
１１１の期待データ１１１Ａと比較して、一致、不一致
を検出する。
【００３５】不一致の時は、比較器４は不一致信号４Ａ
を出力し、ＦＦ９のセット入力に与えられ、ＦＦ９はセ
ット状態となり、不良信号９Ａを出力する。クロック６
Ｂ・６Ｃ・６Ｄは、マーチとチェッカーの書き込みの場
合と同じ動作を行う。この動作は、テスト終了検出回路
７からテスト終了の時の停止信号が出力され、クロック
発生回路６の動作を停止するまで繰り返され、データが
アドレス毎に、０番地０：リード後 １：ライト、１番
地１：リード後 ０：ライト、２番地 ０：リード後
１：ライト‥‥を繰り返す。そして、このようにしてメ
モリ５の自己診断が行われる。
を出力し、ＦＦ９のセット入力に与えられ、ＦＦ９はセ
ット状態となり、不良信号９Ａを出力する。クロック６
Ｂ・６Ｃ・６Ｄは、マーチとチェッカーの書き込みの場
合と同じ動作を行う。この動作は、テスト終了検出回路
７からテスト終了の時の停止信号が出力され、クロック
発生回路６の動作を停止するまで繰り返され、データが
アドレス毎に、０番地０：リード後 １：ライト、１番
地１：リード後 ０：ライト、２番地 ０：リード後
１：ライト‥‥を繰り返す。そして、このようにしてメ
モリ５の自己診断が行われる。
【００３６】図３に、図１の装置におけるマーチとチェ
ッカーの書き込みモードと、読み出し／書き込みモード
のタイムチャートを示した。図３の（ａ）・（ｂ）・
（ｃ）・（ｄ）は、クロック発生回路６の出力である。
より詳しくは、（ａ）はクロック６Ａの波形、（ｂ）は
クロック６Ｂの波形、（ｃ）はクロック６Ｃの波形、
（ｄ）はクロック６Ｄの波形である。図３（ｅ）は、Ｃ
ＰＵ１のライトモード信号１Ｂであり、Ｈレベル一定で
ある。図３（ｆ）はアドレス発生回路３の出力であり、
図３（ｄ）のクロック６Ｄに同期してアドレスを発生す
る。図３（ｇ）はデータ発生回路２の出力であり、Ｈレ
ベル一定である。図３（ｈ）は、ＦＦ８の出力８Ａの波
形であり、クロック発生回路６のクロック６Ｂに同期し
てＨレベルになり、またクロック６Ｄに同期してＬレベ
ルになる。
ッカーの書き込みモードと、読み出し／書き込みモード
のタイムチャートを示した。図３の（ａ）・（ｂ）・
（ｃ）・（ｄ）は、クロック発生回路６の出力である。
より詳しくは、（ａ）はクロック６Ａの波形、（ｂ）は
クロック６Ｂの波形、（ｃ）はクロック６Ｃの波形、
（ｄ）はクロック６Ｄの波形である。図３（ｅ）は、Ｃ
ＰＵ１のライトモード信号１Ｂであり、Ｈレベル一定で
ある。図３（ｆ）はアドレス発生回路３の出力であり、
図３（ｄ）のクロック６Ｄに同期してアドレスを発生す
る。図３（ｇ）はデータ発生回路２の出力であり、Ｈレ
ベル一定である。図３（ｈ）は、ＦＦ８の出力８Ａの波
形であり、クロック発生回路６のクロック６Ｂに同期し
てＨレベルになり、またクロック６Ｄに同期してＬレベ
ルになる。
【００３７】図３（ｉ）はＥＯＲゲート１２の出力１２
Ａの波形であり、アドレス発生回路３の出力アドレスの
うち最下位ビットのＡ０信号と図３（ｈ）のＥＯＲ出力
で、メモリ５の書き込みデータの反転信号となる。
Ａの波形であり、アドレス発生回路３の出力アドレスの
うち最下位ビットのＡ０信号と図３（ｈ）のＥＯＲ出力
で、メモリ５の書き込みデータの反転信号となる。
【００３８】図３（ｊ）は、ＥＯＲゲート１１１の出力
１１１Ａの波形であり、図３（ｇ）と図３（ｉ）とのＥ
ＯＲ出力で、メモリ５の書き込みデータとなる。図３
（ｋ）は、ＮＯＴゲート１１４の出力１１４Ａの波形で
あり、図３（ｃ）を反転し、メモリ５の書き込み信号と
なり、偶数アドレスで０を書き込み、奇数アドレスで１
を書き込む。なお、以上の図３の（ａ）〜（ｋ）は、書
き込みモードのタイムチャートである。
１１１Ａの波形であり、図３（ｇ）と図３（ｉ）とのＥ
ＯＲ出力で、メモリ５の書き込みデータとなる。図３
（ｋ）は、ＮＯＴゲート１１４の出力１１４Ａの波形で
あり、図３（ｃ）を反転し、メモリ５の書き込み信号と
なり、偶数アドレスで０を書き込み、奇数アドレスで１
を書き込む。なお、以上の図３の（ａ）〜（ｋ）は、書
き込みモードのタイムチャートである。
【００３９】図３（ｌ）〜（ｏ）は、クロック発生回路
６の出力であり、（ｌ）はクロック６Ａの波形、（ｍ）
はクロック６Ｂの波形、（ｎ）はクロック６Ｃの波形、
（ｏ）はクロック６Ｄの波形である。図３（ｐ）はＣＰ
Ｕ１のライトモード信号１Ｂであり、「Ｌ」で一定であ
る。図３（ｑ）はアドレス発生回路３の出力であり、図
３（ｏ）に同期してアドレスを発生する。図３（ｒ）は
データ発生回路２の出力であり、Ｌレベルで一定であ
る。図３（ｓ）はＦＦ８の出力８Ａの波形であり、クロ
ック発生回路６のクロック出力６Ｂに同期してＨレベル
になり、クロック６Ｄに同期してＬレベルになる。図３
（ｔ）はＥＯＲゲート１１２の出力１１２Ａの波形であ
り、アドレス発生回路３の出力アドレスのうち最下位ビ
ットのＡ０信号と図３（ｓ）のＥＯＲ出力で、メモリ５
の書き込みデータ及びメモリ５の読み出しデータに対す
る期待データの反転信号となる。図３（ｕ）はＥＯＲゲ
ート１１１の出力１１１Ａの波形であり、図３（ｒ）と
図３（ｔ）のＥＯＲ出力で、メモリ５の書き込みデータ
及びメモリ５の読み出しデータの期待値となる。
６の出力であり、（ｌ）はクロック６Ａの波形、（ｍ）
はクロック６Ｂの波形、（ｎ）はクロック６Ｃの波形、
（ｏ）はクロック６Ｄの波形である。図３（ｐ）はＣＰ
Ｕ１のライトモード信号１Ｂであり、「Ｌ」で一定であ
る。図３（ｑ）はアドレス発生回路３の出力であり、図
３（ｏ）に同期してアドレスを発生する。図３（ｒ）は
データ発生回路２の出力であり、Ｌレベルで一定であ
る。図３（ｓ）はＦＦ８の出力８Ａの波形であり、クロ
ック発生回路６のクロック出力６Ｂに同期してＨレベル
になり、クロック６Ｄに同期してＬレベルになる。図３
（ｔ）はＥＯＲゲート１１２の出力１１２Ａの波形であ
り、アドレス発生回路３の出力アドレスのうち最下位ビ
ットのＡ０信号と図３（ｓ）のＥＯＲ出力で、メモリ５
の書き込みデータ及びメモリ５の読み出しデータに対す
る期待データの反転信号となる。図３（ｕ）はＥＯＲゲ
ート１１１の出力１１１Ａの波形であり、図３（ｒ）と
図３（ｔ）のＥＯＲ出力で、メモリ５の書き込みデータ
及びメモリ５の読み出しデータの期待値となる。
【００４０】図３（ｖ）はＮＯＴゲート１１４の出力１
１４Ａの波形であり、図３（ｎ）を反転し、メモリ５の
書き込み信号となり、偶数アドレスで１を書き込み、奇
数アドレスで０を書き込む。図３（ｗ）はＮＡＮＤゲー
ト１１３の出力１１３Ａの波形であり、図３（ｐ）がＬ
レベル一定のため、図３（ｌ）の波形を反転し、比較器
４のイネーブル信号となり、偶数アドレスで１を期待
し、また奇数アドレスで０を期待する。図３（ｌ）〜
（ｗ）は、マーチとチェッカーの読み出し／書き込みモ
ードのタイムチャートである。
１４Ａの波形であり、図３（ｎ）を反転し、メモリ５の
書き込み信号となり、偶数アドレスで１を書き込み、奇
数アドレスで０を書き込む。図３（ｗ）はＮＡＮＤゲー
ト１１３の出力１１３Ａの波形であり、図３（ｐ）がＬ
レベル一定のため、図３（ｌ）の波形を反転し、比較器
４のイネーブル信号となり、偶数アドレスで１を期待
し、また奇数アドレスで０を期待する。図３（ｌ）〜
（ｗ）は、マーチとチェッカーの読み出し／書き込みモ
ードのタイムチャートである。
【００４１】図４に、図１の実施例のより具体的な回路
構成を示す。図４において、データ発生回路２にはＦＦ
を、アドレス発生回路３にはアップカウンタを、またテ
スト終了検出回路７にはダウンカウンタをそれぞれ使用
している。そして、入力データ１５は、ＦＦ２とアップ
カウンタ３とダウンカウンタ７Ａの入力に接続され、ア
ドレス発生回路（アップカウンタ）３の出力は、メモリ
５のアドレス入力に接続され、しかも最下位ビットのＡ
０信号は、ＥＯＲ１２の入力に接続される。データ発生
回路（ＦＦ）２の出力は、ＥＯＲゲート１１１の入力に
接続される。
構成を示す。図４において、データ発生回路２にはＦＦ
を、アドレス発生回路３にはアップカウンタを、またテ
スト終了検出回路７にはダウンカウンタをそれぞれ使用
している。そして、入力データ１５は、ＦＦ２とアップ
カウンタ３とダウンカウンタ７Ａの入力に接続され、ア
ドレス発生回路（アップカウンタ）３の出力は、メモリ
５のアドレス入力に接続され、しかも最下位ビットのＡ
０信号は、ＥＯＲ１２の入力に接続される。データ発生
回路（ＦＦ）２の出力は、ＥＯＲゲート１１１の入力に
接続される。
【００４２】テストスタート信号１１７は、ＦＦ９のリ
セット入力に接続されるとともに、クロック発生回路６
及びＯＲゲート１１０の入力に接続される。ライトモー
ド１１６は、ＮＡＮＤゲート１１３の入力に接続され、
メモリ５の読み出し時に期待データと比較するかしない
かを制御する。クロック発生回路６の出力６Ａは、ＮＡ
ＮＤゲート１１３の入力に接続され、ＮＡＮＤゲート１
１３の出力１１３Ａは、比較器（ＥＯＲゲート）４のイ
ネーブル入力に接続される。
セット入力に接続されるとともに、クロック発生回路６
及びＯＲゲート１１０の入力に接続される。ライトモー
ド１１６は、ＮＡＮＤゲート１１３の入力に接続され、
メモリ５の読み出し時に期待データと比較するかしない
かを制御する。クロック発生回路６の出力６Ａは、ＮＡ
ＮＤゲート１１３の入力に接続され、ＮＡＮＤゲート１
１３の出力１１３Ａは、比較器（ＥＯＲゲート）４のイ
ネーブル入力に接続される。
【００４３】クロック発生回路６の出力６Ｂは、ＦＦ８
のセット入力に接続される。クロック発生回路６の出力
６Ｃは、ＮＯＴゲート１１４の入力に接続され、ＮＯＴ
ゲート１１４は反転した出力１１４Ａをメモリ５のＷＥ
入力に接続する。クロック発生回路６の出力６Ｄは、Ｏ
Ｒゲート１１０に接続され、ＯＲゲート１１０の出力は
ＦＦ８のリセット入力に接続される。ＦＦ８の出力８Ａ
は、ＥＯＲゲート１１２の入力に接続され、ＥＯＲゲー
ト１１２の出力１１２Ａは、ＥＯＲゲート１１１の入力
に接続される。
のセット入力に接続される。クロック発生回路６の出力
６Ｃは、ＮＯＴゲート１１４の入力に接続され、ＮＯＴ
ゲート１１４は反転した出力１１４Ａをメモリ５のＷＥ
入力に接続する。クロック発生回路６の出力６Ｄは、Ｏ
Ｒゲート１１０に接続され、ＯＲゲート１１０の出力は
ＦＦ８のリセット入力に接続される。ＦＦ８の出力８Ａ
は、ＥＯＲゲート１１２の入力に接続され、ＥＯＲゲー
ト１１２の出力１１２Ａは、ＥＯＲゲート１１１の入力
に接続される。
【００４４】ＥＯＲゲート１１１の出力１１１Ａは、メ
モリ５のデータ入力に接続されるとともに、比較器（Ｅ
ＯＲゲート）４の入力に接続される。メモリ５の出力デ
ータは、比較器（ＥＯＲゲート）４の入力に接続され、
比較器（ＥＯＲゲート）４の出力はＦＦ９のセット入力
に接続される。ＦＦ９の出力９Ａは、ＡＮＤゲート１２
０の入力に接続され、かつ外部端子に接続される。ＦＦ
９は、メモリ不良のときだけセットされる。
モリ５のデータ入力に接続されるとともに、比較器（Ｅ
ＯＲゲート）４の入力に接続される。メモリ５の出力デ
ータは、比較器（ＥＯＲゲート）４の入力に接続され、
比較器（ＥＯＲゲート）４の出力はＦＦ９のセット入力
に接続される。ＦＦ９の出力９Ａは、ＡＮＤゲート１２
０の入力に接続され、かつ外部端子に接続される。ＦＦ
９は、メモリ不良のときだけセットされる。
【００４５】ダウンカウンタ７Ａの出力は、ゼロ一致検
出回路７Ｂに接続され、ゼロ一致検出回路７Ｂは、ダウ
ンカウンタ７Ａの出力が「０」になるのを検出し、ＯＲ
ゲート１１９の入力に接続される。
出回路７Ｂに接続され、ゼロ一致検出回路７Ｂは、ダウ
ンカウンタ７Ａの出力が「０」になるのを検出し、ＯＲ
ゲート１１９の入力に接続される。
【００４６】不良停止モード１１８は、ＡＮＤゲート１
２０に接続され、ＡＮＤゲート１２０の出力はＯＲゲー
ト１１９の入力に接続され、ＯＲゲート１１９の出力は
クロック発生回路６に接続される。
２０に接続され、ＡＮＤゲート１２０の出力はＯＲゲー
ト１１９の入力に接続され、ＯＲゲート１１９の出力は
クロック発生回路６に接続される。
【００４７】ＯＲゲート１１９は、ゼロ一致検出回路７
Ｂの出力とＡＮＤゲート１２０の出力をＯＲしているの
で、どちらかの信号が「１」のとき、クロック発生回路
６に出力し、テストを終了させる。ＡＮＤゲート１２０
は、不良停止モード１１８が「１」のとき、ＦＦ９の不
良データ９ＡをＯＲゲート１１９に出力する。
Ｂの出力とＡＮＤゲート１２０の出力をＯＲしているの
で、どちらかの信号が「１」のとき、クロック発生回路
６に出力し、テストを終了させる。ＡＮＤゲート１２０
は、不良停止モード１１８が「１」のとき、ＦＦ９の不
良データ９ＡをＯＲゲート１１９に出力する。
【００４８】このように、最初の不良でテストを終了し
たいときは、不良停止モード１１８を「１」にしておく
と、最初の不良でクロック発生回路６が停止し、クロッ
ク発生回路６の出力６Ａ・６Ｂ・６Ｃ・６Ｄは止まる。
たいときは、不良停止モード１１８を「１」にしておく
と、最初の不良でクロック発生回路６が停止し、クロッ
ク発生回路６の出力６Ａ・６Ｂ・６Ｃ・６Ｄは止まる。
【００４９】ここで、アップカウンタ３の値をみること
によって、不良となるアドレスを知ることができる。ま
た、全アドレス領域でテスト実行後、ＦＦ９の状態をみ
ることによって、不良メモリ５と不良ビットがわかる。
なお、ＩＣテスタのテストパターンメモリは、通常多ビ
ットのデータをもっている。この場合は、比較器（ＥＯ
Ｒゲート）４及びＥＯＲゲート１１１、ＦＦ２及び９を
ビット数分と１つのＯＲゲート２１を追加するだけでよ
い。
によって、不良となるアドレスを知ることができる。ま
た、全アドレス領域でテスト実行後、ＦＦ９の状態をみ
ることによって、不良メモリ５と不良ビットがわかる。
なお、ＩＣテスタのテストパターンメモリは、通常多ビ
ットのデータをもっている。この場合は、比較器（ＥＯ
Ｒゲート）４及びＥＯＲゲート１１１、ＦＦ２及び９を
ビット数分と１つのＯＲゲート２１を追加するだけでよ
い。
【００５０】また、メモリ５をインターリーブしてメモ
リ回路を構築している場合は、ＥＯＲゲート１１２の入
力に接続するアドレスＡ０信号を、上位のアドレスビッ
トの信号に変更するだけで、おのおののメモリにはチェ
ッカーで書き込みおよび読み出しができる。
リ回路を構築している場合は、ＥＯＲゲート１１２の入
力に接続するアドレスＡ０信号を、上位のアドレスビッ
トの信号に変更するだけで、おのおののメモリにはチェ
ッカーで書き込みおよび読み出しができる。
【００５１】図５に、図４の回路の４ビットの場合の具
体的な構成例を示した。すなわち、この場合には、ＥＯ
Ｒゲート１１１、比較器４を構成するＥＯＲゲート、並
びにＦＦ９をそれぞれ４つづつ用いて構成される。
体的な構成例を示した。すなわち、この場合には、ＥＯ
Ｒゲート１１１、比較器４を構成するＥＯＲゲート、並
びにＦＦ９をそれぞれ４つづつ用いて構成される。
【００５２】
【発明の効果】この発明によれば、従来装置の分周回路
の代わりに反転信号発生用のＦＦを設けた構成としたの
で、従来装置に比べて回路規模を小さくでき、また回路
が容易に構成されるようになり、また事故検出率の高い
マーチとチェッカーで故障自己診断ができる、半導体メ
モリの故障自己診断装置を提供することができる。
の代わりに反転信号発生用のＦＦを設けた構成としたの
で、従来装置に比べて回路規模を小さくでき、また回路
が容易に構成されるようになり、また事故検出率の高い
マーチとチェッカーで故障自己診断ができる、半導体メ
モリの故障自己診断装置を提供することができる。
【図面の簡単な説明】
【図１】この発明による故障自己診断装置の実施例の構
成を示す回路図である。
成を示す回路図である。
【図２】図１の故障自己診断装置によりメモリをテスト
する場合の説明図である。
する場合の説明図である。
【図３】図１の故障自己診断装置におけるマーチ及びチ
ェッカーの書き込み、読み出し／書き込みテストのタイ
ムチャートである。
ェッカーの書き込み、読み出し／書き込みテストのタイ
ムチャートである。
【図４】図１の故障自己診断装置の具体的な構成図であ
る。
る。
【図５】４ビットの場合における図４の回路構成を示し
た回路図である。
た回路図である。
【図６】従来技術による故障自己診断装置の構成図であ
る。
る。
１ ＣＰＵ ２ データ発生回路 ３ アドレス発生回路 ４ 比較器 ５ メモリ ６ クロック発生回路 ７ テスト終了検出回路 ８、９ ＦＦ １０〜１４ ゲート
Claims (1)
- 【請求項１】 診断のシーケンスプログラムが書き込ま
れてライトモード信号(1B)とテストスタート信号(1C)を
出力するＣＰＵ(1) と、 メモリ(5) への書き込み及びメモリ読み出し時の期待デ
ータを発生するデータ発生回路(2) と、 メモリ(5) へ書き込み及び読み出し時のアドレスを発生
するアドレス発生回路(3) と、 ＣＰＵ(1) のテストスタート信号(1C)で起動して出力(6
A,6B,6C,6D) を発生するクロック発生回路(6) と、 テスト終了を検出してクロック発生回路(6) の動作を停
止させる停止信号を出力するテスト終了検出回路(7)
と、 クロック発生回路(6) の出力(6D)とＣＰＵ(1) のテスト
スタート信号(1C)を入力とするＯＲゲート(110) と、 クロック発生回路(6) の出力(6B)をセット信号としＯＲ
ゲート(110) の出力をリセット信号とするフリップフロ
ップ(8) と、 アドレス発生回路(3) の出力アドレスのうちの最下位ビ
ットの出力とフリップフロップ(8) の出力(8A)を入力と
するＥＯＲゲート(112) と、 データ発生回路(2) の出力とＥＯＲゲート(112) の出力
(112A)を入力としてデータ発生回路(2) の出力を反転ま
たは非反転してメモリ(5) 及び比較器(4) に出力するＥ
ＯＲゲート(111) と、 クロック発生回路(6) の出力(6C)を入力として反転した
出力(114A)をメモリ(5) のライトイネーブル入力に出力
するＮＯＴゲート(114) と、 ＣＰＵ(1) のライトモード信号(1B)とクロック発生回路
(6) の出力(6A)を入力とするＮＡＮＤゲート(113) と、 メモリ(5) の読み出しデータを第１の入力とし、ＥＯＲ
ゲート(111) の出力(111A)を期待データとして第２の入
力とし、ＮＡＮＤゲート(113) の出力でイネーブル信号
(113A)をイネーブル入力とし、イネーブル信号(113A)に
より比較するかしないか制御し、比較する時は前記第１
の入力と前記第２の入力の一致、不一致を検出する比較
器(4) と、 比較器(4) の出力をセット信号としてＣＰＵ(1) のテス
トスタート信号(1C)をリセット信号とするフリップフロ
ップ(9) とを備えることを特徴とする半導体メモリの自
己診断装置。
Priority Applications (2)
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|---|---|---|---|
| JP29042294A JP3216449B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体メモリの故障自己診断装置 |
| US08/545,314 US5561671A (en) | 1994-10-31 | 1995-10-19 | Self-diagnostic device for semiconductor memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29042294A JP3216449B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体メモリの故障自己診断装置 |
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|---|---|
| JPH08129899A true JPH08129899A (ja) | 1996-05-21 |
| JP3216449B2 JP3216449B2 (ja) | 2001-10-09 |
Family
ID=17755833
Family Applications (1)
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|---|---|---|---|
| JP29042294A Expired - Fee Related JP3216449B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体メモリの故障自己診断装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400679B1 (ko) * | 2000-09-18 | 2003-10-08 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치의 시험 방법 |
| CN116564400A (zh) * | 2023-07-07 | 2023-08-08 | 长鑫存储技术有限公司 | 半导体存储装置的可测试性电路和数据测试方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3816560B2 (ja) * | 1995-12-25 | 2006-08-30 | 株式会社ルネサステクノロジ | 連想メモリ回路のテスト方法及び連想メモリ回路のテスト回路 |
| JP3384272B2 (ja) * | 1997-02-27 | 2003-03-10 | 安藤電気株式会社 | フェイルメモリ |
| US6167541A (en) * | 1998-03-24 | 2000-12-26 | Micron Technology, Inc. | Method for detecting or preparing intercell defects in more than one array of a memory device |
| US7308621B2 (en) | 2002-04-30 | 2007-12-11 | International Business Machines Corporation | Testing of ECC memories |
| US7149941B2 (en) | 2002-04-30 | 2006-12-12 | International Business Machines Corporation | Optimized ECC/redundancy fault recovery |
| DE10229802B3 (de) * | 2002-07-03 | 2004-01-08 | Infineon Technologies Ag | Testschaltung und Verfahren zum Testen einer integrierten Speicherschaltung |
| US20040153911A1 (en) * | 2002-12-24 | 2004-08-05 | Alon Regev | Testing of a CAM |
| US8108429B2 (en) | 2004-05-07 | 2012-01-31 | Quest Software, Inc. | System for moving real-time data events across a plurality of devices in a network for simultaneous data protection, replication, and access services |
| US7565661B2 (en) | 2004-05-10 | 2009-07-21 | Siew Yong Sim-Tang | Method and system for real-time event journaling to provide enterprise data services |
| US7680834B1 (en) | 2004-06-08 | 2010-03-16 | Bakbone Software, Inc. | Method and system for no downtime resychronization for real-time, continuous data protection |
| US7979404B2 (en) | 2004-09-17 | 2011-07-12 | Quest Software, Inc. | Extracting data changes and storing data history to allow for instantaneous access to and reconstruction of any point-in-time data |
| US7904913B2 (en) | 2004-11-02 | 2011-03-08 | Bakbone Software, Inc. | Management interface for a system that provides automated, real-time, continuous data protection |
| JP4691355B2 (ja) * | 2004-12-28 | 2011-06-01 | 日本電産サンキョー株式会社 | 不揮発性メモリ |
| US7689602B1 (en) | 2005-07-20 | 2010-03-30 | Bakbone Software, Inc. | Method of creating hierarchical indices for a distributed object system |
| US7788521B1 (en) | 2005-07-20 | 2010-08-31 | Bakbone Software, Inc. | Method and system for virtual on-demand recovery for real-time, continuous data protection |
| JP2007122185A (ja) * | 2005-10-25 | 2007-05-17 | Fujitsu Ltd | データ記憶方法およびデータ記憶装置 |
| DE102006011705A1 (de) * | 2006-03-14 | 2007-09-20 | Infineon Technologies Ag | System und Verfahren zum Testen eines integrierten Schaltkreises |
| US7565586B2 (en) * | 2006-05-25 | 2009-07-21 | Honeywell International Inc. | Method and apparatus for latent fault memory scrub in memory intensive computer hardware |
| US8131723B2 (en) | 2007-03-30 | 2012-03-06 | Quest Software, Inc. | Recovering a file system to any point-in-time in the past with guaranteed structure, content consistency and integrity |
| US8364648B1 (en) | 2007-04-09 | 2013-01-29 | Quest Software, Inc. | Recovering a database to any point-in-time in the past with guaranteed data consistency |
| US8595584B2 (en) * | 2008-05-19 | 2013-11-26 | Freescale Semiconductor, Inc. | Method and apparatus for interleaving a data stream using quadrature permutation polynomial functions (QPP) |
| US9418110B1 (en) * | 2008-06-30 | 2016-08-16 | Emc Corporation | Intelligent, scalable, low-overhead mechanism for data retrieval in a distributed network environment |
| JP5223735B2 (ja) * | 2009-03-10 | 2013-06-26 | 富士通株式会社 | メモリ試験回路及びプロセッサ |
| JP6062795B2 (ja) * | 2013-04-25 | 2017-01-18 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
| US9449546B2 (en) * | 2013-12-23 | 2016-09-20 | Chengdu Monolithic Power Systems Co., Ltd. | LED driver, LED driving method and controller for LED driver |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4430735A (en) * | 1981-05-26 | 1984-02-07 | Burroughs Corporation | Apparatus and technique for testing IC memories |
| US4672583A (en) * | 1983-06-15 | 1987-06-09 | Nec Corporation | Dynamic random access memory device provided with test circuit for internal refresh circuit |
| JPH0713879B2 (ja) * | 1985-06-21 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| DE3685078D1 (de) * | 1985-09-09 | 1992-06-04 | Hitachi Ltd | Speicherpruefgeraet. |
| JP3042209B2 (ja) * | 1992-08-28 | 2000-05-15 | 安藤電気株式会社 | 半導体メモリの故障自己診断装置 |
-
1994
- 1994-10-31 JP JP29042294A patent/JP3216449B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-19 US US08/545,314 patent/US5561671A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400679B1 (ko) * | 2000-09-18 | 2003-10-08 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치의 시험 방법 |
| CN116564400A (zh) * | 2023-07-07 | 2023-08-08 | 长鑫存储技术有限公司 | 半导体存储装置的可测试性电路和数据测试方法 |
| CN116564400B (zh) * | 2023-07-07 | 2023-11-28 | 长鑫存储技术有限公司 | 半导体存储装置的可测试性电路和数据测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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|---|---|---|---|
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