JPH07307100A

JPH07307100A - メモリ集積回路

Info

Publication number: JPH07307100A
Application number: JP6097192A
Authority: JP
Inventors: Minoru Usami; 稔宇佐見
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-05-11
Filing date: 1994-05-11
Publication date: 1995-11-21

Abstract

(57)【要約】【目的】互いに同一ビット数及び同一ワード数を有す
る複数のＲＡＭを含むメモリ集積回路において、ＲＡＭ
の試験時間を短縮する。【構成】試験動作指令に応答してＲＡＭ２ａ〜２ｄ各
々の同一アドレスに対して同一の試験用データを同時に
書込む。この書込み後ＲＡＭ２ａ〜２ｄ各々の同一アド
レスからデータを同時に読出し、この読出した各データ
と試験用データとを同時に比較する。この比較結果によ
りＲＡＭ２ａ〜２ｄの良不良を判断する。【効果】複数のＲＡＭを同時に試験でき、ＲＡＭの試
験時間を短縮できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ集積回路に関し、
特に互いに同一ビット数及び同一ワード数を有する第１
〜第Ｎの（Ｎは２以上の整数、以下同じ）ＲＡＭを有す
るメモリ集積回路に関する。

【０００２】

【従来の技術】一般に、この種のメモリ集積回路につい
ては、その動作試験を行う必要がある。その従来の試験
に関する公知技術として特開昭６３―１６１６００号公
報がある。この公知技術について図面を参照して説明す
る。

【０００３】図１０は上記公報に開示されているＲＯＭ
を有する論理ＬＳＩの概念図であり、１は論理ＬＳＩ全
体、２はＲＡＭ、３はＲＯＭ、４はランダム論理回路を
示す。このような論理ＬＳＩにおいては、ＲＡＭのテス
ト容易化のため、ＲＡＭのみをテストできるようにテス
ト回路を挿入し、図１１に示されているように各テスト
端子２５〜３０からマルチプレクサ２０〜２４を介して
ＲＡＭのアドレス、入力データの設定及び出力データの
確認を行う方法が用いられていた。

【０００４】また、図１２に示されているように、内蔵
するＲＯＭ３の各アドレスの内容をＲＡＭ２の同一アド
レスに書込み、その後ＲＯＭ３の各アドレスの内容とＲ
ＡＭ２から読出したＲＯＭと同一アドレスの内容とが一
致するか否かによって、ＲＡＭ２の良否を判断する方法
が用いられていた。ここで、５０はＲＡＭとＲＯＭとに
共通なアドレスを発生するアドレス発生回路、５１は比
較器、５２はＲＯＭのアドレス用マルチプレクサ、５３
はＲＯＭ出力信号、５４は通常動作時のＲＯＭアドレ
ス、５５はアドレスを更新するためのクロック信号、５
６はアドレスをリセットするためのリセット信号、５７
はテスト時のＲＯＭとＲＡＭとの共通アドレス、５８は
比較判定結果、５９は比較器制御信号、６０はＲＯＭの
チップセレクト用マルチプレクサ、６１は通常動作時の
ＲＯＭのチップセレクト信号である。

【０００５】なお、図１０〜１２において同等部分は同
一符号により示されている。

【０００６】

【発明が解決しようとする課題】上述したＬＳＩにおい
て動作テストを行う場合、ＲＡＭによるメモリ空間が大
きければ大きい程、テスト時間が長くなる。

【０００７】通常ＲＡＭの動作確認のためには、全アド
レス、全ビットが独立に０又は１が記憶できることを検
査しなければならない。上記の論理ＬＳＩの構成で、こ
れを実現するためには、外部からアドレス及びデータを
設定する場合は、そのテストパタンを生成するためのパ
タンジェネレータを備えたＬＳＩテスタ又は大容量パタ
ンメモリを有するＬＳＩテスタが必要になる。

【０００８】また、内蔵ＲＯＭの内容をＲＡＭの同一ア
ドレスに書込み、その後ＲＯＭとＲＡＭの読出しデータ
の一致を見る方法においては、任意のアドレスに記憶さ
れる内容が限定されるため、全アドレス、全ビットの独
立性を確認するのは困難であり、動作確認が不十分にな
ることは否めない。

【０００９】以上のように、従来の方法では試験器への
負担が多くなるか、又は試験内容自体が不十分なものに
なるという欠点があった。また、ＲＡＭが大容量になる
ほどその試験時間も長くなるという欠点があった。

【００１０】本発明は上述した従来の欠点を解決するた
めになされたものであり、その目的はテスト時間を短縮
することのできるメモリ集積回路を提供することであ
る。

【００１１】

【課題を解決するための手段】本発明によるメモリ集積
回路は、互いに同一ビット数及び同一ワード数を有する
第１〜第Ｎの（Ｎは２以上の整数）ＲＡＭを有するメモ
リ集積回路であって、試験動作指令に応答して前記第１
〜第ＮのＮ個のＲＡＭ各々の同一アドレスに対して同一
の試験用データを同時に書込む書込手段と、この書込み
後前記Ｎ個のＲＡＭ各々の同一アドレスからデータを同
時に読出すＲＡＭ読出手段と、この読出した各データと
を前記試験用データとを同時に比較する比較手段とを含
み、この比較手段の比較結果により前記第１〜第ＮのＲ
ＡＭの試験を行うようにしたことを特徴とする。

【００１２】

【作用】互いに同一ビット数及び同一ワード数を有する
複数のＲＡＭに対し同一の試験用データを同時に書込
み、また書込み後これらＲＡＭ各々の同一アドレスから
データを同時に読出して試験用データとの一致性を同時
に確認する。

【００１３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１４】図１は本発明によるメモリ集積回路の第１
の実施例の構成を示すブロック図である。

【００１５】図において、本発明の第１の実施例による
メモリ集積回路は、同一ワード、同一ビット数を有する
４個のＲＡＭ２ａ〜２ｄで構成されるＲＡＭブロック
と、複数個のＲＡＭをテスト時にのみ全て有効にするチ
ップセレクト生成回路５と、テスト時にＲＡＭブロック
の出力を制御するアウトプットイネーブル生成回路６
と、ＲＡＭブロックの出力を送出するバッファ回路７ａ
〜７ｄと、テスト時に４個のＲＡＭ２ａ〜２ｄの出力全
てと入力データとが同値か否かを確認する一致回路８と
を備えている。

【００１６】図において、ＲＡＭ２ａ〜２ｄは同一アド
レス構成を有し、チップセレクト信号１０１ａ〜１０１
ｄがイネーブルの場合、書込み信号１２があれば入力デ
ータ１５を設定されたアドレスに記憶し、書込み信号１
２がなければ、設定されたアドレスから記憶されていた
データを出力するものである。

【００１７】チップセレクト生成回路５はアドレス入力
１４の一部を入力し、通常時は接続されるＲＡＭ２ａ〜
２ｄのいずれか１つを選択し、試験動作指令であるテス
ト信号４０を受けた時は接続される全てのＲＡＭ２ａ〜
２ｄを選択するチップセレクト信号を生成する回路であ
る。

【００１８】アウトプットイネーブル生成回路６はチッ
プセレクト信号１０１ａ〜１０１ｄによって選択された
ＲＡＭ２ａ〜２ｄの出力を、バス１７上に送出するため
の信号を生成する回路である。

【００１９】出力バッファ７ａ〜７ｄはＲＡＭ２ａ〜２
ｄの出力データ１０３ａ〜１０３ｄをアウトプットイネ
ーブル時にのみバス１７に送出するバッファである。

【００２０】一致回路８はテスト時のみ各ＲＡＭ２ａ〜
２ｄの出力データの一致性を調べる回路である。なお、
１５は入力データを示す。

【００２１】チップセレクト生成回路５、アウトプット
イネーブル生成回路６、一致回路８の内部構成について
は後述する。

【００２２】一般に、ＲＡＭの動作確認のためには、ｍ
ビット，ｎワード構成の場合、ｍ×ｎ個のビットの独立
性を調べることになる。図２にその概念図を示す。その
独立性を２進数で求めるには図２に示されている各ビッ
ト（１マス分）の数を２進数で表現すれば良い。つまりｍ×ｎ＜２^X………（１）となるＸの回数だけｎワードの書込み／読出しを、書込
みデータを変えて実施すれば各メモリの独立性を求める
ことができる。ここでＸは式（１）が成立する最小値と
する。なお、全ビットの動作確認のため、書込みデータ
は一度は必ず「１」，「０」の両値をとらなければなら
ないので、ｍ×ｎ＝２^Xとはならない。

【００２３】図３はｍ＝４，ｎ＝2 ，すなわち４ビット
２ワードの場合の各ビットの設定を示す概念図である。
この場合、４×２＜２⁽³⁺¹⁾でＸ＝４となり、１は０，
０，０，１と、８は１，０，０，０と、各ビットに対し
４回のデータ設定が必要になる。

【００２４】次に、ｑ×ｒ＝ｎワードとなるｑワードの
ＲＡＭをｒ個使ってＲＡＭブロックを構成した場合につ
いて考える。

【００２５】ｍビットｑワードのＲＡＭの独立性は、同
様にｍ×ｑ＜２^YとなるＹの回数のｑワードの書込み／
読出しを行えば調べられる。また、ｒ個のＲＡＭの独立
性は、各ＲＡＭの同一アドレスに異なる２進数が設定で
きることを確認すればよいから、ｒ≦２^Z………（２）となるＺの回数のｑ×ｒワードの書込み／読出しを行え
ば、調べることができる。

【００２６】ここで、ｒ個のＲＡＭについてｍビットｑ
ワードの全ビットの各々の独立性を同時に確認できると
仮定すれば、ｍビットｎワード構成のＲＡＭの動作確認
は、式（３）によって求まるワードの書込み／読出しで
調べられる。つまり、ｑ×Ｙ＋ｎ×Ｚ ………（３）となる。この式（３）においてｎ＝ｑ×ｒ、Ｙはｍ×ｑ
＜２^Yとなる最小値、Ｚはｒ≦２^Zとなる最小値であ
る。

【００２７】図４に８ビットの場合に必要な書込み／読
出しワード数の最小値を、同様に１６ビットの場合のそ
れを図５に示す。図に示されているように、ｎワードの
ＲＡＭを何個か用いてＲＡＭブロックを構成した場合
は、独立性を調べるための書込み／読出し回数が少なく
なっている。

【００２８】図１に戻り、ＲＡＭ２ａ〜２ｄをテストす
る場合の動作を説明する。テスト時、チップセレクト生
成回路５においては、テスト信号４０の入力に応答して
全てのＲＡＭを有効にするチップセレクト信号１０１ａ
〜１０１ｄを出力する。アウトプットイネーブル生成回
路６においては、テスト信号４０により、バス１７に接
続されるＲＡＭの出力バッファ７ａ〜７ｄをハイインピ
ーダンス状態にする信号を生成する。また、一致回路８
は、テスト信号７１により有効となる。

【００２９】まず、書込み時は、書込み信号１２によ
り、入力データ（試験用データ）１５から各ＲＡＭ２ａ
〜２ｄにデータが入力される。各ＲＡＭのチップセレク
ト信号１０１ａ〜１０１ｄは全てイネーブル状態である
ため、各ＲＡＭ２ａ〜２ｄの同一アドレスは同一のデー
タが記憶される。

【００３０】次に読出し時は、アドレスが設定されると
各ＲＡＭ２ａ〜２ｄの同一アドレスから同時にデータが
読出され、一致回路８に入力される。また、各出力バッ
ファ７ａ〜７ｄはディスイネーブル状態であるため、Ｒ
ＡＭの出力はバス１７へ導出されず、影響はない。

【００３１】一致回路８においては、各ＲＡＭ２ａ〜２
ｄから出力されたデータの全ビット及び先に書込んだデ
ータと同じ入力データの一致性を確認し、いずれかのＲ
ＡＭの出力データが入力データと１ビットでも異なって
いれば、判定結果５８に不一致信号が得られる。

【００３２】これを先に述べたように、ＲＡＭの全アド
レスについてデータを変えてＹの回数だけ行う。これに
より、４個のＲＡＭについて、各ＲＡＭ内のメモリの独
立性をＲＡＭ１個分の時間で確認することができる。１
ビットでも不一致の場合は、その集積回路は不良品とな
る。

【００３３】その後、各ＲＡＭ２ａ〜２ｄ間の独立性を
調べるには、テスト状態から通常の状態に変え、全アド
レスについてＺ回のデータの書込み／読出しを行えばよ
い。つまり、チップセレクト生成回路５は、いずれかの
ＲＡＮ１つを選択して書込み／読出しを行い、アウトプ
ットイネーブル生成回路６は、いずれかのＲＡＭ１つの
出力をバッファ回路７ａ〜７ｄを通じてバス１７に出力
させ、出力されたデータを確認することによって、ＲＡ
Ｍの動作確認をすることができる。

【００３４】なお、本実施例では、内蔵するＲＡＭを４
個で構成しているが、４個に限らず複数個（２，３，
４，……）であれば、同様の動作で実施できるのは先の
説明により明らかである。

【００３５】一方、図６は本発明によるメモリ集積回路
の第２の実施例の構成を示すブロック図であり、図１と
同等部分は同一符号により示されている。

【００３６】図において、本発明の第２の実施例による
メモリ集積回路は、ＲＡＭ動作確認のためのテストデー
タを記憶しているＲＯＭ３と、ＲＡＭブロックとＲＯＭ
のアドレスを各々独立に設定するアドレス発生回路４３
及び選択回路４４と、入力データとＲＯＭ３からのデー
タとを選択する入力選択回路２２と、テスト時のＲＯＭ
を制御するチップイネーブル生成回路４５と、テスト時
のＲＡＭブロックへの書込み信号を生成する書込み信号
生成回路４６とを備えている。

【００３７】アドレス発生回路４１はテスト時にのみＲ
ＡＭ２ｅ〜２ｇに与えるアドレス信号１０４を発生する
回路であり、周知のカウンタ回路やグレイコード（Ｇｒ
ａｙＣｏｄｅ）を発生する回路により構成される。

【００３８】選択回路４２は通常のアドレス入力１４と
テスト時のアドレス信号１０５とを選択する回路であ
る。

【００３９】ＲＡＭ２ｅ〜２ｇは同一のアドレス構成を
有し、チップセレクト信号１０１がイネーブルの時、書
込み信号１０２があれば入力データを設定されたアドレ
スに記憶し、書込み信号１０２がなければ設定されたア
ドレスから記憶されていたデータを出力するメモリであ
る。

【００４０】チップセレクト生成回路５は選択されたア
ドレス信号１０４の一部を入力し、通常時は接続される
ＲＡＭ２ｅ〜２ｇのいずれか１つを選択し、テスト時は
接続される全てのＲＡＭ２ｅ〜２ｇを選択するチップセ
レクト信号１０１を生成する回路である。

【００４１】入力選択回路２２はＲＡＭへの入力データ
を、通常時は外部からの入力データ１５を選択し、テス
ト時はＲＯＭからのデータ５３を選択する回路である。

【００４２】書込み信号１０２はＲＡＭへの書込みタイ
ミングを与える信号である。

【００４３】アドレス発生回路４３はテスト時にのみＲ
ＯＭ３に与えるアドレス信号１０６を発生する回路であ
る。

【００４４】選択回路４４はＲＯＭ３に与えるアドレス
を、通常時はアドレス入力５４を選択し、テスト時はア
ドレス信号１０６を選択する回路である。

【００４５】ＲＯＭ３は各ＲＡＭに書込むべきデータを
予め記憶しておくメモリである。チップイネーブル生成
回路４５はこのＲＯＭ３をイネーブルにする回路であ
る。

【００４６】書込信号生成回路４６は外部からの書込信
号１２及びテスト信号４０からＲＡＭ２ｅ〜２ｇへの書
込みタイミングを与える書込信号１０２を生成する回路
である。

【００４７】なお、５５はアドレス発生回路４１，４３
へのクロック、５６はリセット信号、６１はチップセレ
クト信号である。

【００４８】次に、本集積回路のテスト時の動作を説明
する。まず、ＲＯＭ３のアドレス発生回路４３とＲＡＭ
２ｅ〜２ｇのアドレス発生回路４１とは各々独立に動作
を開始する。ＲＯＭ３は、チップイネーブル生成回路４
５によりチップセレクト信号１０８が与えられ、選択回
路４４から出力されるＲＯＭアドレス信号１０７に追従
して、記憶されているデータを出力する。

【００４９】ＲＡＭ２ｅ〜２ｇには、ＲＯＭからの出力
データ５３が入力選択回路２２を経て入力される。ＲＡ
Ｍ２ｅ〜２ｇへのチップセレクト信号１０１は、チップ
セレクト生成回路５により全てのＲＡＭ２ｅ〜２ｇがイ
ネーブルの状態となる。ＲＡＭ２ｅ〜２ｇには、ＲＡＭ
のアドレス発生回路４１が示すアドレス１０５のワード
へ、書込み信号１０２のタイミングで先のＲＯＭ３内の
データ５３が書込まれる。

【００５０】書込みが完了したならば、書込み時と同様
の手段でＲＯＭ３の読出しを行い、ＲＡＭ２ｅ〜２ｇか
らは先に書込んだデータを、そのときのＲＯＭ３とのア
ドレス関係を再現させて夫々読出す。この時、ＲＯＭ３
の出力５３とそれぞれのＲＡＭの出力１０３ｅ〜１０３
ｇとの一致性を一致回路８ａで全て確認する。ここで、
一致回路８ａの判定結果５８に不一致があれば、ＲＡＭ
２ｅ〜２ｇのどこかに故障のあることが判る。

【００５１】また、各ＲＡＭ２ｅ〜２ｄの独立性は通常
時の設定で行う。この時、各ＲＡＭ２ｅ〜２ｇに入力す
るデータは、各ＲＡＭ間で異なっていれば全アドレス同
じ値としても区別可能である。例えば、３個のＲＡＭの
場合は、３≦２²となり全アドレスを２回書き換えれ
ば、確認できる。つまり、ＲＡＭ２ｅにはオール
「０」，オール「０」、ＲＡＭ２ｆにはオール「０」，
オール「１」、ＲＡＭ２ｇにはオール「１」，オール
「０」を書込み／読出し確認すれば良い。また、ここで
ＲＡＭに書込むデータを先述のようにＲＯＭ３に記憶さ
せ、このＲＯＭ３から読出して実施することも可能であ
る。

【００５２】なお、本例ではＲＡＭを３個として説明し
たが、先に述べたように３個に限らず実施できることは
明らかである。また、図２においても図１の場合と同様
にバッファが設けられ、テスト時には図示せぬバスへの
出力を抑止するものとする。

【００５３】図７はチップセレクト生成回路５の一構成
例を示す回路図である。

【００５４】図中の２０１，２０２はアドレス入力１４
の上位２ビット（ＭＳＢ及び２ＳＢ）を反転するインバ
ータ、２０３〜２０６はアドレス入力１４の上位２ビッ
トのレベルの組合せとテスト信号４０とを入力とするア
ンドゲート、２０７〜２１０はアンドゲート２０３〜２
０６の出力とテスト信号４０を反転するインバータ２１
１の出力とを入力とするオアゲートである。

【００５５】通常時、テスト信号４０は「１」レベルで
入力され、アドレス入力１４の上位２ビットによって、
アンドゲート２０３〜２０６はいずれか１つの出力が
「１」となり、オアゲート２０７〜２１０のいずれか１
つの出力を「１」として、接続されるＲＡＭ４個のいず
れか１つを有効にするチップセレクト（ＣＳ）信号１０
１ａ〜１０１ｄを生成する。

【００５６】テスト時は、テスト信号４０は「０」レベ
ルで入力され、インバータ２１１によりオアゲート２０
７〜２１０の一方の入力は全て「０」となるため、接続
されるＲＡＭ４個全てを有効にするチップセレクト信号
１０１ａ〜１０１ｄを生成する。

【００５７】なお、本例においてはアドレス入力を６ビ
ット、チップセレクト生成回路へ入力する上位ビットを
２ビットとしたが、いずれについてもこのビット数に限
らず実施できる。

【００５８】図８はアウトプットイネーブル生成回路６
の一構成例を示す回路図である。２１１〜２１４はチッ
プセレクト信号１０１ａ〜１０１ｄと、制御信号１８
と、テスト信号４０を入力とするアンドゲートである。

【００５９】通常時、チップセレクト信号１０１ａ〜１
０１ｄはいずれか１つが「１」レベルで入力される。ま
た、テスト信号は「１」レベルで入力されており、制御
信号１８が入力された時アンドゲート２１１〜２１４の
いずれか１つの出力が「１」レベルとなって、接続され
ているバッファ回路の１つのみを有効にする。

【００６０】テスト時は、テスト信号４０が「０」レベ
ルで入力されるため、チップセレクト信号１０１ａ〜１
０１ｄ及び制御信号１８の値にかかわらずアンドゲート
２１〜２１４は「０」レベルとなり、接続されているバ
ッファ回路を全てハイインピーダンス状態にする。

【００６１】なお、本例ではチップセレクト信号が４つ
（１０１ａ〜１０１ｄ）の場合について述べたが、これ
に限らず実施できる。

【００６２】図９は一致回路８の一構成例を示す回路図
である。

【００６３】図中の２２１〜２２３は入力データ１５と
ＲＡＭの出力データ１０３ａ，１０３ｂとテスト信号７
１の反転信号を入力とするアンドゲート、２３１〜２３
３は入力データ１５とＲＡＭの出力データ１０３ａ，１
０３ｂとテスト信号とを入力とするオアゲート、２４１
〜２４３はアンドゲート２２１〜２２３とオアゲート２
３１〜２３３とを入力とするエクスクルーシブノアゲー
ト，２５１はテスト信号７１を入力とするインバータ、
２５２はエクスクルーシブノアゲート２４１〜２４３の
出力を入力とするアンドゲートである。

【００６４】通常時、テスト２信号７１は「１」レベル
が入力され、入力データ１５及びＲＡＭのデータ１０３
ａ，１０３ｂにかかわらずアンドゲート２２１〜２２３
は全て「０」、オアゲート２３１〜２３３は全て「１」
に保たれる。従って、エクスクルーシブノアゲート２４
１〜２４３は全て「０」となり、判定結果５８からは
「０」レベルが出力される。

【００６５】テスト時においては、テスト２信号７１は
「０」レベルが入力されるため、アンドゲート２２１〜
２２３及びオアゲート２３１〜２３３は、入力データ１
５及びＲＡＭの出力データ１０３ａ，１０３ｂの同一ビ
ットが同値の時にのみ、エクスクルーシブノアゲート２
４１〜２４３を「１」レベルにする。従って、入力デー
タ１５及びＲＡＭの出力データ１０３ａ，１０３ｂの同
一ビット全てが同値の時にのみ、判定結果５８は「１」
となる。これにより、全てのビットが同値になっている
か否かを判断することができる。

【００６６】なお、本例ではＲＡＭの出力データを２つ
（１０３ａと１０３ｂ）として述べたが、３つ以上の場
合でも実施できるのは明らかである。また、本例では入
力データを比較対象としているが、第２の実施例のよう
にＲＯＭからの出力データであってもよい。

【００６７】また、図７〜図９に示されている各論理ゲ
ートは、ド・モルガンの定理により、他の論理ゲートに
置換えても実施できるのは明らかである。

【００６８】さらにまた、図９において、外部よりアド
レスの変化に対応したタイミング信号が入力できれば、
判定結果５８を保持するためのレジスタを追加し、テス
ト２信号７１をアンドゲート２２１〜２２３及びオアゲ
ート２３１〜２３３に与えず、このレジスタの制御信号
として用いることにより、判定結果５８を保持しておく
ことができる。

【００６９】以上説明したように、第１及び第２の実施
例の集積回路においては、ＬＳＩに内蔵するＲＡＭを複
数個の同一ワード、同一ビット数を有するＲＡＭで構成
し、ＲＡＭの動作確認テスト時にのみ全てのＲＡＭをイ
ネーブルにし、同一入力データにより全てのＲＡＭの書
込み／読出しを行い、その出力が一致しているかどうか
を一致回路で確認できるようにしたので、図４及び図５
に示されているとおり、１個のＲＡＭで構成されている
場合より格段に少ないワード数で、ＲＡＭの動作確認が
できる。

【００７０】これにより、ＲＡＭの動作確認のためのテ
スト時間を短縮できる。つまり、これはＬＳＩテスタに
対して、テストパタンを短くでき、またテストのための
メモリ容量を軽減できることを意味する。

【００７１】また、動作確認のためのテストパタンをＲ
ＯＭに記憶させておく第２の実施例の場合には、ＲＯＭ
への記憶データが少なくてすむため、ＲＯＭを小容量化
できる。

【００７２】

【発明の効果】以上説明したように本発明は、複数のＲ
ＡＭを同時に動作確認試験することにより、試験時間を
短くすることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるメモリ集積回路の
構成を示すブロック図である。

【図２】８ビット８ワードＲＡＭブロックの構成及び各
ビットに設定すべきテストデータを示す図である。

【図３】４ビット２ワードＲＡＭブロックの構成及び各
ビットに設定すべきテストデータを示す図である。

【図４】８ビットｎワードＲＡＭブロックのテストの際
の読出し／書込み回数を示す図である。

【図５】１６ビットｎワードＲＡＭブロックのテストの
際の読出し／書込み回数を示す図である。

【図６】本発明の第１の実施例によるメモリ集積回路の
構成を示すブロック図である。

【図７】チップセレクト生成回路５の一構成例を示す回
路図である。

【図８】アウトプットイネーブル生成回路６の一構成例
を示す回路図である。

【図９】一致回路８の一構成例を示す回路図である。

【図１０】一般的な論理ＬＳＩの内部構成を示す概念図
である。

【図１１】従来のメモリ集積回路の構成を示すブロック
図である。

【図１２】従来のメモリ集積回路の構成を示すブロック
図である。

【符号の説明】

２ａ〜２ｇＲＡＭ３ＲＯＭ５チップセレクト生成回路６アウトプットイネーブル生成回路８、８ａ一致回路２２入力選択回路４０テスト信号４１、４３アドレス発生回路４２、４４選択回路４５チップイネーブル生成回路４６書込信号生成回路

Claims

【特許請求の範囲】

【請求項１】互いに同一ビット数及び同一ワード数を
有する第１〜第Ｎの（Ｎは２以上の整数）ＲＡＭを有す
るメモリ集積回路であって、試験動作指令に応答して前
記第１〜第ＮのＮ個のＲＡＭ各々の同一アドレスに対し
て同一の試験用データを同時に書込む書込手段と、この
書込み後前記Ｎ個のＲＡＭ各々の同一アドレスからデー
タを同時に読出すＲＡＭ読出手段と、この読出した各デ
ータと前記試験用データとを同時に比較する比較手段と
を含み、この比較手段の比較結果により前記第１〜第Ｎ
のＲＡＭの試験を行うようにしたことを特徴とするメモ
リ集積回路。
【請求項２】前記試験用データを予め保持するＲＯＭ
と、このＲＯＭ内のデータを読出すＲＯＭ読出手段とを
更に含み、前記比較手段は前記ＲＡＭ読出手段により読
出したデータと前記ＲＯＭ読出手段により読出したデー
タとを比較することを特徴とする請求項１記載のメモリ
集積回路。
【請求項３】前記書込手段は、通常動作時に前記第１
〜第ＮのＲＡＭのいずれか１つを選択し前記試験動作指
令に応答して前記第１〜第ＮのＲＡＭの全てを選択する
チップセレクト回路を含むことを特徴とする請求項１又
は２記載のメモリ集積回路。
【請求項４】前記ＲＡＭ読出手段は、前記試験動作指
令に応答して前記第１〜第ＮのＲＡＭの出力の自集積回
路外部への導出を抑止するアウトプットイネーブル回路
を含むことを特徴とする請求項１〜３のいずれかに記載
のメモリ集積回路。