JP2001176300A - メモリ検査装置 - Google Patents
メモリ検査装置Info
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- JP2001176300A JP2001176300A JP35541099A JP35541099A JP2001176300A JP 2001176300 A JP2001176300 A JP 2001176300A JP 35541099 A JP35541099 A JP 35541099A JP 35541099 A JP35541099 A JP 35541099A JP 2001176300 A JP2001176300 A JP 2001176300A
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- Tests Of Electronic Circuits (AREA)
Abstract
トにおけるテストパターン数およびテスト時間を削減
し、また実動作スピードによるテストを可能とする。 【解決手段】 テストデータ発生手段101で、テスト
データ制御信号S102に応じて「1」または「0」か
らなるnビットのテストデータS110を発生し、nビ
ットの被検査記憶手段102で、テストデータS110
に応じてnビットの出力データS111を出力し、比較
手段103で、テストデータS110と出力データS1
12の比較結果を出力し、反転手段104で、テストデ
ータS110の反転データS111を出力し、反転比較
手段105で反転データS111と出力データS112
の比較結果を出力し、被検査記憶手段102のテストを
行う。
Description
モリの故障検出を行うためのテスト技術に関する。
幅がnビットの場合、n個一組のテスト入力を外部端子
からシリアルに与え、そのシリアルデータをnビットの
パラレルデータに変換するシリアル−パラレル変換部
と、このnビットデータと外部端子からのアドレス信号
およびライトイネーブル信号をテスト入力とするRAM
と、このRAMの出力データをシリアルに変換して外部
端子に出力するパラレル−シリアル変換部で構成されて
いた。
続し、LSI入力端子からシリアルデータと、その入力
タイミングを考慮したアドレス信号およびライトイネー
ブル信号と、被検査RAMを特定してテストモードとな
るテストパターンを入力し、そのテスト出力データをL
SIテスタにて用意した期待値パターンと比較し、その
一致不一致からLSIの良/不良を判定していた。
幅が大きい場合、入力データをシリアルで与えるとテス
トパターンが大きくなりテスト時間が増大すると共に、
LSI内部でシリアル−パラレル変換およびパラレル−
シリアル変換を行うため、実動作スピードでのテストが
実施できないという課題があった。
に、本発明の請求項1記載のメモリ検査装置は、外部制
御信号に応じて前記外部制御信号よりビット幅の大きい
テストデータを発生するテストデータ発生手段と、前記
テストデータ発生手段の出力する信号を格納する被検査
記憶手段と、前記被検査記憶手段から読み出した信号と
前記テストデータ発生手段の出力とを比較する比較手段
とを備えるものである。
の請求項2記載のメモリ検査装置は、請求項1記載のメ
モリ検査装置において、テストデータ発生手段の出力を
反転する反転手段と、前記反転手段の出力と検査記憶手
段から読み出したデータとを比較する反転比較手段とを
さらに備えるものである。
の請求項3記載のメモリ検査装置は、請求項1および2
記載のメモリ装置において、テストデータ発生手段は、
外部制御信号に応じてHレベルまたはLレベルのいずれ
か一方を選択して出力する選択手段を複数備えるもので
ある。
実施の形態に係わる内蔵RAMテスト装置のブロック図
である。
る。内蔵RAMテスト装置100はあらかじめLSI端
子の入力設定で定められる被検査記憶手段102のテス
トモードの下、アドレス信号S101とテストデータ制
御信号S102とライトイネーブル信号S103をLS
I端子から入力して、被検査記憶手段102のテスト判
定結果である比較信号S104と反転比較信号S105
を出力する。
ドとは、あらかじめ定めたLSIの入力端子を制御する
ことで、被検査記憶手段102の各端子をLSI外部端
子から直接制御できるようにした状態である。
データ制御信号S102に応じて「1」または「0」か
らなるnビットのテストデータS110を発生する。
出力端子を備え、nビットのテストデータS110とア
ドレス信号S101とライトイネーブル信号S103に
応じて出力データS112を出力する。
ーブル端子やチップイネーブル端子を備えている場合に
も、これらの端子に応じた信号を入力することで同様に
実施可能である。
ータS110と出力データS112をパラレルに比較
し、一致する場合「1」、不一致の場合「0」を出力す
る。
場合「0」、不一致の場合「1」を出力することも同様
に実施可能である。
ータS110を入力し、その反転値である反転データS
111を出力する。
タS112を入力とすることも同様に実施可能である。
11と出力データS112をパラレルに比較し、比較手
段103と同様に一致する場合「1」、不一致の場合
「0」を出力する。
手段103と同様に一致する場合「0」、不一致の場合
「1」を出力することも同様に実施可能である。また、
反転手段104において、出力データS112を入力と
した場合、テストデータS110と反転データS111
を反転比較手段105で比較することも同様に実施可能
である。また、本説明においては、比較手段103と反
転手段104と反転比較手段105がそれぞれ一個の構
成しか記載していないが、これらを複数個組合せること
も同様に実施可能である。
ック図を示し、以下に説明する。
データ制御入力S102を入力し、上記nビットのテス
トデータS110を出力する。
タビット数に合わせたn個の選択手段で、テストデータ
制御入力S102に応じて「1」または「0」を選択し
て各ビットに出力する。
く、ゲートで論理を作ることにより、簡単にテストパタ
ーンを生成することができる。
簡易な回路構成で外部からの制御によって被検査RAM
に検査データをパラレルで与えることができる。また、
出力データをパラレルで比較することで、テストデータ
をシリアルで与えて内部でパラレルに変換してテストす
る場合に比べて、テスト時間を削減することができる。
また実動作に近いスピードでのテストが可能になるとい
う効果がある。さらに、出力データとテストデータの反
転比較を行うことで、テスト時の判定結果の信頼度が向
上するという効果がある。
ト装置のブロック図
生手段のブロック図
Claims (3)
- 【請求項1】 外部制御信号に応じて前記外部制御信号
よりビット幅の大きいテストデータを発生するテストデ
ータ発生手段と、 前記テストデータ発生手段の出力する信号を格納する被
検査記憶手段と、 前記被検査記憶手段から読み出した信号と前記テストデ
ータ発生手段の出力とを比較する比較手段とを備えるこ
とを特徴とするメモリ検査装置。 - 【請求項2】 請求項1記載のメモリ検査装置におい
て、 テストデータ発生手段の出力を反転する反転手段と、 前記反転手段の出力と検査記憶手段から読み出したデー
タとを比較する反転比較手段とをさらに備えることを特
徴とするテスト装置。 - 【請求項3】 請求項1および2記載のメモリ装置にお
いて、 テストデータ発生手段は、外部制御信号に応じてHレベ
ルまたはLレベルのいずれか一方を選択して出力する選
択手段を複数備えることを特徴とするテスト装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35541099A JP2001176300A (ja) | 1999-12-15 | 1999-12-15 | メモリ検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35541099A JP2001176300A (ja) | 1999-12-15 | 1999-12-15 | メモリ検査装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001176300A true JP2001176300A (ja) | 2001-06-29 |
Family
ID=18443786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35541099A Pending JP2001176300A (ja) | 1999-12-15 | 1999-12-15 | メモリ検査装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001176300A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004030765A (ja) * | 2002-06-25 | 2004-01-29 | Fujitsu Ltd | 自己診断機能内蔵の半導体記憶装置 |
JP2005327449A (ja) * | 2004-05-11 | 2005-11-24 | Samsung Electronics Co Ltd | 並列ビットテスト装置及び方法。 |
JP2011033458A (ja) * | 2009-07-31 | 2011-02-17 | Nec System Technologies Ltd | テスト回路、テスト回路の制御方法 |
-
1999
- 1999-12-15 JP JP35541099A patent/JP2001176300A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2004030765A (ja) * | 2002-06-25 | 2004-01-29 | Fujitsu Ltd | 自己診断機能内蔵の半導体記憶装置 |
KR100890413B1 (ko) * | 2002-06-25 | 2009-03-26 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 자기 진단 기능을 내장한 반도체 기억 장치 |
JP2005327449A (ja) * | 2004-05-11 | 2005-11-24 | Samsung Electronics Co Ltd | 並列ビットテスト装置及び方法。 |
JP2011033458A (ja) * | 2009-07-31 | 2011-02-17 | Nec System Technologies Ltd | テスト回路、テスト回路の制御方法 |
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