WO2004113941A1 - 試験装置 - Google Patents

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WO2004113941A1
WO2004113941A1 PCT/JP2004/008228 JP2004008228W WO2004113941A1 WO 2004113941 A1 WO2004113941 A1 WO 2004113941A1 JP 2004008228 W JP2004008228 W JP 2004008228W WO 2004113941 A1 WO2004113941 A1 WO 2004113941A1
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cycle
pattern
expected value
inversion
electronic device
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PCT/JP2004/008228
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Inventor
Masaki Fujiwara
Original Assignee
Advantest Corporation
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Publication date
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Priority to JP2005507208A priority patent/JP4644124B2/ja
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Priority to US11/311,065 priority patent/US7299395B2/en

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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
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    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31932—Comparators
    • G—PHYSICS
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    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31935—Storing data, e.g. failure memory

Definitions

  • the present invention relates to a test apparatus for determining whether an electronic device is good or bad.
  • the present invention relates to a test apparatus for testing an electronic device that outputs an output signal in which bits of output data to be output are inverted or non-inverted every cycle.
  • test results of the electronic device in a case where H fail data corresponding to the expected value of the H level and L fail data corresponding to the expected value of the L level are stored in the fail memory, an output signal of the electronic device, If the expected value pattern is reversed, the test equipment stores the file data that should be stored as H-fail data and L-fail data as L-fail data and H-fail data, respectively. For this reason, it was difficult to perform a detailed analysis of the electronic device.
  • an object of the present invention is to provide a pattern generator and a test apparatus that can solve the above problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a test for testing an electronic device that outputs an output signal in which bits of output data to be output are inverted or non-inverted every cycle.
  • An apparatus comprising: a pattern generation unit that generates a test pattern for testing an electronic device; and an expected value generation unit that generates an expected value pattern of output data to be output by the electronic device based on the test pattern. Test equipment to be provided.
  • the test apparatus generates an expected value pattern of the output signal by inverting the bit of the cycle of the expected value pattern of the output data, which corresponds to the cycle in which the bit of the output data is inverted and output by the electronic device.
  • H-fail data indicating whether the bit of the output signal corresponding to the bit indicating that the expected value pattern of the output signal is at the H level is H level or not.
  • the H level judgment unit that is output every time, and the output signal bit value that corresponds to the bit that indicates the expected level of the output signal.
  • An L level judgment unit that outputs for each bit of, and a fail that stores H fail data as fail data when the output data indicates the H level and stores L fail data as the fail data when the output data indicates the L level
  • the memory further includes a selection unit that, when the inversion cycle generation unit inverts the bits of the expected value pattern, swaps the logical value of the H fail data and the logical value of the L fail data and stores the logical value in the fail memory. Let's go.
  • the inversion cycle generator may determine, based on the test pattern, which cycle of the expected value pattern should be inverted.
  • the electronic device is a memory having an inversion area in which given data is inverted and written
  • the test apparatus is a memory in which bits of the test pattern generated by the pattern generation unit to be written in the inversion area.
  • There may be provided a region inverting unit for inverting the unit in advance and supplying the region to the electronic device and the expected value generating unit.
  • the selection unit is a bit that is inverted by the inversion cycle generation unit according to the expected value pattern, is a bit that is not inverted by the area inversion unit in the test pattern, or is a bit that is inverted by the inversion cycle generation unit.
  • the area inversion unit generates an area inversion signal indicating an H level in accordance with the bit of the test pattern to be inverted, and the pattern generation unit calculates an exclusive OR of the area inversion signal and the test pattern by electronically.
  • the inversion cycle generator supplies the device and the expected value generator, and the inversion cycle generator outputs an inversion cycle signal indicating an H level in accordance with the cycle of the test pattern whose bit is to be inverted. Supplies the exclusive OR of the test pattern supplied to the electronic device and the inversion cycle signal to the H-level determination unit and the L-level determination unit as an expected value pattern.
  • a selection control unit that outputs a control signal for controlling the selection unit based on an exclusive OR with the signal, wherein the selection unit outputs an H fail data when the control signal indicates an H level; Of interchanging the logical value of the logical value and the L fail data, Yo Le thereby stored in the fail memory.
  • the bits of the output data to be output are changed every cycle.
  • a test apparatus for testing an electronic device that outputs an inverted or non-inverted output signal wherein the pattern generation unit generates a test pattern for testing the electronic device, and the electronic device outputs based on the test pattern.
  • the logical value power S of each bit in each cycle of the pattern and the number of bits that have changed with respect to the logical value of each bit of the expected value pattern in the previous cycle of the cycle are calculated.
  • a test apparatus that includes an inversion cycle generation unit that outputs, to an expected value generation unit, a test pattern of the cycle as an expected value pattern for the cycle of the test pattern when it is determined that the test pattern is smaller than the number of bits.
  • the electronic device further outputs an inverted cycle signal indicating whether or not the bit of the output signal has been inverted for each cycle of the output signal, and the comparator determines that the calculated number of bits is equal to or larger than the predetermined number of bits.
  • the logic comparator may output a reversal cycle expected value indicating whether or not the electronic device is defective, and further determine whether the electronic device is good or bad based on a comparison result between the reversal cycle expected value and the reversal cycle signal.
  • the comparator changes based on whether or not the inversion cycle expected value to be output in response to the cycle has changed with respect to the inversion cycle expected value of the previous cycle of the cycle. Calculate the number of bits you have.
  • the predetermined number of bits is a value obtained by adding 1 to half of the number of bits in one cycle of the test pattern, and the number of bits changing in that cycle The number of bits in one cycle of the test pattern is calculated. If it is equal to half, the comparator may output the inverted cycle expected value that is the same as the inverted cycle expected value corresponding to the previous cycle of the cycle.
  • a pre-cycle data holding unit for holding a test pattern in a previous cycle of the cycle, and a pre-cycle inversion expected value for holding an inversion cycle expected value corresponding to the previous cycle
  • the expected value pattern in the previous cycle is determined based on the test pattern in the previous cycle held by the holding unit, the previous cycle data holding unit, and the inversion cycle expected value corresponding to the previous cycle held by the previous cycle inversion expected value holding unit.
  • a comparator for generating a previous cycle expected value pattern generation unit wherein the comparator calculates the number of bits that change according to the expected value pattern of the previous cycle and the test pattern of the cycle. Calculate it.
  • FIG. 1 is a view schematically showing a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an example of an operation of electronic device 110.
  • Figure 2 (a) shows multiple inputs
  • FIG. 2B shows an example of an output signal output from an output pin of the electronic device 110.
  • FIG. 3 is a diagram showing details of an example of the configuration of a test apparatus 100.
  • FIG. 4 is a diagram showing an example of a configuration of an inversion cycle generator 24.
  • FIG. 5 is a diagram illustrating an example of the operation of the inversion cycle generator 24.
  • FIG. 6 is a diagram showing another example of the configuration of the test apparatus 100.
  • FIG. 1 is a diagram schematically showing a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 tests the electronic device 110.
  • the electronic device 110 is, for example, a semiconductor memory such as a DRAM or an SRAM.
  • the test apparatus 100 includes a pattern generator 10, a comparator 30, a logical comparator 40, and a file memory 50.
  • the pattern generation unit 10 generates a test pattern to be supplied to the electronic device 110 in order to test the electronic device 110. Further, the pattern generation unit 10 supplies a signal to the electronic device 110 for selecting a mode for writing electronic data to the electronic device 110 and a mode for reading electronic data stored in the electronic device 110.
  • the pattern generation unit 10 When writing electronic data to the electronic device 110, the pattern generation unit 10 generates a signal specifying the address of the electronic device 110 and data to be written to the specified address, and supplies the generated signal to the electronic device 110.
  • the pattern generation unit 10 supplies a signal specifying the address of the electronic device 110 to the electronic device 110.
  • the comparator 30 receives the data read from the electronic device 110 as an output signal, and determines whether the level of each data of the output signal is higher than a predetermined level.
  • the output signal is converted into a digital signal indicating H logic or L logic.
  • the logical comparator 40 compares the output signal with the expected value pattern generated by the pattern generation unit 10 to determine whether the electronic device 110 is good. For example, the pattern generation unit 10 generates an expected value pattern having the same pattern as the test pattern given to the electronic device 110.
  • the fail memory 50 stores a comparison result between the output signal and the expected value pattern for each address of the electronic device 110. By analyzing the comparison result stored in the fail memory 50, it is possible to determine which address of the electronic device 110 has an error. Wear.
  • FIG. 2 is a diagram illustrating an example of the operation of electronic device 110. As shown in Fig. 2 (a)
  • the electronic device 110 has a plurality of input / output pins.
  • the plurality of output pins output data in synchronization with each cycle of the output signal.
  • FIG. 2B shows an example of an output signal output from an output pin of the electronic device 110.
  • the electronic device 110 outputs 8-bit data for each cycle of the output signal.
  • electronic device 110 when a predetermined test pattern is input from an input pin, electronic device 110 stores data corresponding to the test pattern at a specified address. Then, the electronic device 110 internally generates a memory internal output (output data) corresponding to the test pattern. At this time, each output pin of the electronic device 110 should output the memory internal output (output data), but in each cycle of the internal output data, the output pin in which the internal output data is inverted with respect to the previous cycle. When the number of pins is larger than a predetermined number of pins, an output signal in which the internal output data of each output pin is inverted is output.
  • the electronic device 110 when the electronic device 110 outputs the output data as it is in accordance with the first cycle and the second cycle of the internal memory output in FIG. 2B, the internal memory output is inverted at all the output pins.
  • the electronic device 110 in order to reduce noise, the electronic device 110 outputs an output signal obtained by inverting the memory internal output in the second cycle and an inverted cycle signal indicating whether or not the bit of the memory internal output has been inverted. Output.
  • the pattern generation unit 10 in this example inverts the data of the cycle of the expected value pattern corresponding to the cycle of the output signal obtained by inverting the internal output of the memory, and supplies the inverted data to the logical comparator 40.
  • the electronic device 110 may have an inversion area for inverting and writing given data.
  • the electronic device 110 may be a memory that inverts and writes applied data and that inverts and outputs the written data.
  • the electronic device 110 may be a memory in which, when writing data, an address to which given data is to be inverted and written is predetermined.
  • FIG. 3 is a diagram showing details of an example of the configuration of the test apparatus 100.
  • Fig. 3 shows the same as Fig. 1.
  • the components denoted by the same reference numerals have the same or similar functions and configurations as those described with reference to FIG.
  • the pattern generation unit 10 includes a control signal generation unit 12, an address generation unit 14, a pattern generation unit 20, an area inversion unit (ARIRAM) 22, an inversion cycle generation unit 24, an expected value generation unit 26, and a selection control unit. It has a part 28.
  • the control signal generator 12 generates a signal for controlling the electronic device 110 and supplies the signal to the electronic device 110. For example, the control signal generator 12 supplies the electronic device 110 with a signal that controls the power of the electronic device 110 to be in the write mode and the signal that controls whether the electronic device 110 is in the read mode.
  • the address generator 14 generates an address at which data is to be written to the electronic device 110 or an address at which data is to be read from the electronic device 110, and supplies the generated address to the electronic device 110.
  • the pattern generator 20 generates a test pattern to be supplied to the electronic device 110.
  • the pattern generator 20 has a data generator 16 and an exclusive OR circuit 18.
  • the data generator 16 generates test data indicating whether or not to charge the internal cells of the electronic device 110
  • the exclusive OR circuit 18 generates the test data generated by the data generator 16 and the area inversion.
  • the exclusive OR with the area inversion signal output by the unit 22 is output as a test pattern.
  • the area inverting unit 22 receives, from the address generating unit 14, an address to which data is to be written to the electronic device 110, and inverts each bit of the test data generated by the data generating unit 16 based on the address. Control whether or not.
  • the electronic device 110 is a memory having an inversion area for inverting and writing given data
  • the area inversion unit 22 includes, among the bits of the test pattern generated by the pattern generation unit 20, the electronic device 110
  • the test pattern in which the bits to be written in the inversion area are inverted in advance is supplied to the electronic device 110 and the expected value generation unit 26.
  • the data generator 16 when performing a test in which all the internal cells of the electronic device 110 are charged, the data generator 16 generates 1111... 1 as test data.
  • the region inverting unit 22 controls whether or not to invert each bit of the test data based on the address of the electronic device 110 where each bit of the test data is written. You. That is, when the electronic device 110 inverts and writes data to an address where data is written, the area inversion unit 22 generates a test pattern in which the bits of the test data corresponding to the address are inverted in the pattern generation unit 20. Let it. By such control, a test or the like in which all the internal cells of the electronic device 110 are charged can be efficiently performed. In this example, the area inversion unit 22 outputs an area inversion signal indicating H logic according to the timing of the bit to be inverted in the test data.
  • the expected value generation unit 26 generates an expected value pattern of output data to be output by the electronic device 110 based on the test pattern generated by the pattern generation unit 20. As described with reference to FIG. 2, the expected value generation unit 26 determines whether or not the electronic device 110 outputs data by inverting the data every cycle of the output signal, and inverts the given test pattern. Based on whether or not to write, an expected value pattern is generated by inverting or non-inverting the bits of the test pattern generated by the pattern generation unit 20.
  • the inversion cycle generating unit 24 is configured to invert the bit of the expected value pattern corresponding to the cycle in which the electronic device 110 inverts and outputs the output data bit.
  • the inversion cycle expected value is supplied to the expected value generation unit 26 that should generate.
  • the inversion cycle generator 24 determines which cycle of the expected value pattern should be inverted based on the test pattern. As described later with reference to FIG. 4, the inversion cycle generation unit 24 is based on the test pattern generated by the pattern generation unit 20 and, based on the expected pattern, generates a timing corresponding to the cycle to be inverted. Generates the inversion cycle expected value indicating H logic.
  • the expected value generating unit 26 supplies the exclusive OR of the test pattern and the inversion cycle expected value to the logical comparator 40 as an expected value pattern. With such an operation, the expected value generation unit 26 can efficiently generate a correct expected value pattern. Further, the selection control unit 28 outputs an exclusive OR of the area inversion signal and the inversion cycle signal as a control signal for controlling the selection units (44a, 44b) described later.
  • the comparator 30 receives an output signal output from the electronic device 110 and converts the output signal into a digital signal.
  • the comparator 30 has an H level comparator 32 and an L level comparator 34.
  • the H level comparator 32 has a predetermined H level voltage value ( VOH) is compared with the voltage value of the output signal. If the voltage value of the output signal is greater than SVOH, 1 is output, and if the voltage value of the output signal is smaller than SVOH, 0 is output.
  • the L-level comparator 34 compares a predetermined L-level voltage value (VOL) with the voltage value of the output signal, and outputs 1 when the voltage value of the output signal is smaller than VOL. Outputs 0 when the voltage value of the signal is greater than VOL.
  • the logical comparator 40 compares the output signal converted into a digital signal with an expected value pattern, and outputs fail data based on the comparison result.
  • the logical comparator 40 has an H level determining unit 36, an L level determining unit 38, selecting units (44a, 44b), and an OR circuit 42.
  • the H level determination unit 36 outputs the H fail data indicating whether or not the output signal bit is at the H level corresponding to the bit indicating that the expected value pattern of the output signal is at the H level. Output for each bit of the pattern.
  • the H level determination unit 36 is, for example, a logical product circuit, and outputs a logical product of an inverted signal of the output signal converted into a digital signal by the H level comparator 32 and an expected value pattern.
  • the L level determination unit 38 outputs L fail data indicating whether the bit of the output signal is at the L level corresponding to the bit indicating the expected value pattern of the output signal at the L level. Is output for each bit of.
  • the L level determination unit 38 is, for example, a logical product circuit, and outputs a logical product of the output signal converted into a digital signal by the L level comparator 34 and the expected value pattern.
  • the selection units (44a, 44b) receive the H-fail data and the L-fail data, and select one of the H-fail data and the L-fail data based on a control signal output from the selection control unit 28. Output.
  • the selector 44a when the control signal indicates L logic, the selector 44a outputs H fail data, and the selector 44b outputs L fail data.
  • the selector 44b When the control signal indicates H logic, the selector 44b outputs L fail data, and the selector 44b outputs H fail data.
  • the fail memory 50 stores the fail data output by the selecting unit 44a as H fail data when the output data indicates the H level, and stores the fail data output by the selecting unit 44b as the output data. Store as L fail data when indicating L level.
  • the selection units (44a, 44b) determine that the inversion cycle generation unit 24 Bits that have been inverted and that have not been inverted by the area inversion unit 22 in the test pattern (and expected value pattern) or bits that have not been inverted by the inversion cycle generation unit 24 in the expected value pattern. Then, the logical value of the H fail data and the logical value of the L fail data corresponding to the bit inverted by the region inverting unit 22 in the test pattern are exchanged and stored in the fail memory 50. In other words, when the expected value pattern is inverted by only one of the inversion cycle generation unit 24 and the area inversion unit 22, the selection units (44a and 44b) output the logic values of the H fail data and the L fail data. When both the inversion cycle generator 24 and the area inverting unit 22 invert the expected value pattern, the expected value pattern is not inverted, and the logic of the H fail data and the L fail data are changed. The logical value is stored in the fail memory 50 without being replaced.
  • the H fail data and the L fail data can be correctly stored in the fail memory 50.
  • the H-level determination unit 36 determines the L-level data as the internal data of the electronic device 110, that is, the discharge state.
  • the fail memory 50 should store the judgment result of the H level judging unit 36 as L fail data.Since the conventional test apparatus does not perform such control, it is used as the L fail data.
  • fail data to be stored was stored as H fail data
  • fail data to be stored as H fail data was stored as L fail data. For this reason, it has been difficult to accurately analyze the electronic device 110.
  • the H-fail data and the L-fail data can be correctly stored in the fail memory 50, so that the analysis of the electronic device 110 can be performed accurately.
  • the OR circuit 42 outputs a logical sum of the fail data output from the selecting unit 44a and the fail data output from the selecting unit 44b. That is, the OR circuit 42 stores the fail data FT indicating the failure in the fail memory 50 when a failure occurs in at least one of the L fail data and the H fail data. By using the Fenole data FT, simple analysis of the electronic device 110 can be efficiently performed.
  • FIG. 4 is a diagram showing an example of the configuration of the inversion cycle generator 24.
  • Inversion cycle generation The section 24 includes a previous cycle data holding section 52, a previous cycle inversion expected value holding section 54, a previous cycle expected value pattern generation section 56, and a comparator 58. The operation of the inversion cycle generator 24 will be described with reference to FIG.
  • FIG. 5 is a diagram illustrating an example of the operation of the inversion cycle generator 24.
  • the test pattern is supplied from the pattern generation unit 20 to the inversion cycle generation unit 24, and the previous cycle data holding unit 52 outputs a signal obtained by delaying the test pattern by one cycle as shown in FIG. Output as a test pattern.
  • the previous cycle inversion expected value holding unit 54 receives the inversion cycle expected value generated by the inversion cycle generation unit 24, and outputs a signal obtained by delaying the inversion cycle expected value by one cycle. Output as a value.
  • previous cycle expected value pattern generation unit 56 calculates an exclusive OR of the test pattern of the previous cycle generated by the previous cycle data holding unit 52 and the expected value of the inversion cycle of the previous cycle. Output as a value pattern.
  • the comparator 58 changes the logical value of each bit in each cycle of each cycle of the test pattern received from the pattern generation unit 20 with respect to the logical value of each bit of the expected value pattern in the previous cycle of the cycle.
  • the calculated number of bits is determined, and it is determined whether the calculated number of bits is equal to or greater than a predetermined number of bits.
  • the comparator 58 determines that the number of changed bits is equal to or greater than the predetermined number of bits, the comparator 58 outputs the inversion cycle expected value indicating the H logic to the expected value generation unit 26 and the selection control unit. Supply 28.
  • the comparator 58 calculates the number of bits under the same condition as that for determining whether the electronic device 110 determines whether or not to invert and output each output data for each cycle. It is determined whether the number of bits is equal to or greater than a predetermined number of bits.
  • the comparator 58 determines whether the number of changed bits is 5 or more. Since the determination condition in the electronic device 110 is predetermined by the specification of the electronic device 110, the condition can be easily given to the comparator 58. Then, the inversion cycle generator 24 determines that the comparator 58 outputs the inversion cycle expected value indicating the H logic, that is, determines that the number of changed bits is equal to or larger than the predetermined number of bits. In this case, the expected value generation unit 26 outputs a pattern obtained by inverting the test pattern of the cycle as an expected value pattern for the cycle of the test pattern.
  • the value generator 26 outputs the test pattern of the cycle as an expected value pattern for the cycle of the test pattern. Such an operation makes it possible to easily generate a correct expected value pattern even when the electronic device 110 outputs output data after inverting or non-inverting each cycle.
  • the comparator 58 corresponds to the cycle.
  • the number of bits that have changed is further calculated based on whether or not the expected value of the inverted cycle to be output from the inverted cycle has changed from the expected value of the inverted cycle of the previous cycle of the cycle. That is, the comparator 58 further determines whether the inverted cycle expected value to be output corresponding to the cycle has changed with respect to the inverted cycle expected value of the previous cycle of the cycle. Select whether or not to reverse the expected value pattern.
  • the predetermined number of bits in the comparator 58 is a value obtained by adding 1 to half of the number of bits in one cycle of the test pattern, and the number of bits S changing in the cycle. If it is the same as half the number of bits in one cycle of the test pattern, comparator 58 outputs the same inverted cycle expected value as the inverted cycle expected value corresponding to the previous cycle of the cycle.
  • the inversion vital generator 24 When the electronic device 110 outputs a multi-bit inversion cycle signal, the inversion vital generator 24 outputs an expected value of the inversion cycle of a plurality of bits corresponding to the inversion cycle signal of the plurality of bits. Is preferred. For example, if the electronic device 110 outputs a 1-bit inversion cycle signal for every 8 bits of the output signal, and the output signal is 72 bits and outputs a 9-bit inversion cycle signal, the inversion cycle Outbreak Unit 24 preferably outputs a 9-bit inversion cycle expected value. In this case, if the number of bits S changing in the site is equal to half of the number of bits in one cycle of the test pattern, the comparator 58 outputs a plurality of bits corresponding to the cycle before the cycle. A plurality of inversion cycle expected values that are the same as the inversion cycle expected value are output.
  • test apparatus 100 of the present example even when the electronic device 110 outputs an output signal by inverting or non-inverting every cycle, it is possible to efficiently generate a correct expected value pattern. .
  • the logical comparator 40 may further compare the inverted cycle signal output from the electronic device 110 with the expected inverted value, and store the comparison result in the fail memory 50.
  • the comparator 58 preferably supplies the expected value of the inversion cycle to the logical comparator 40.
  • FIG. 6 is a diagram showing another example of the configuration of the test apparatus 100.
  • the test apparatus 100 in this example determines pass / fail of the electronic device 110 based on the inversion cycle signal output from the electronic device 110.
  • the components denoted by the same reference numerals as those in FIG. 1 have the same or similar functions and configurations as the components described in FIG.
  • the comparator 58 of the pattern generation unit 10 supplies the expected value of the inversion cycle to the logical comparator 40, and the logical comparator 40 outputs the inverted cycle output from the electronic device 110.
  • the signal is further compared with the expected value of the inversion cycle, and the comparison result is stored in the fail memory 50.
  • the test of the electronic device 110 can be performed with higher accuracy.

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Abstract

　試験パターンを生成するパターン発生部と、期待値パターンを生成する期待値生成部と、電子デバイスが出力データのビットを反転して出力するサイクルに対応する、出力データの期待値パターンのサイクルのビットを反転させた、出力信号の期待値パターンを生成する反転サイクル発生部と、Ｈフェイルデータを出力信号の期待値パターンのビット毎に出力するＨレベル判定部と、Ｌフェイルデータを出力信号の期待値パターンのビット毎に出力するＬレベル判定部と、フェイルメモリと、反転サイクル発生部が、期待値パターンのビットを反転させた場合に、Ｈフェイルデータの論理値とＬフェイルデータの論理値とを入れ替えて、フェイルメモリに格納する選択部とを備える試験装置を提供する。

Description

明 細 書
試験装置
技術分野
[0001] 本発明は、電子デバイスの良否を判定する試験装置に関する。特に、本発明は、 出力するべき出力データのビットをサイクル毎に反転又は非反転させた出力信号を 出力する電子デバイスを試験する試験装置に関する。文献の参照による組み込みが 認められる指定国については、下記の出願に記載された内容を参照により本出願に 組み込み、本出願の記載の一部とする。
特願 2003— 175436 出願曰 平成 15年 6月 19曰
背景技術
[0002] 従来、例えば電子データを記憶する DRAM、 SRAM等の電子デバイスを試験す る場合、予め定められた電子データを記憶させた電子デバイスが出力する出力信号 と、当該電子データと同一の期待値パターンとを比較することにより、当該電子デバ イスの試験を行っている。
[0003] また近年、電子デバイスの多ビット化が著しい。このため、出力する信号の論理値 が同時に反転する電子デバイスの出力ピン数が増加してしまい、出力信号にノイズ が生じてしまう。このようなノイズを低減するために、出力信号のサイクル毎に、出力 データを反転させて出力する電子デバイスがある。つまり、前サイクルに対して、出力 データが反転する出力ピン数が多い場合に、それぞれの出力ピンの出力データを反 転させて出力することにより、前サイクルに対して出力データが反転する出力ピン数 を低減させている。この場合電子デバイスは、当該サイクルの出力信号を反転させた 旨を示す反転サイクル信号を更に出力する。
発明の開示
発明が解決しょうとする課題
[0004] しかし、前述したように電子デバイスが出力信号のデータを反転させて出力した場 合、当該出力信号と比較するべき期待値パターンも反転させる必要がある。しかし、 従来の試験装置は、電子デバイスが出力信号を反転させたか否力、を認識することが できない。このため試験を行う場合には、試験を行う使用者が、電子デバイスの出力 信号が反転するか否かを、予め電子デバイスに与える電子データに応じて判断し、 判断結果に応じた期待値パターンを作成する必要があった。このため、電子デバイス の試験を効率よく行うことが困難であった。
[0005] また、電子デバイスの試験結果として、 Hレベルの期待値に対する Hフェイルデー タと、 Lレベルの期待値に対する Lフェイルデータをフェイルメモリに格納する場合に おいて、電子デバイスの出力信号、及び期待値パターンが反転している場合、試験 装置は、本来 Hフェイルデータ及び Lフェイルデータとして格納するべきフヱイルデー タを、それぞれ Lフェイルデータ、 Hフェイルデータとして格納してしまう。このため、電 子デバイスの詳細な解析を行うことが困難であった。
[0006] そこで本発明は、上記の課題を解決することのできるパターン発生器、及び試験装 置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特 徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規 定する。
課題を解決するための手段
[0007] 上記課題を解決するために、本発明の第 1の形態においては、出力するべき出力 データのビットをサイクル毎に反転又は非反転させた出力信号を出力する電子デバ イスを試験する試験装置であって、電子デバイスを試験するための試験パターンを 生成するパターン発生部と、試験パターンに基づいて、電子デバイスが出力するべ き出力データの期待値パターンを生成する期待値生成部とを備える試験装置を提供 する。
[0008] また試験装置は、電子デバイスが出力データのビットを反転して出力するサイクル に対応する、出力データの期待値パターンのサイクルのビットを反転させた、出力信 号の期待値パターンを生成する反転サイクル発生部と、出力信号の期待値パターン が Hレベルを示すビットに対応する出力信号のビットが、 Hレベルであるか否かを示 す Hフェイルデータを出力信号の期待値パターンのビット毎に出力する Hレベル判 定部と、出力信号の期待値パターン力 レベルを示すビットに対応する出力信号のビ ットカ S、 Lレベルであるか否かを示す Lフェイルデータを出力信号の期待値パターン のビット毎に出力する Lレベル判定部と、出力データが Hレベルを示す場合のフェイ ルデータとして Hフェイルデータを格納し、出力データが Lレベルを示す場合のフェイ ルデータとして Lフェイルデータを格納するフェイルメモリと、反転サイクル発生部が、 期待値パターンのビットを反転させた場合に、 Hフェイルデータの論理値と Lフェイル データの論理値とを入れ替えて、フェイルメモリに格納する選択部とを更に備えてよ レ、。
[0009] 反転サイクル発生部は、試験パターンに基づいて、期待値パターンにおけるいず れのサイクルのビットを反転させるかを決定してよい。また、電子デバイスは、与えら れるデータを反転して書き込む反転領域を有するメモリであって、試験装置は、パタ ーン生成部が生成した試験パターンのビットのうち、反転領域に書き込まれるべきビ ットを予め反転させ、電子デバイス及び期待値生成部に供給させる領域反転部を有 してよい。
[0010] 選択部は、反転サイクル発生部が期待値パターンにおレ、て反転させたビットであつ て、領域反転部が試験パターンにおいて反転させていないビット、又は反転サイクノレ 発生部が期待値パターンにおいて反転させていないビットであって、領域反転部が 試験パターンにおいて反転させたビットに対応する Hフェイルデータの論理値と Lフ エイルデータの論理値とを入れ替えて、フェイルメモリに格納してょレ、。
[0011] 領域反転部は、反転させるべき前記試験パターンのビットに応じて Hレベルを示す 領域反転信号を生成し、パターン生成部は、領域反転信号と試験パターンとの排他 的論理和を、電子デバイス及び期待値生成部に供給し、反転サイクル発生部は、ビ ットを反転させるべき試験パターンのサイクルに応じて Hレベルを示す反転サイクル 信号を出力し、期待値生成部は、領域反転部が電子デバイスに供給した試験パター ンと、反転サイクル信号との排他的論理和を、期待値パターンとして Hレベル判定部 及び Lレベル判定部に供給し、試験装置は、領域反転信号と、反転サイクル信号と の排他的論理和に基づいて、選択部を制御する制御信号を出力する選択制御部を 更に備え、選択部は、制御信号が Hレベルを示す場合に、 Hフェイルデータの論理 値と Lフェイルデータの論理値とを入れ替えて、フェイルメモリに格納させてょレ、。
[0012] 本発明の第 2の形態においては、出力するべき出力データのビットをサイクル毎に 反転又は非反転させた出力信号を出力する電子デバイスを試験する試験装置であ つて、電子デバイスを試験するための試験パターンを生成するパターン生成部と、試 験パターンに基づいて、電子デバイスが出力するべき期待値パターンを生成する期 待値生成部と、試験パターンに応じて電子デバイスが出力する出力信号と、期待値 パターンとを比較し、電子デバイスの良否を判定する論理比較器と、試験パターンの それぞれのサイクルにおけるそれぞれのビットの論理値力 S、当該サイクルの前サイク ルにおける期待値パターンのそれぞれのビットの論理値に対して変化しているビット 数を算出し、算出したビット数が予め定められたビット数以上であるか否かを判定す る比較器と、比較器が、ビット数が予め定められたビット数以上であると判定した場合 に、期待値生成部に、当該サイクルの試験パターンを反転したパターンを、試験バタ ーンの当該サイクルに対する期待値パターンとして出力させ、比較器が、ビット数が 予め定められたビット数より小さいと判定した場合に、期待値生成部に、当該サイクノレ の試験パターンを、試験パターンの当該サイクルに対する期待値パターンとして出力 させる反転サイクル発生部とを備える試験装置を提供する。
[0013] 電子デバイスは、出力信号のサイクル毎に、出力信号のビットを反転させたか否か を示す反転サイクル信号を更に出力し、比較器は、算出したビット数が予め定められ たビット数以上であるか否力を示す反転サイクル期待値を出力し、論理比較器は、反 転サイクル期待値と、反転サイクル信号との比較結果に更に基づいて、電子デバイス の良否を判定してよい。
[0014] 比較器は、当該サイクルに対応して出力するべき反転サイクル期待値が、当該サイ クルの前サイクルの反転サイクル期待値に対して変化しているか否かに更に基づい て、変化しているビット数を算出してよレ、。予め定められたビット数は、試験パターン の 1サイクルにおけるビット数の半分に 1をカ卩算した値であって、当該サイクルにおい て変化しているビット数力 試験パターンの 1サイクルにおけるビット数の半分と同一 である場合、比較器は、当該サイクルの前サイクルに対応する反転サイクル期待値と 同一の反転サイクル期待値を出力してよい。
[0015] 当該サイクルの前サイクルにおける試験パターンを保持する前サイクルデータ保持 部と、前サイクルに対応する反転サイクル期待値を保持する前サイクル反転期待値 保持部と、前サイクルデータ保持部が保持した前サイクルにおける試験パターンと、 前サイクル反転期待値保持部が保持した前サイクルに対応する反転サイクル期待値 とに基づいて、前サイクルにおける期待値パターンを生成する前サイクル期待値パタ ーン生成部とを更に備え、比較器は、前サイクルの期待値パターンと、当該サイクル の試験パターンとに基づレ、て、変化してレ、るビット数を算出してょレ、。
[0016] 尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又、発明となりうる。
発明の効果
[0017] 本発明によれば、出力信号をサイクル毎に反転又は非反転して出力する電子デバ イスの試験を効率よく且つ精度よく行うことができる。
図面の簡単な説明
[0018] [図 1]本発明の実施形態に係る試験装置 100の構成の概略を示す図である。
[図 2]電子デバイス 110の動作の一例を説明する図である。図 2(a)は、複数の入力
/出力ピンを備える電子デバイス 110を示し、図 2(b)は、電子デバイス 110の出力 ピンから出力される出力信号の一例を示す。
[図 3]試験装置 100の構成の一例の詳細を示す図である。
[図 4]反転サイクル発生部 24の構成の一例を示す図である。
[図 5]反転サイクル発生部 24の動作の一例を説明する図である。
[図 6]試験装置 100の構成の他の例を示す図である。
符号の説明
[0019] 10···パターン生成部、 12···制御信号発生部、 14···アドレス発生部、 16···デー タ発生部、 18·· '排他的論理和回路、 20·· ·パターン発生部、 22·· ·領域反転部、 2 4· · ·反転サイクル発生部、 26·· ·期待値生成部、 28·· '選択制御部、 30·· 'コンパ レータ、 32· · ·Ηレベル比較器、 34· · 'Lレベル比較器、 36· · ·Ηレベル判定部、 38 • · -Lレベル判定部、 40·· '論理比較器、 42·· ·論理和回路、 44· · ·選択部、 50··· フェイルメモリ、 52· ··前サイクルデータ保持部、 54· ··前サイクル反転期待値保持 部、 56···前サイクル期待値パターン生成部、 58···比較器、 100···試験装置、 11 0···電子デバイス 発明を実施するための最良の形態
[0020] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲に係る発明を限定するものではなぐ又実施形態の中で説明されてレ、る特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0021] 図 1は、本発明の実施形態に係る、試験装置 100の構成の概略を示す図である。
試験装置 100は、電子デバイス 110の試験を行う。ここで、電子デバイス 110は、例 えば DRAM、 SRAM等の半導体メモリである。
[0022] 試験装置 100は、パターン生成部 10、コンパレータ 30、論理比較器 40、及びフエ ィルメモリ 50を備える。パターン生成部 10は、電子デバイス 110の試験を行うために 、電子デバイス 110に供給する試験パターンを生成する。また、パターン生成部 10 は、電子デバイス 110に電子データを書き込むモードと、電子デバイス 110が記憶し た電子データを読み出すモードとを選択する信号を電子デバイス 110に供給する。 電子デバイス 110に電子データを書き込む場合、パターン生成部 10は、電子デバィ ス 110のアドレスを指定する信号と、指定されたアドレスに書き込むべきデータとを生 成し、電子デバイス 110に供給する。また、電子デバイス 110から電子データを読み 出す場合、パターン生成部 10は、電子デバイス 110のアドレスを指定する信号を電 子デバイス 110に供給する。
[0023] コンパレータ 30は、電子デバイス 110から読み出されたデータを出力信号として受 け取り、当該出力信号のそれぞれのデータのレベルが、予め定められたレベルより大 きいか否かに基づいて、当該出力信号を、 H論理又は L論理を示すディジタル信号 に変換する。
[0024] 論理比較器 40は、出力信号と、パターン生成部 10が生成する期待値パターンとを 比較し、電子デバイス 110の良否を判定する。例えば、パターン生成部 10は、電子 デバイス 110に与えた試験パターンと同一のパターンを有する期待値パターンを生 成する。
[0025] フェイルメモリ 50は、出力信号と期待値パターンとの比較結果を、電子デバイス 11 0のアドレス毎に格納する。当該フェイルメモリ 50が格納した比較結果を解析すること により、電子デバイス 110のいずれのアドレスにエラーが生じるかを判定することがで きる。
[0026] 図 2は、電子デバイス 110の動作の一例を説明する図である。図 2 (a)に示すように
、電子デバイス 110は、複数の入力/出力ピンを備える。複数の出力ピンは、出力信 号のサイクル毎に、それぞれ同期してデータを出力する。
[0027] 図 2 (b)は、電子デバイス 110の出力ピンから出力される出力信号の一例を示す。
本例において、電子デバイス 110は、出力信号の 1サイクル毎に、 8ビットのデータを 出力する。
[0028] 図 2 (b)に示すように、予め定められた試験パターンが入力ピンから入力されると、 電子デバイス 110は指定されたアドレスに当該試験パターンに応じたデータを格納 する。そして、電子デバイス 110は、当該試験パターンに対応するメモリ内部出力（出 力データ）を内部で生成する。このとき、電子デバイス 110のそれぞれの出力ピンは、 メモリ内部出力（出力データ）を出力するべきであるが、内部出力データのそれぞれ のサイクルにおいて、前サイクルに対して、内部出力データが反転する出力ピン数が 予め定められたピン数より多い場合に、それぞれの出力ピンの内部出力データを反 転させた出力信号を出力する。
[0029] 例えば、図 2 (b)におけるメモリ内部出力の第 1サイクル、及び第 2サイクルに応じて 電子デバイス 110が出力データをそのまま出力した場合、全ての出力ピンにおいてメ モリ内部出力が反転してしまう。このような場合、電子デバイス 110は、ノイズを低減 するために、第 2サイクルのメモリ内部出力を反転させた出力信号、及びメモリ内部出 力のビットを反転させたか否力を示す反転サイクル信号を出力する。本例におけるパ ターン生成部 10は、メモリ内部出力を反転させた当該出力信号のサイクルに対応す る期待値パターンのサイクルのデータを反転させて、論理比較器 40に供給する。
[0030] また、電子デバイス 110は、与えられるデータを反転して書き込む反転領域を有し ていてもよレ、。つまり、電子デバイス 110は、与えられるデータを反転して書き込み、 書き込んだデータを反転して出力するメモリであってもよい。例えば、電子デバイス 1 10は、データを書き込む場合に、与えられたデータを反転して書き込むべきアドレス が予め定められているメモリであってよい。
[0031] 図 3は、試験装置 100の構成の一例の詳細を示す図である。図 3において図 1と同 一の符号を付した構成要素は、図 1に関連して説明した構成要素と同一又は同様の 機能及び構成を有する。
[0032] パターン生成部 10は、制御信号発生部 12、アドレス発生部 14、パターン発生部 2 0、領域反転部 (ARIRAM) 22、反転サイクル発生部 24、期待値生成部 26、及び選 択制御部 28を有する。制御信号発生部 12は、電子デバイス 110を制御する信号を 生成し、電子デバイス 110に供給する。例えば、制御信号発生部 12は、電子デバィ ス 110を書き込みモードにする力、、読み出しモードにするかを制御する信号を電子デ バイス 110に供給する。
[0033] アドレス発生部 14は、電子デバイス 110にデータを書き込むべきアドレス、又は電 子デバイス 110からデータを読み出すべきアドレスを生成し、電子デバイス 110に供 給する。
[0034] パターン発生部 20は、電子デバイス 110に供給するべき試験パターンを生成する 。パターン発生部 20は、データ発生部 16及び排他的論理和回路 18を有する。デー タ発生部 16は、電子デバイス 110の内部セルをチャージするか否かを示す試験デ ータを生成し、排他的論理和回路 18は、データ発生部 16が生成した試験データと、 領域反転部 22が出力する領域反転信号との排他的論理和を、試験パターンとして 出力する。
[0035] 領域反転部 22は、アドレス発生部 14から、電子デバイス 110にデータを書き込む べきアドレスを受け取り、当該アドレスに基づいて、データ発生部 16が生成した試験 データのそれぞれのビットを反転させるか否かを制御する。本例において、電子デバ イス 110は、与えられるデータを反転して書き込む反転領域を有するメモリであって、 領域反転部 22は、パターン発生部 20が生成した試験パターンのビットのうち、電子 デバイス 110の反転領域に書き込まれるべきビットを予め反転させた試験パターンを 、電子デバイス 110及び期待値生成部 26に供給する。
[0036] 例えば、電子デバイス 110の内部セルの全てをチャージ状態にする試験を行う場 合、データ発生部 16は、試験データとして 1111 · · · 1を生成する。このとき、領域反 転部 22は、当該試験データのそれぞれのビットが書き込まれる、電子デバイス 110 のアドレスに基づいて、試験データのそれぞれのビットを反転させるか否かを制御す る。つまり、領域反転部 22は、データが書き込まれるアドレスに、電子デバイス 110が データを反転して書き込む場合、当該アドレスに対応する試験データのビットを反転 させた試験パターンを、パターン発生部 20に生成させる。このような制御により、電子 デバイス 110の全ての内部セルがチャージ状態にする試験等を効率よく行うことがで きる。本例において、領域反転部 22は、試験データにおいて反転させるべきビットの タイミングに応じて H論理を示す領域反転信号を出力する。
[0037] 期待値生成部 26は、パターン発生部 20が生成する試験パターンに基づいて、電 子デバイス 110が出力するべき出力データの期待値パターンを生成する。期待値生 成部 26は、電子デバイス 110が、図 2に関連して説明したように、出力信号のサイク ル毎にデータを反転して出力するか否力、、及び与えられる試験パターンを反転して 書き込むか否かに基づレ、て、パターン発生部 20が生成する試験パターンのビットを 反転又は非反転させた期待値パターンを生成する。
[0038] 反転サイクル発生部 24は、図 2において説明したように、電子デバイス 110が出力 データのビットを反転して出力するサイクルに対応する、期待値パターンのサイクノレ のビットを反転した期待値パターンを生成するべぐ期待値生成部 26に反転サイクル 期待値を供給する。反転サイクル発生部 24は、試験パターンに基づいて、期待値パ ターンにおけるいずれのサイクルのビットを反転させるかを決定する。図 4において後 述するように、反転サイクル発生部 24は、パターン発生部 20が生成した試験パター ンに基づレ、て、期待値パターンにおレ、て反転させるべきサイクルに対応したタイミン グで H論理を示す反転サイクル期待値を生成する。
[0039] そして、期待値生成部 26は、試験パターンと反転サイクル期待値との排他的論理 和を期待値パターンとして論理比較器 40に供給する。このような動作により、期待値 生成部 26は、正しい期待値パターンを効率よく生成することができる。また、選択制 御部 28は、領域反転信号と、反転サイクル信号との排他的論理和を、後述する選択 部（44a， 44b)を制御する制御信号として出力する。
[0040] また、コンパレータ 30は、電子デバイス 110が出力する出力信号を受け取り、出力 信号をディジタルの信号に変換する。コンパレータ 30は、 Hレベル比較器 32、及び L レベル比較器 34を有する。 Hレベル比較器 32は、予め定められた Hレベル電圧値（ VOH)と、出力信号の電圧値とを比較し、出力信号の電圧値力 SVOHより大きい場合 に 1を出力し、出力信号の電圧値力 SVOHより小さい場合に 0を出力する。また、 Lレ ベル比較器 34は、予め定められた Lレベル電圧値 (VOL)と、出力信号の電圧値と を比較し、出力信号の電圧値力 VOLより小さい場合に 1を出力し、出力信号の電圧 値力 VOLより大きい場合に 0を出力する。
[0041] 論理比較器 40は、ディジタル信号に変換された出力信号と期待値パターンとを比 較し、比較結果に基づいてフェイルデータを出力する。論理比較器 40は、 Hレベル 判定部 36、 Lレベル判定部 38、選択部（44a、 44b)、及び論理和回路 42を有する。
[0042] Hレベル判定部 36は、出力信号の期待値パターンが Hレベルを示すビットに対応 する、出力信号のビットが Hレベルであるか否力、を示す Hフェイルデータを出力信号 の期待値パターンのビット毎に出力する。 Hレベル判定部 36は、例えば論理積回路 であって、 Hレベル比較器 32がディジタル信号に変換した出力信号の反転信号と、 期待値パターンとの論理積を出力する。
[0043] Lレベル判定部 38は、出力信号の期待値パターンが Lレベルを示すビットに対応 する、出力信号のビットが Lレベルであるか否かを示す Lフェイルデータを出力信号 の期待値パターンのビット毎に出力する。 Lレベル判定部 38は、例えば論理積回路 であって、 Lレベル比較器 34がディジタル信号に変換した出力信号と、期待値パタ ーンとの論理積を出力する。
[0044] 選択部（44a、 44b)は、 Hフェイルデータ及び Lフェイルデータを受け取り、選択制 御部 28が出力する制御信号に基づいて、 Hフェイルデータ及び Lフェイルデータの いずれ力を選択して出力する。本例においては、制御信号が L論理を示す場合、選 択部 44aは Hフェイルデータを出力し、選択部 44bは Lフェイルデータを出力する。ま た、制御信号が H論理を示す場合、選択部 44bは Lフェイルデータを出力し、選択部 44bは Hフェイルデータを出力する。
[0045] フェイルメモリ 50は、選択部 44aが出力したフェイルデータを、出力データが Hレべ ルを示す場合の Hフェイルデータとして格納し、選択部 44bが出力したフェイルデー タを、出力データが Lレベルを示す場合の Lフェイルデータとして格納する。
[0046] つまり、選択部（44a、 44b)は、反転サイクル発生部 24が期待値パターンにおいて 反転させたビットであって、領域反転部 22が試験パターン (及び期待値パターン）に おいて反転させていないビット、又は反転サイクル発生部 24が期待値パターンにお いて反転させていないビットであって、領域反転部 22が試験パターンにおいて反転 させたビットに対応する Hフェイルデータの論理値と Lフェイルデータの論理値とを入 れ替えて、フェイルメモリ 50に格納する。つまり、選択部（44a、 44b)は、反転サイク ル発生部 24又は領域反転部 22のいずれかのみにより、期待値パターンが反転され た場合に、 Hフェイルデータの論理と Lフェイルデータの論理値とを入れ替え、反転 サイクル発生部 24及び領域反転部 22が共に期待値パターンを反転した場合、並び に共に期待値パターンを反転しなレ、場合に、 Hフェイルデータの論理と Lフェイルデ ータの論理値とを入れ替えずにフェイルメモリ 50に格納する。
[0047] このような制御により、フェイルメモリ 50に Hフェイルデータ及び Lフェイルデータを 正しく格納することができる。例えば、出力信号及び期待値パターンが反転して出力 された場合、 Hレベル判定部 36は、電子デバイス 110の内部データとしては Lレベル のデータ、即ちディスチャージの状態を判定している。このような場合、フェイルメモリ 50は、 Hレベル判定部 36の判定結果を Lフェイルデータとして格納するべきである 、従来の試験装置では、このような制御を行っていないため、 Lフェイルデータとし て格納するべきフェイルデータを Hフェイルデータとして格納したり、 Hフェイルデー タとして格納するべきフェイルデータを Lフェイルデータとして格納してしまう場合があ つた。このため、電子デバイス 110の解析を精度よく行うことが困難であった。
[0048] 本例における試験装置 100によれば、フェイルメモリ 50に Hフェイルデータ及び Lフ エイルデータを正しく格納することができるため、電子デバイス 110の解析を精度よく 行うことができる。また、論理和回路 42は、選択部 44aが出力するフェイルデータと、 選択部 44bが出力するフェイルデータとの論理和を出力する。つまり、論理和回路 4 2は、 Lフェイルデータ及び Hフェイルデータの少なくともいずれかにフェイルが生じ た場合に、フェイルを示すフェイルデータ FTをフェイルメモリ 50に格納する。フェイノレ データ FTを用いることにより、電子デバイス 110の簡易的な解析を効率よく行うことが できる。
[0049] 図 4は、反転サイクル発生部 24の構成の一例を示す図である。反転サイクル発生 部 24は、前サイクルデータ保持部 52、前サイクル反転期待値保持部 54、前サイクル 期待値パターン生成部 56、及び比較器 58を有する。反転サイクル発生部 24の動作 について、図 5を用いて説明する。
[0050] 図 5は、反転サイクル発生部 24の動作の一例を説明する図である。反転サイクル発 生部 24には、パターン発生部 20から試験パターンが供給され、前サイクルデータ保 持部 52は、図 5に示すように試験パターンを 1サイクル遅延させた信号を、前サイク ルの試験パターンとして出力する。
[0051] また、前サイクル反転期待値保持部 54は、反転サイクル発生部 24が生成した反転 サイクル期待値を受け取り、当該反転サイクル期待値を 1サイクル遅延させた信号を 、前サイクルの反転サイクル期待値として出力する。
[0052] また、前サイクル期待値パターン生成部 56は、前サイクルデータ保持部 52が生成 した前サイクルの試験パターンと、前サイクルの反転サイクル期待値との排他的論理 和を、前サイクルの期待値パターンとして出力する。
[0053] 比較器 58は、パターン発生部 20から受け取った試験パターンのそれぞれのサイク ルにおけるそれぞれのビットの論理値力 当該サイクルの前サイクルにおける期待値 パターンのそれぞれのビットの論理値に対して変化しているビット数を算出し、算出し たビット数が予め定められたビット数以上であるか否かを判定する。また、比較器 58 は、当該変化しているビット数力 予め定められたビット数以上であると判定した場合 に、 H論理を示す反転サイクル期待値を、期待値生成部 26、及び選択制御部 28に 供給する。
[0054] 本例において、比較器 58は、電子デバイス 110が、それぞれの出力データをサイ クル毎に反転させて出力するか否力、を判定する条件と同一の条件で、算出したビット 数が予め定められたビット数以上であるか否かを判定する。
[0055] 例えば、電子デバイス 110力 1サイクルで 8ビットのデータを出力し、 5ビット以上の データが反転する場合に、当該サイクルの全てのデータを反転して出力する場合、 比較器 58は、当該変化しているビット数が 5以上であるか否力、を判定する。電子デバ イス 110における判定条件は、電子デバイス 110の仕様により予め定められているた め、当該条件は容易に比較器 58に与えることができる。 [0056] そして、反転サイクル発生部 24は、比較器 58が、 H論理を示す反転サイクル期待 値を出力した場合、即ち当該変化しているビット数が予め定められたビット数以上で あると判定した場合に、期待値生成部 26に、当該サイクルの試験パターンを反転し たパターンを、試験パターンの当該サイクルに対する期待値パターンとして出力させ る。また反転サイクル発生部 24は、比較器 58が、 L論理を示す反転サイクル期待値 を出力した場合、即ち当該変化しているビット数が予め定められたビット数より小さい と判定した場合に、期待値生成部 26に、当該サイクルの試験パターンを、試験バタ ーンの当該サイクルに対する期待値パターンとして出力させる。このような動作により 、電子デバイス 110がサイクル毎に出力データを反転又は非反転して出力する場合 であっても、正しい期待値パターンを容易に生成することができる。
[0057] また、電子デバイス 110が、反転サイクル信号が反転するか否かに更に基づいて、 出力データを反転して出力するか否かを判定する場合、比較器 58は、当該サイクノレ に対応して出力するべき反転サイクル期待値が、当該サイクルの前サイクルの反転 サイクル期待値に対して変化しているか否かに更に基づいて、変化しているビット数 を算出する。つまり、比較器 58は、当該サイクルに対応して出力するべき反転サイク ル期待値が、当該サイクルの前サイクルの反転サイクル期待値に対して変化している か否かに更に基づいて、当該サイクルの期待値パターンを反転させるか否力を選択 する。
[0058] 例えば、比較器 58における当該予め定められたビット数は、試験パターンの 1サイ クルにおけるビット数の半分に 1を加算した値であって、当該サイクルにおいて変化し ているビット数力 S、試験パターンの 1サイクルにおけるビット数の半分と同一である場 合、比較器 58は、当該サイクルの前サイクルに対応する反転サイクル期待値と同一 の反転サイクル期待値を出力する。
[0059] また、電子デバイス 110が、複数ビットの反転サイクル信号を出力する場合、反転サ イタル発生部 24は、当該複数ビットの反転サイクル信号に対応する、複数のビットの 反転サイクル期待値を出力することが好ましい。例えば、電子デバイス 110が、出力 信号の 8ビット毎に 1ビットの反転サイクル信号を出力するデバイスであって、出力信 号が 72ビットであり、 9ビットの反転サイクル信号を出力する場合、反転サイクル発生 部 24は、 9ビットの反転サイクル期待値を出力することが好ましい。この場合、当該サ イタルにおいて変化しているビット数力 S、試験パターンの 1サイクルにおけるビット数の 半分と同一である場合、比較器 58は、当該サイクルの前サイクルに対応する複数ビ ットの反転サイクル期待値と同一の、複数ビットの反転サイクル期待値を出力する。
[0060] 本例における試験装置 100によれば、電子デバイス 110が出力信号をサイクル毎 に反転又は非反転して出力する場合であっても、正しい期待値パターンを効率よく 生成すること力 sできる。
[0061] また、論理比較器 40は、電子デバイス 110が出力する反転サイクル信号と、反転サ イタル期待値とを更に比較し、比較結果をフェイルメモリ 50に格納してもよい。この場 合、比較器 58は、反転サイクル期待値を論理比較器 40に供給することが好ましい。
[0062] 図 6は、試験装置 100の構成の他の例を示す図である。本例における試験装置 10 0は、電子デバイス 110が出力する反転サイクル信号に更に基づいて、電子デバイス 110の良否を判定する。図 6において、図 1と同一の符号を付した構成要素は、図 1 力 図 5において説明した構成要素と同一又は同様の機能及び構成を有する。
[0063] 本例においては、前述したように、パターン生成部 10の比較器 58は、反転サイクル 期待値を論理比較器 40に供給し、論理比較器 40は、電子デバイス 110が出力する 反転サイクル信号と、反転サイクル期待値とを更に比較し、比較結果をフェイルメモリ 50に格納する。本例における試験装置 100によれば、電子デバイス 110の試験を更 に精度よく行うことができる。
[0064] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良 を加えること力できる。そのような変更または改良を加えた形態も本発明の技術的範 囲に含まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
[0065] 上記説明から明らかなように、本発明によれば、出力信号をサイクル毎に反転又は 非反転して出力する電子デバイスの試験を効率よく且つ精度よく行うことができる。

Claims

請求の範囲
[1] 出力するべき出力データのビットをサイクル毎に反転又は非反転させた出力信号を 出力する電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生部と、 前記試験パターンに基づいて、前記電子デバイスが出力するべき前記出力データ の期待値パターンを生成する期待値生成部と、
前記電子デバイスが前記出力データのビットを反転して出力するサイクルに対応す る、前記出力データの期待値パターンのサイクルのビットを反転させた、前記出力信 号の期待値パターンを生成する反転サイクル発生部と
を備える試験装置。
[2] 前記出力信号の期待値パターンが Hレベルを示すビットに対応する前記出力信号 のビットが、 Hレベルであるか否かを示す Hフェイルデータを前記出力信号の期待値 パターンのビット毎に出力する Hレベル判定部と、
前記出力信号の期待値パターンが Lレベルを示すビットに対応する前記出力信号 のビットが、 Lレベルであるか否かを示す Lフェイルデータを前記出力信号の期待値 パターンのビット毎に出力する Lレベル判定部と、
前記出力データが Hレベルを示す場合のフェイルデータとして前記 Hフェイルデー タを格納し、前記出力データが Lレベルを示す場合のフェイルデータとして前記 Lフ エイルデータを格納するフェイルメモリと、
前記反転サイクル発生部が、前記期待値パターンのビットを反転させた場合に、前 記 Hフェイルデータの論理値と前記 Lフェイルデータの論理値とを入れ替えて、前記 フェイルメモリに格納する選択部と
を更に備える請求項 1に記載の試験装置。
[3] 前記反転サイクル発生部は、前記試験パターンに基づいて、前記期待値パターン におけるいずれのサイクルのビットを反転させるかを決定する請求項 2に記載の試験 装置。
[4] 前記電子デバイスは、与えられるデータを反転して書き込む反転領域を有するメモ リであって、 前記試験装置は、
前記パターン生成部が生成した前記試験パターンのビットのうち、前記反転領域に 書き込まれるべきビットを予め反転させ、前記電子デバイス及び前記期待値生成部 に供給させる領域反転部を有する請求項 2に記載の試験装置。
[5] 前記選択部は、
前記反転サイクル発生部が前記期待値パターンにおいて反転させたビットであって 、前記領域反転部が前記試験パターンにおレ、て反転させてレ、なレ、ビット、
又は前記反転サイクル発生部が前記期待値パターンにおいて反転させていないビ ットであって、前記領域反転部が前記試験パターンにおレ、て反転させたビットに対応 する前記 Hフェイルデータの論理値と前記 Lフェイルデータの論理値とを入れ替えて 、前記フェイルメモリに格納する請求項 4に記載の試験装置。
[6] 前記領域反転部は、反転させるべき前記試験パターンのビットに応じて Hレベルを 示す領域反転信号を生成し、
前記パターン生成部は、前記領域反転信号と前記試験パターンとの排他的論理和 を、前記電子デバイス及び前記期待値生成部に供給し、
前記反転サイクル発生部は、ビットを反転させるべき前記試験パターンのサイクノレ に応じて Hレベルを示す反転サイクル信号を出力し、
前記期待値生成部は、前記領域反転部が前記電子デバイスに供給した前記試験 パターンと、前記反転サイクル信号との排他的論理和を、前記期待値パターンとして 前記 Hレベル判定部及び前記 Lレベル判定部に供給し、
前記試験装置は、前記領域反転信号と、前記反転サイクル信号との排他的論理和 に基づレ、て、前記選択部を制御する制御信号を出力する選択制御部を更に備え、 前記選択部は、前記制御信号が Hレベルを示す場合に、前記 Hフェイルデータの 論理値と前記 Lフェイルデータの論理値とを入れ替えて、前記フェイルメモリに格納さ せる請求項 5に記載の試験装置。
[7] 出力するべき出力データのビットをサイクル毎に反転又は非反転させた出力信号を 出力する電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン生成部と、 前記試験パターンに基づいて、前記電子デバイスが出力するべき期待値パターン を生成する期待値生成部と、
前記試験パターンに応じて前記電子デバイスが出力する出力信号と、前記期待値 パターンとを比較し、前記電子デバイスの良否を判定する論理比較器と、
前記試験パターンのそれぞれのサイクルにおけるそれぞれのビットの論理値力 当 該サイクルの前サイクルにおける前記期待値パターンのそれぞれのビットの論理値に 対して変化しているビット数を算出し、算出した前記ビット数が予め定められたビット 数以上であるか否力、を判定する比較器と、
前記比較器が、前記ビット数が予め定められたビット数以上であると判定した場合 に、前記期待値生成部に、当該サイクルの試験パターンを反転したパターンを、前記 試験パターンの当該サイクルに対する前記期待値パターンとして出力させ、前記比 較器が、前記ビット数が前記予め定められたビット数より小さいと判定した場合に、前 記期待値生成部に、当該サイクルの試験パターンを、前記試験パターンの当該サイ クルに対する前記期待値パターンとして出力させる反転サイクル発生部と を備える試験装置。
[8] 前記電子デバイスは、前記出力信号のサイクル毎に、前記出力信号のビットを反転 させたか否力を示す反転サイクル信号を更に出力し、
前記比較器は、算出した前記ビット数が予め定められたビット数以上であるか否か を示す反転サイクル期待値を出力し、
前記論理比較器は、前記反転サイクル期待値と、前記反転サイクル信号との比較 結果に更に基づいて、前記電子デバイスの良否を判定する
請求項 7に記載の試験装置。
[9] 前記比較器は、当該サイクルに対応して出力するべき前記反転サイクル期待値が 、当該サイクルの前サイクルの前記反転サイクル期待値に対して変化しているか否か に更に基づいて、前記変化しているビット数を算出する請求項 8に記載の試験装置。
[10] 前記予め定められたビット数は、前記試験パターンの 1サイクルにおけるビット数の 半分に 1を加算した値であって、
当該サイクルにおいて前記変化しているビット数力 前記試験パターンの 1サイクル におけるビット数の半分と同一である場合、前記比較器は、当該サイクルの前サイク ルに対応する前記反転サイクル期待値と同一の前記反転サイクル期待値を出力する 請求項 8に記載の試験装置。
当該サイクルの前サイクルにおける前記試験パターンを保持する前サイクルデータ 保持部と、
前サイクルに対応する前記反転サイクル期待値を保持する前サイクル反転期待値 保持部と、
前記前サイクルデータ保持部が保持した前サイクルにおける前記試験パターンと、 前記前サイクル反転期待値保持部が保持した前サイクルに対応する前記反転サイク ル期待値とに基づいて、前サイクルにおける前記期待値パターンを生成する前サイ クル期待値パターン生成部と
を更に備え、
前記比較器は、前サイクルの前記期待値パターンと、当該サイクルの試験パターン とに基づいて、前記変化しているビット数を算出する
請求項 7に記載の試験装置。
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