JPH04349299A - Ｌｓｉ内蔵ｒａｍテスト回路 - Google Patents
Ｌｓｉ内蔵ｒａｍテスト回路Info
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- JPH04349299A JPH04349299A JP3120566A JP12056691A JPH04349299A JP H04349299 A JPH04349299 A JP H04349299A JP 3120566 A JP3120566 A JP 3120566A JP 12056691 A JP12056691 A JP 12056691A JP H04349299 A JPH04349299 A JP H04349299A
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- Japan
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- test
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 85
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ内蔵ＲＡＭラスト
回路に関し、特に被テストＲＡＭのビット間渉を検出す
るテスト回路に関する。
回路に関し、特に被テストＲＡＭのビット間渉を検出す
るテスト回路に関する。
【０００２】
【従来の技術】図３は従来のＬＳＩ内蔵ＲＡＭテスト回
路の一例の回路図である。リード・ライトコントローラ
３ａとアドレスカウンタ２に入力され、リード・ライン
コントローラ３ａは内蔵する被テストＲＡＭ１の読み出
し・書き込みを制御し、その出力信号は内蔵ＲＡＭ１の
読み出し制御入力端Ｒおよび書き込み制御入力端Ｗに入
力される。アドレスカウンタ２は被テストＲＡＭ１の０
番地から最終番地までを順次くり返してインクリメント
し、その出力信号は被テストＲＡＭ１のアドレス入力端
Ａに入力される。
路の一例の回路図である。リード・ライトコントローラ
３ａとアドレスカウンタ２に入力され、リード・ライン
コントローラ３ａは内蔵する被テストＲＡＭ１の読み出
し・書き込みを制御し、その出力信号は内蔵ＲＡＭ１の
読み出し制御入力端Ｒおよび書き込み制御入力端Ｗに入
力される。アドレスカウンタ２は被テストＲＡＭ１の０
番地から最終番地までを順次くり返してインクリメント
し、その出力信号は被テストＲＡＭ１のアドレス入力端
Ａに入力される。
【０００３】被テストＲＡＭ１にデータを書き込む時は
、データ入力端子１７からデータＳＩをシリアルに入力
し、シリアル・インターフェース１６でシリアルデータ
をパラレル変換して内部データバス８を介してパラレル
変換出力信号を被テストＲＡＭ１に書き込む。
、データ入力端子１７からデータＳＩをシリアルに入力
し、シリアル・インターフェース１６でシリアルデータ
をパラレル変換して内部データバス８を介してパラレル
変換出力信号を被テストＲＡＭ１に書き込む。
【０００４】逆に被テストＲＡＭ１からデータを読み出
す時は、被テストＲＡＭ１の出力データを内部データバ
ス８を介してシリアル・インターフェース１６に入力し
パラレルデータをシリアル変換してデータ出力端子１８
から試験データＳ０として出力して内蔵する被テストＲ
ＡＭ１を試験していた。
す時は、被テストＲＡＭ１の出力データを内部データバ
ス８を介してシリアル・インターフェース１６に入力し
パラレルデータをシリアル変換してデータ出力端子１８
から試験データＳ０として出力して内蔵する被テストＲ
ＡＭ１を試験していた。
【０００５】
【発明が解決しようとする課題】上述した従来のＬＳＩ
内蔵ＲＡＭテスト回路について、ＤＳＰ（ディジタル・
シグナルプロセッサ）を例にその問題点を説明する。Ｄ
ＳＰの被テストＲＡＭはそのビット精度の必要性により
、２０ｂｉｔ前後のビット幅となっている。内部データ
バスの幅もこれと同程度の幅をもっているので、そのま
ま外部に出力すればテストピンとして２０ピン前後の数
が必要となり実用的でない。
内蔵ＲＡＭテスト回路について、ＤＳＰ（ディジタル・
シグナルプロセッサ）を例にその問題点を説明する。Ｄ
ＳＰの被テストＲＡＭはそのビット精度の必要性により
、２０ｂｉｔ前後のビット幅となっている。内部データ
バスの幅もこれと同程度の幅をもっているので、そのま
ま外部に出力すればテストピンとして２０ピン前後の数
が必要となり実用的でない。
【０００６】又、この種のシグナルプロセッサでは、内
部データバスをそのままＩ０端子として取り出し外部と
インターフェースすることは意味がない。従って、外部
への入出力はシリアルインターフェースを介して内部デ
ータバスとインターフェースをとっている。その為被テ
ストＲＡＭの試験は通常シリアルインターフェースを介
して被テストＲＡＭにデータを読み・書きを行っている
。この時、シリアルインターフェースを介してＲＡＭの
入出力データをやりとりするので、テストパターンが異
常に長くなる欠点があった。
部データバスをそのままＩ０端子として取り出し外部と
インターフェースすることは意味がない。従って、外部
への入出力はシリアルインターフェースを介して内部デ
ータバスとインターフェースをとっている。その為被テ
ストＲＡＭの試験は通常シリアルインターフェースを介
して被テストＲＡＭにデータを読み・書きを行っている
。この時、シリアルインターフェースを介してＲＡＭの
入出力データをやりとりするので、テストパターンが異
常に長くなる欠点があった。
【０００７】
【課題を解決するための手段】本発明のＬＳＩ内蔵ＲＡ
Ｍテスト回路は、第１のテストビットパターンおよびそ
の“１”の補数である第２のテストビットパターンを発
生して順次被テストＲＡＭに書き込むテストビットパタ
ーン発生回路と、前記被テストＲＡＭから前記第１およ
び第２のテストビットパターンを読み出し・判定して外
部に出力するテストビットパターン判定回路と前記被テ
ストＲＡＭのアドレスをインフリメントする回路と前記
被テストＲＡＭの読み出し・書き込みを制御するコント
ロール回路とを含んで構成されている。
Ｍテスト回路は、第１のテストビットパターンおよびそ
の“１”の補数である第２のテストビットパターンを発
生して順次被テストＲＡＭに書き込むテストビットパタ
ーン発生回路と、前記被テストＲＡＭから前記第１およ
び第２のテストビットパターンを読み出し・判定して外
部に出力するテストビットパターン判定回路と前記被テ
ストＲＡＭのアドレスをインフリメントする回路と前記
被テストＲＡＭの読み出し・書き込みを制御するコント
ロール回路とを含んで構成されている。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。図１（ａ）〜（ｃ）は本発明の一実施例のそれぞれブ
ロック図および回路図である。ＣＬＫ入力端子６から入
力されたクロック信号ＣＬＫはリード・ライトコントロ
ーラ３とアドレスカウンタ２に入力される。リード・ラ
インコントローラ３は被テストＲＡＭ１の読み出し・書
き込みを切換える信号を生成し、その信号Ｗ０は被テス
トＲＡＭ１の読み出し制御入力端Ｒと書き込み制御入力
端Ｗに入力される。
。図１（ａ）〜（ｃ）は本発明の一実施例のそれぞれブ
ロック図および回路図である。ＣＬＫ入力端子６から入
力されたクロック信号ＣＬＫはリード・ライトコントロ
ーラ３とアドレスカウンタ２に入力される。リード・ラ
インコントローラ３は被テストＲＡＭ１の読み出し・書
き込みを切換える信号を生成し、その信号Ｗ０は被テス
トＲＡＭ１の読み出し制御入力端Ｒと書き込み制御入力
端Ｗに入力される。
【０００９】アドレスカウンタ２は被テストＲＡＭ１の
０番地から最終番地までを順次くり返してアドレスをイ
ンクリメントし、その出力信号ＳＥＬは被テストＲＡＭ
１のアドレス入力端Ａに入力される。またアドレスカウ
ンタ２のＬＳＢの値をテストビットパターン発生回路４
の入力端１０ａとテストビットパターン判定回路５の入
力端１０Ａに供給する。被テストＲＡＭ１の出力データ
は内部データバス８を介してテストビットパターン判定
回路５のＡ〜Ｄに入力される。
０番地から最終番地までを順次くり返してアドレスをイ
ンクリメントし、その出力信号ＳＥＬは被テストＲＡＭ
１のアドレス入力端Ａに入力される。またアドレスカウ
ンタ２のＬＳＢの値をテストビットパターン発生回路４
の入力端１０ａとテストビットパターン判定回路５の入
力端１０Ａに供給する。被テストＲＡＭ１の出力データ
は内部データバス８を介してテストビットパターン判定
回路５のＡ〜Ｄに入力される。
【００１０】テストビットパターン発生回路４は図１（
ｂ）に示すように、アドレスカウンタ２からＳＥＬ端１
０ａに入力されるＳＥＬ信号が“Ｈ”の時に第１のテス
トビットパターン（０１０１：５）をまたＳＥＬ信号が
“Ｌ”の時に第２のテストビットパターン（１０１０：
Ａ）をアドレスがインクリメントするごとに交互に生成
し、リード・ラインコントローラ３から入力される制御
端９のＷ０信号が“Ｈ”のときに第１のテストビットパ
ターンもしくは、第２のテストビットパターンを被テス
トＲＡＭ１に書き込む回路である。
ｂ）に示すように、アドレスカウンタ２からＳＥＬ端１
０ａに入力されるＳＥＬ信号が“Ｈ”の時に第１のテス
トビットパターン（０１０１：５）をまたＳＥＬ信号が
“Ｌ”の時に第２のテストビットパターン（１０１０：
Ａ）をアドレスがインクリメントするごとに交互に生成
し、リード・ラインコントローラ３から入力される制御
端９のＷ０信号が“Ｈ”のときに第１のテストビットパ
ターンもしくは、第２のテストビットパターンを被テス
トＲＡＭ１に書き込む回路である。
【００１１】テストビットパターン回路５は図１（ｃ）
に示すように、内部データバス８を介して被テストＲＡ
Ｍ１から第１のテストビットパターンと第２のテストビ
ットパターンを読み出し、ＳＥＬ端１０Ａより入力され
るＳＥＬ信号との一致を４個のＥＸＯＲゲート１４で検
出し、それらの出力のアンドをＡＮＤゲート１５で取り
、一致しているならば“Ｈ”を、不一致ならば“Ｌ”を
ＴＥＳＴ端子７より出力する。
に示すように、内部データバス８を介して被テストＲＡ
Ｍ１から第１のテストビットパターンと第２のテストビ
ットパターンを読み出し、ＳＥＬ端１０Ａより入力され
るＳＥＬ信号との一致を４個のＥＸＯＲゲート１４で検
出し、それらの出力のアンドをＡＮＤゲート１５で取り
、一致しているならば“Ｈ”を、不一致ならば“Ｌ”を
ＴＥＳＴ端子７より出力する。
【００１２】次に回路の動作を図２のタイミングチャー
トを用いて説明する。被テストＲＡＭ１は、基本的にア
ドレスカウンタ２およびリード・ライトコントローラ３
により、順次アドレスをインクリメントしながら読み出
し・書き込みが繰り返される。このとき制御信号ＳＥＬ
の状態により、（イ），（ロ）二つの状態が存在する。 ここでアドレスカウンタ２によりすべてのアドレスが一
巡すると状態（イ）と状態（ロ）が入れ替るように制御
されるものとする。
トを用いて説明する。被テストＲＡＭ１は、基本的にア
ドレスカウンタ２およびリード・ライトコントローラ３
により、順次アドレスをインクリメントしながら読み出
し・書き込みが繰り返される。このとき制御信号ＳＥＬ
の状態により、（イ），（ロ）二つの状態が存在する。 ここでアドレスカウンタ２によりすべてのアドレスが一
巡すると状態（イ）と状態（ロ）が入れ替るように制御
されるものとする。
【００１３】まず、状態（イ）でアドレスＡ０，Ａ１，
Ａ２…にデータ“５”，“Ａ”，“５”…がそれぞれ書
き込まれるものとし、これを全アドレスについて同様に
書き込みを実施した後に、状態（ロ）に切り替える。次
に状態（ロ）では状態（イ）で書き込まれたデータをそ
れぞれアドレスＡ０，Ａ１，Ａ２…において読み出し、
テストビットパターン判定回路５によって期待値と照合
した後それぞれそのビットパターンを反転したデータを
書き込む。これを同様に繰り返しアドレスが一巡すると
状態（イ）となり、また同様の手順を繰返すことによっ
て、状態（ロ）で書き込まれたデータを読み出し期待値
と照合することになる。
Ａ２…にデータ“５”，“Ａ”，“５”…がそれぞれ書
き込まれるものとし、これを全アドレスについて同様に
書き込みを実施した後に、状態（ロ）に切り替える。次
に状態（ロ）では状態（イ）で書き込まれたデータをそ
れぞれアドレスＡ０，Ａ１，Ａ２…において読み出し、
テストビットパターン判定回路５によって期待値と照合
した後それぞれそのビットパターンを反転したデータを
書き込む。これを同様に繰り返しアドレスが一巡すると
状態（イ）となり、また同様の手順を繰返すことによっ
て、状態（ロ）で書き込まれたデータを読み出し期待値
と照合することになる。
【００１４】これら、一連の手順において、まず第１巡
目の状態（イ）において期待値と照合結果すなわちＴＥ
ＳＴ端子７からのテスト信号ＴＥＳＴをＤＯＮ’Ｔ
Ｃａｒｅとし、第２巡目の状態（ロ）から第３巡目の状
態（イ）において一巡前に被テストＲＡＭ１に書き込ん
だデータを期待値と照合することにより、被テストＲＡ
Ｍ１の書き込み・読み出しのテストを実施することが出
来る。
目の状態（イ）において期待値と照合結果すなわちＴＥ
ＳＴ端子７からのテスト信号ＴＥＳＴをＤＯＮ’Ｔ
Ｃａｒｅとし、第２巡目の状態（ロ）から第３巡目の状
態（イ）において一巡前に被テストＲＡＭ１に書き込ん
だデータを期待値と照合することにより、被テストＲＡ
Ｍ１の書き込み・読み出しのテストを実施することが出
来る。
【００１５】ここで従来例では図３のシリアルインター
フェース１６を介してデータの入出力を実施していたた
めに非常に多くのテストパターンを必要としていたが、
本実施例では１アドレスのテストを２パターンで実施で
きるので、極めて短かいテストパターンで全アドレスを
テストすることが可能である。またその期待値照合もわ
ずか１端子の出力をＣａｒｅすることだけで実施例でき
る。
フェース１６を介してデータの入出力を実施していたた
めに非常に多くのテストパターンを必要としていたが、
本実施例では１アドレスのテストを２パターンで実施で
きるので、極めて短かいテストパターンで全アドレスを
テストすることが可能である。またその期待値照合もわ
ずか１端子の出力をＣａｒｅすることだけで実施例でき
る。
【００１６】
【発明の効果】以上説明したように本発明はＬＳＩに内
蔵されているＲＡＭのビット間干渉をテストする回路に
おいて、テストビットパターン発生および判定回路を有
するテスト回路を内蔵することにより、テスト端子の数
を増やすことなく短かいテストパターンで検証出来る効
果がある。
蔵されているＲＡＭのビット間干渉をテストする回路に
おいて、テストビットパターン発生および判定回路を有
するテスト回路を内蔵することにより、テスト端子の数
を増やすことなく短かいテストパターンで検証出来る効
果がある。
【図１】（ａ）〜（ｃ）は本発明の一実施例のブロック
図およびブロックの回路図である。
図およびブロックの回路図である。
【図２】図１の回路の動作を説明するための各信号のタ
イミング図である。
イミング図である。
【図３】従来のＬＳＩ内蔵ＲＡＭテスト回路の一例のブ
ロック図である。
ロック図である。
１ 被テストＲＡＭ
２ アドレスカウンタ
３ リード・ラインコントローラ４ テス
トビットパターン発生回路５ テストビットパタ
ーン判定回路６ ＣＬＫ入力端子 ７ ＴＥＳＴ端子 ８ 内部データバス ９ 制御入力端 １０，１０ａ ＳＥＬ入力端 １１ クロッドバッファ １２，１３ インバータ １４ ＥＸＯＲゲート １５ ＡＮＤゲート
トビットパターン発生回路５ テストビットパタ
ーン判定回路６ ＣＬＫ入力端子 ７ ＴＥＳＴ端子 ８ 内部データバス ９ 制御入力端 １０，１０ａ ＳＥＬ入力端 １１ クロッドバッファ １２，１３ インバータ １４ ＥＸＯＲゲート １５ ＡＮＤゲート
Claims (2)
- 【請求項１】 第１のテストビットパターンおよびそ
の“１”の補数である第２のテストビットパターンを発
生して順次被テストＲＡＭに書き込むテストビットパタ
ーン発生回路と、前記被テストＲＡＭから前記第１およ
び第２のテストビットパターンを読み出し・判定して外
部に出力するテストビットパターン判定回路と前記被テ
ストＲＡＭのアドレスをインフリメントする回路と前記
被テストＲＡＭの読み出し・書き込みを制御するコント
ロール回路とを含むことを特徴とするＬＳＩ内蔵ＲＡＭ
テスト回路。 - 【請求項２】 前記テストビットパターン発生回路が
リード・ラインコントローラの出力する制御信号によっ
て前記アドレスカウンタの出力するＳＥＬ信号を被テス
トＲＡＭに供給する複数のＲＡＭの出力する読み出しデ
ータとの複数の挑他的論理和信号を入力しテスト信号を
出力するＡＮＤゲートとを有することを特徴とする請求
項１記載のＬＳＩ内蔵ＲＡＭテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120566A JPH04349299A (ja) | 1991-05-27 | 1991-05-27 | Ｌｓｉ内蔵ｒａｍテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120566A JPH04349299A (ja) | 1991-05-27 | 1991-05-27 | Ｌｓｉ内蔵ｒａｍテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349299A true JPH04349299A (ja) | 1992-12-03 |
Family
ID=14789483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120566A Pending JPH04349299A (ja) | 1991-05-27 | 1991-05-27 | Ｌｓｉ内蔵ｒａｍテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04349299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299395B2 (en) * | 2003-06-19 | 2007-11-20 | Advantest Corporation | Test apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792496A (en) * | 1980-11-26 | 1982-06-09 | Fujitsu Ltd | Diagnostic system for memory |
| JPS63148498A (ja) * | 1986-12-10 | 1988-06-21 | Advantest Corp | 自己診断機能を具備した記憶装置 |
| JPH0393098A (ja) * | 1989-09-04 | 1991-04-18 | Sharp Corp | 集積回路 |
-
1991
- 1991-05-27 JP JP3120566A patent/JPH04349299A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792496A (en) * | 1980-11-26 | 1982-06-09 | Fujitsu Ltd | Diagnostic system for memory |
| JPS63148498A (ja) * | 1986-12-10 | 1988-06-21 | Advantest Corp | 自己診断機能を具備した記憶装置 |
| JPH0393098A (ja) * | 1989-09-04 | 1991-04-18 | Sharp Corp | 集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299395B2 (en) * | 2003-06-19 | 2007-11-20 | Advantest Corporation | Test apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970311 |