JP2002042493A - メモリテスト回路 - Google Patents
メモリテスト回路Info
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Abstract
(57)【要約】
【課題】 データ入力端子、データ出力端子の数だけテ
ストモード端子が必要になり、端子数の増加によって回
路規模が大型化してしまうという課題があった。 【解決手段】 クロックパルスをカウントするカウンタ
回路２のカウント値の上位２ビットと最下位ビットとを
テストデータ発生回路３へ入力し、最下位ビットの値に
応じて上位２ビットの反転／非反転を演算し、所要のデ
ータビット数を満たすように反転／非反転された上位２
ビットを連ねたテストデータをテストデータ発生回路３
が発生し、カウンタ回路２のカウント値の下位７ビット
で与えられるメモリ回路１のアドレスに対して、カウン
タ回路２のカウント値の７ビット目によって書込／読出
動作を制御する。
ストモード端子が必要になり、端子数の増加によって回
路規模が大型化してしまうという課題があった。 【解決手段】 クロックパルスをカウントするカウンタ
回路２のカウント値の上位２ビットと最下位ビットとを
テストデータ発生回路３へ入力し、最下位ビットの値に
応じて上位２ビットの反転／非反転を演算し、所要のデ
ータビット数を満たすように反転／非反転された上位２
ビットを連ねたテストデータをテストデータ発生回路３
が発生し、カウンタ回路２のカウント値の下位７ビット
で与えられるメモリ回路１のアドレスに対して、カウン
タ回路２のカウント値の７ビット目によって書込／読出
動作を制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリの
メモリテストを行うメモリテスト回路に係るものであ
る。
メモリテストを行うメモリテスト回路に係るものであ
る。
【０００２】
【従来の技術】図５は従来のメモリテスト回路の構成を
示す図である。図５において、１１はメモリテストの対
象であるメモリ回路であり、複数のデータ入力端子ＤＩ
および複数のデータ出力端子ＤＯを有している。１２は
外部入力端子ＮＩを有する内部ロジック回路、１３，１
４はそれぞれマルチプレクサであり、テストモード端子
ＴＥＳＴからの切替制御信号によって入力端子Ａ，Ｂを
切替える。
示す図である。図５において、１１はメモリテストの対
象であるメモリ回路であり、複数のデータ入力端子ＤＩ
および複数のデータ出力端子ＤＯを有している。１２は
外部入力端子ＮＩを有する内部ロジック回路、１３，１
４はそれぞれマルチプレクサであり、テストモード端子
ＴＥＳＴからの切替制御信号によって入力端子Ａ，Ｂを
切替える。
【０００３】次に動作について説明する。通常のデータ
を書き込む場合には、テストモード端子ＴＥＳＴからの
切替制御信号によってマルチプレクサ１３，１４はいず
れも入力端子Ａを選択する。通常のデータは外部入力端
子ＮＩから入力され、内部ロジック回路１２，マルチプ
レクサ１３を介してデータ入力端子ＤＩからメモリ回路
１１に書きこまれる。
を書き込む場合には、テストモード端子ＴＥＳＴからの
切替制御信号によってマルチプレクサ１３，１４はいず
れも入力端子Ａを選択する。通常のデータは外部入力端
子ＮＩから入力され、内部ロジック回路１２，マルチプ
レクサ１３を介してデータ入力端子ＤＩからメモリ回路
１１に書きこまれる。
【０００４】また、通常のデータを読み出す場合には、
メモリ回路１１のデータ出力端子ＤＯから内部ロジック
回路１２，マルチプレクサ１４を介して外部出力端子Ｏ
ＵＴへ出力される。
メモリ回路１１のデータ出力端子ＤＯから内部ロジック
回路１２，マルチプレクサ１４を介して外部出力端子Ｏ
ＵＴへ出力される。
【０００５】テストデータを書き込む場合には、テスト
モード端子ＴＥＳＴからの切替制御信号によってマルチ
プレクサ１３，１４はいずれも入力端子Ｂを選択する。
テストデータはテスト入力端子ＴＩから入力され、マル
チプレクサ１３を介してデータ入力端子ＤＩからメモリ
回路１１に書き込まれる。
モード端子ＴＥＳＴからの切替制御信号によってマルチ
プレクサ１３，１４はいずれも入力端子Ｂを選択する。
テストデータはテスト入力端子ＴＩから入力され、マル
チプレクサ１３を介してデータ入力端子ＤＩからメモリ
回路１１に書き込まれる。
【０００６】また、テストデータを読み出す場合には、
メモリ回路１１のデータ出力端子ＤＯからマルチプレク
サ１４を介して外部出力端子ＯＵＴへ出力される。
メモリ回路１１のデータ出力端子ＤＯからマルチプレク
サ１４を介して外部出力端子ＯＵＴへ出力される。
【０００７】このように、従来のメモリテスト回路は、
メモリテストを行う際にはマルチプレクサ１３，１４を
切替制御することによって、内部ロジック回路１２を介
さずにメモリ回路１１単体のメモリテストを行うことが
できる。
メモリテストを行う際にはマルチプレクサ１３，１４を
切替制御することによって、内部ロジック回路１２を介
さずにメモリ回路１１単体のメモリテストを行うことが
できる。
【０００８】
【発明が解決しようとする課題】従来のメモリテスト回
路は以上のように構成されているので、データ入力端
子、データ出力端子の数だけテストモード端子が必要に
なってしまい、端子数の増加によって回路規模が大型化
してしまうという課題があった。
路は以上のように構成されているので、データ入力端
子、データ出力端子の数だけテストモード端子が必要に
なってしまい、端子数の増加によって回路規模が大型化
してしまうという課題があった。
【０００９】この発明は上記のような課題を解決するた
めになされたものであり、端子数を増加させることな
く、メモリテストを行うことができるメモリテスト回路
を構成することを目的とする。
めになされたものであり、端子数を増加させることな
く、メモリテストを行うことができるメモリテスト回路
を構成することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るメモリテ
スト回路は、クロックパルスのカウント値を出力する計
数手段と、カウント値からテストデータを発生するテス
トデータ発生手段と、カウント値からアドレスおよび書
込／読出制御信号が与えられ、書込／読出制御信号にし
たがってアドレスに対するテストデータの書込／読出動
作が行われるメモリ手段とを備えるようにしたものであ
る。
スト回路は、クロックパルスのカウント値を出力する計
数手段と、カウント値からテストデータを発生するテス
トデータ発生手段と、カウント値からアドレスおよび書
込／読出制御信号が与えられ、書込／読出制御信号にし
たがってアドレスに対するテストデータの書込／読出動
作が行われるメモリ手段とを備えるようにしたものであ
る。
【００１１】この発明に係るメモリテスト回路は、アド
レス値の偶数／奇数に応じてカウント値の上位２ビット
を反転／非反転し、反転／非反転した上位２ビットを連
ねたテストデータをテストデータ発生手段が発生するよ
うにしたものである。
レス値の偶数／奇数に応じてカウント値の上位２ビット
を反転／非反転し、反転／非反転した上位２ビットを連
ねたテストデータをテストデータ発生手段が発生するよ
うにしたものである。
【００１２】この発明に係るメモリテスト回路は、アド
レス値の偶数／奇数に応じてカウント値の上位２ビット
を反転／非反転し、反転／非反転した上位２ビットを連
ねたテストデータ期待値を読出動作の際にテストデータ
発生手段が発生するとともに、メモリ手段から読み出さ
れたテストデータとテストデータ期待値とを比較する比
較手段を備えるようにしたものである。
レス値の偶数／奇数に応じてカウント値の上位２ビット
を反転／非反転し、反転／非反転した上位２ビットを連
ねたテストデータ期待値を読出動作の際にテストデータ
発生手段が発生するとともに、メモリ手段から読み出さ
れたテストデータとテストデータ期待値とを比較する比
較手段を備えるようにしたものである。
【００１３】この発明に係るメモリテスト回路は、メモ
リ手段の第１のアドレスから読み出した第１のテストデ
ータを保持する保持手段と、保持手段に保持された第１
のテストデータと、メモリ手段の第１のアドレスに続く
第２のアドレスから読み出した第２のテストデータとを
加算する加算手段と、加算手段の加算結果の各ビットを
論理積演算する論理演算手段とを備えるようにしたもの
である。
リ手段の第１のアドレスから読み出した第１のテストデ
ータを保持する保持手段と、保持手段に保持された第１
のテストデータと、メモリ手段の第１のアドレスに続く
第２のアドレスから読み出した第２のテストデータとを
加算する加算手段と、加算手段の加算結果の各ビットを
論理積演算する論理演算手段とを備えるようにしたもの
である。
【００１４】この発明に係るメモリテスト回路は、メモ
リ手段の第１のアドレスから読み出した第１のテストデ
ータを保持する保持手段と、保持手段に保持された第１
のテストデータを反転する反転手段と、反転手段に反転
された第１のテストデータと、第１のアドレスに続く第
２のアドレスから読み出した第２のテストデータとを比
較する比較手段とを備えるようにしたものである。
リ手段の第１のアドレスから読み出した第１のテストデ
ータを保持する保持手段と、保持手段に保持された第１
のテストデータを反転する反転手段と、反転手段に反転
された第１のテストデータと、第１のアドレスに続く第
２のアドレスから読み出した第２のテストデータとを比
較する比較手段とを備えるようにしたものである。
【００１５】この発明に係るメモリテスト回路は、メモ
リ手段の第１のアドレスから読み出した第１のテストデ
ータを保持する保持手段と、反転手段に反転された第１
のテストデータと、第１のアドレスに続く第２のアドレ
スから読み出した第２のテストデータを反転する反転手
段と、保持手段に保持された第１のテストデータと反転
手段に反転された第２のテストデータとを比較する比較
手段とを備えるようにしたものである。
リ手段の第１のアドレスから読み出した第１のテストデ
ータを保持する保持手段と、反転手段に反転された第１
のテストデータと、第１のアドレスに続く第２のアドレ
スから読み出した第２のテストデータを反転する反転手
段と、保持手段に保持された第１のテストデータと反転
手段に反転された第２のテストデータとを比較する比較
手段とを備えるようにしたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるメ
モリテスト回路の構成を示す図である。通常のデータの
書込／読出動作に関する構成については図示を省略して
いる。図１において、１はメモリテストの対象となるメ
モリ回路（メモリ手段）である。メモリ回路１は、通常
のデータやテストデータが入力されるデータ入力端子Ｄ
Ｉ，データの書込／読出を制御する書込／読出制御信号
が入力される制御端子Ｒ／Ｗ、データの書込／読出先の
アドレスが入力されるアドレス端子Ａおよび通常のデー
タやテストデータが出力されるデータ出力端子ＤＯを備
えている。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるメ
モリテスト回路の構成を示す図である。通常のデータの
書込／読出動作に関する構成については図示を省略して
いる。図１において、１はメモリテストの対象となるメ
モリ回路（メモリ手段）である。メモリ回路１は、通常
のデータやテストデータが入力されるデータ入力端子Ｄ
Ｉ，データの書込／読出を制御する書込／読出制御信号
が入力される制御端子Ｒ／Ｗ、データの書込／読出先の
アドレスが入力されるアドレス端子Ａおよび通常のデー
タやテストデータが出力されるデータ出力端子ＤＯを備
えている。
【００１７】２はクロック端子ＣＬＫとリセット端子Ｒ
ＳＴとを有するカウンタ回路（計数手段）である。カウ
ンタ回路２は、クロック端子ＣＬＫに入力されるクロッ
クパルスをカウントアップし、このカウント値をｎビッ
ト（ただしｎは正の整数）のデータとして出力する。説
明のために、図１ではｎ＝１０としてある。また、リセ
ット端子ＲＳＴに入力されるリセットパルスがＨｉｇｈ
レベルになるとカウント値がリセットされる。
ＳＴとを有するカウンタ回路（計数手段）である。カウ
ンタ回路２は、クロック端子ＣＬＫに入力されるクロッ
クパルスをカウントアップし、このカウント値をｎビッ
ト（ただしｎは正の整数）のデータとして出力する。説
明のために、図１ではｎ＝１０としてある。また、リセ
ット端子ＲＳＴに入力されるリセットパルスがＨｉｇｈ
レベルになるとカウント値がリセットされる。
【００１８】３はメモリ回路１のデータ入力端子ＤＩに
対してテストデータを与えるテストデータ発生回路（テ
ストデータ発生手段）である。図１の場合、テストデー
タ発生回路３は８ビットのテストデータをデータ入力端
子ＤＩに与える。
対してテストデータを与えるテストデータ発生回路（テ
ストデータ発生手段）である。図１の場合、テストデー
タ発生回路３は８ビットのテストデータをデータ入力端
子ＤＩに与える。
【００１９】図１に示すように、カウンタ回路２から出
力されたカウント値の０〜６ビット（０〜ｎ−４ビッ
ト。以下［６：０］と記す）は７ビットのアドレス信号
として、カウント値の７ビット目（ｎ−３ビット目。以
下［７］と記す）は書込／読出制御信号として、メモリ
回路１のアドレス端子Ａ，制御端子Ｒ／Ｗにそれぞれ与
えられる。
力されたカウント値の０〜６ビット（０〜ｎ−４ビッ
ト。以下［６：０］と記す）は７ビットのアドレス信号
として、カウント値の７ビット目（ｎ−３ビット目。以
下［７］と記す）は書込／読出制御信号として、メモリ
回路１のアドレス端子Ａ，制御端子Ｒ／Ｗにそれぞれ与
えられる。
【００２０】また、カウント値の上位２ビットである
８，９ビット目（ｎ−２，ｎ−１ビット目。以下［９：
８］と記す）およびカウント値の最下位ビットである０
ビット目（以下［０］と記す）は、テストデータ発生回
路３に与えられる。テストデータ発生回路３は、これら
の［９：８］，［０］を受けてテストデータを発生す
る。
８，９ビット目（ｎ−２，ｎ−１ビット目。以下［９：
８］と記す）およびカウント値の最下位ビットである０
ビット目（以下［０］と記す）は、テストデータ発生回
路３に与えられる。テストデータ発生回路３は、これら
の［９：８］，［０］を受けてテストデータを発生す
る。
【００２１】図２はテストデータ発生回路３のテストデ
ータの発生パターンを説明する図である。図２に示すよ
うに、テストデータ発生回路３は、カウンタ回路２から
それぞれ与えられる上位２ビット［９：８］と最下位ビ
ット［０］とから次のようにテストデータを発生させて
いる。
ータの発生パターンを説明する図である。図２に示すよ
うに、テストデータ発生回路３は、カウンタ回路２から
それぞれ与えられる上位２ビット［９：８］と最下位ビ
ット［０］とから次のようにテストデータを発生させて
いる。
【００２２】つまり、最下位ビット［０］の値にしたが
って、カウンタ回路２から入力された上位２ビット
［９：８］の反転／非反転を演算し、与えるテストデー
タのビット数を満たすように反転／非反転された［９：
８］を連ねている。［０］はアドレスの偶数／奇数を表
しているので、［９：８］が同じ場合には、偶数アドレ
スのテストデータと奇数アドレスのテストデータとは互
いに反転した値になる。
って、カウンタ回路２から入力された上位２ビット
［９：８］の反転／非反転を演算し、与えるテストデー
タのビット数を満たすように反転／非反転された［９：
８］を連ねている。［０］はアドレスの偶数／奇数を表
しているので、［９：８］が同じ場合には、偶数アドレ
スのテストデータと奇数アドレスのテストデータとは互
いに反転した値になる。
【００２３】例えば図２において、［９：８］＝‘０
１’，［０］＝‘０’の場合には、［０］＝‘０’なの
で［９：８］をそのまま所要のデータビット数（この場
合８ビット）だけ連ねたテストデータ‘０１０１０１０
１’を発生する。
１’，［０］＝‘０’の場合には、［０］＝‘０’なの
で［９：８］をそのまま所要のデータビット数（この場
合８ビット）だけ連ねたテストデータ‘０１０１０１０
１’を発生する。
【００２４】また、［９：８］＝‘０１’，［０］＝
‘１’の場合には、［０］＝‘１’なので［９：８］を
反転して所要のデータビット数だけ連ねたテストデータ
‘１０１０１０１０’を発生する。テストデータ‘０１
０１０１０１’とテストデータ‘１０１０１０１０’と
は互いに反転した値になる。
‘１’の場合には、［０］＝‘１’なので［９：８］を
反転して所要のデータビット数だけ連ねたテストデータ
‘１０１０１０１０’を発生する。テストデータ‘０１
０１０１０１’とテストデータ‘１０１０１０１０’と
は互いに反転した値になる。
【００２５】このように、この実施の形態１では、クロ
ックパルスをカウントするカウンタ回路２のカウント値
の［９：８］および［０］から、テストデータ発生回路
３が図２のようにテストデータを発生している。カウン
タ回路２にはクロックパルス、リセットパルスだけが入
力されるので、従来と比較して端子数が削減されている
ことが分かる。
ックパルスをカウントするカウンタ回路２のカウント値
の［９：８］および［０］から、テストデータ発生回路
３が図２のようにテストデータを発生している。カウン
タ回路２にはクロックパルス、リセットパルスだけが入
力されるので、従来と比較して端子数が削減されている
ことが分かる。
【００２６】次に動作について説明する。 （第１の書込動作）テスト動作が実行されると、まずカ
ウンタ回路２のカウント値＝‘００００００００００’
となる。このとき、［９：８］＝‘００’，［７］＝
‘０’，［６：０］＝‘０００００００’である。
ウンタ回路２のカウント値＝‘００００００００００’
となる。このとき、［９：８］＝‘００’，［７］＝
‘０’，［６：０］＝‘０００００００’である。
【００２７】この場合、メモリ回路１の制御端子Ｒ／
Ｗ，アドレス端子Ａには、［７］＝‘０’，［６：０］
＝‘０００００００’がそれぞれ与えられる。制御端子
Ｒ／Ｗに‘０’が与えられるとメモリ回路１のアドレス
‘０００００００’へテストデータの書込動作が実行さ
れる。
Ｗ，アドレス端子Ａには、［７］＝‘０’，［６：０］
＝‘０００００００’がそれぞれ与えられる。制御端子
Ｒ／Ｗに‘０’が与えられるとメモリ回路１のアドレス
‘０００００００’へテストデータの書込動作が実行さ
れる。
【００２８】テストデータ発生回路３には［９：８］＝
‘００’，［０］＝‘０’が与えられるので、上位２ビ
ットを８ビットに連ねたテストデータ‘０００００００
０’をテストデータ発生回路３が発生する。したがっ
て、メモリ回路１のアドレス‘０００００００’へデー
タ入力端子ＤＩからテストデータ‘００００００００’
が書き込まれる。
‘００’，［０］＝‘０’が与えられるので、上位２ビ
ットを８ビットに連ねたテストデータ‘０００００００
０’をテストデータ発生回路３が発生する。したがっ
て、メモリ回路１のアドレス‘０００００００’へデー
タ入力端子ＤＩからテストデータ‘００００００００’
が書き込まれる。
【００２９】クロックパルスがカウントされると、カウ
ンタ回路２のカウント値＝‘０００００００００１’と
なって、制御端子Ｒ／Ｗには［７］＝ ‘０’，アドレ
ス端子Ａには［６：０］＝‘００００００１’，テスト
データ発生回路３には［９：８］＝‘００’および
［０］＝‘１’がそれぞれ与えられて、テストデータ
‘１１１１１１１１’がメモリ回路１のアドレス‘００
００００１’へ書き込まれる。
ンタ回路２のカウント値＝‘０００００００００１’と
なって、制御端子Ｒ／Ｗには［７］＝ ‘０’，アドレ
ス端子Ａには［６：０］＝‘００００００１’，テスト
データ発生回路３には［９：８］＝‘００’および
［０］＝‘１’がそれぞれ与えられて、テストデータ
‘１１１１１１１１’がメモリ回路１のアドレス‘００
００００１’へ書き込まれる。
【００３０】さらに、次のクロックパルスがカウントさ
れると、カウンタ回路２のカウント値＝‘００００００
００１０’となって、制御端子Ｒ／Ｗには［７］＝
‘０’，アドレス端子Ａには［６：０］＝‘０００００
１０’，テストデータ発生回路３には［９：８］＝‘０
０’および［０］＝‘０’がそれぞれ与えられて、テス
トデータ‘００００００００’がメモリ回路１のアドレ
ス‘０００００１０’へ書き込まれる。
れると、カウンタ回路２のカウント値＝‘００００００
００１０’となって、制御端子Ｒ／Ｗには［７］＝
‘０’，アドレス端子Ａには［６：０］＝‘０００００
１０’，テストデータ発生回路３には［９：８］＝‘０
０’および［０］＝‘０’がそれぞれ与えられて、テス
トデータ‘００００００００’がメモリ回路１のアドレ
ス‘０００００１０’へ書き込まれる。
【００３１】以下、カウンタ回路２のカウント値＝‘０
００１１１１１１１’まで、クロックパルスのカウント
毎にメモリ回路１の各アドレスへテストデータ発生回路
３からテストデータが順番に書き込まれる。
００１１１１１１１’まで、クロックパルスのカウント
毎にメモリ回路１の各アドレスへテストデータ発生回路
３からテストデータが順番に書き込まれる。
【００３２】（第１の読出動作）クロックパルスのカウ
ントが進んで、カウンタ回路２のカウント値＝‘００１
０００００００’となると、制御端子Ｒ／Ｗに［７］＝
‘１’が与えられるので、メモリ回路１の各アドレスに
書き込んだテストデータの読出動作が実行される。
［６：０］＝‘０００００００’なので、アドレス‘０
００００００’からテストデータが読み出される。メモ
リ回路１が正常であれば、第１の書込動作のテストデー
タ‘００００００００’がデータ出力端子ＤＯから読み
出される。
ントが進んで、カウンタ回路２のカウント値＝‘００１
０００００００’となると、制御端子Ｒ／Ｗに［７］＝
‘１’が与えられるので、メモリ回路１の各アドレスに
書き込んだテストデータの読出動作が実行される。
［６：０］＝‘０００００００’なので、アドレス‘０
００００００’からテストデータが読み出される。メモ
リ回路１が正常であれば、第１の書込動作のテストデー
タ‘００００００００’がデータ出力端子ＤＯから読み
出される。
【００３３】次のクロックパルスがカウントされると、
カウンタ回路２のカウント値＝‘００１００００００
１’となって、読出動作が引き続いて実行される。
［６：０］＝‘００００００１’なので、アドレス‘０
０００００１’からテストデータが読み出される。メモ
リ回路１が正常であれば、第１の書込動作のテストデー
タ‘１１１１１１１１’がデータ出力端子ＤＯから読み
出される。
カウンタ回路２のカウント値＝‘００１００００００
１’となって、読出動作が引き続いて実行される。
［６：０］＝‘００００００１’なので、アドレス‘０
０００００１’からテストデータが読み出される。メモ
リ回路１が正常であれば、第１の書込動作のテストデー
タ‘１１１１１１１１’がデータ出力端子ＤＯから読み
出される。
【００３４】さらに、次のクロックパルスがカウントさ
れると、カウンタ回路２のカウント値＝‘００１０００
００１０’となって，アドレス ‘０００００１０’か
らテストデータが読み出される。メモリ回路１が正常で
あれば、第１の書込動作のテストデータ‘００００００
００’がデータ出力端子ＤＯから読み出される。
れると、カウンタ回路２のカウント値＝‘００１０００
００１０’となって，アドレス ‘０００００１０’か
らテストデータが読み出される。メモリ回路１が正常で
あれば、第１の書込動作のテストデータ‘００００００
００’がデータ出力端子ＤＯから読み出される。
【００３５】以下、カウンタ回路２のカウント値＝‘０
０１１１１１１１１’まで、クロックパルスのカウント
毎にメモリ回路１の各アドレスからテストデータが順番
に読み出される。
０１１１１１１１１’まで、クロックパルスのカウント
毎にメモリ回路１の各アドレスからテストデータが順番
に読み出される。
【００３６】（第２の書込動作）クロックパルスのカウ
ントが進んで、カウンタ回路２のカウント値＝‘０１０
０００００００’となる。このとき、メモリ回路１の制
御端子Ｒ／Ｗには［７］＝ ‘０’が与えられるので、
テストデータの書込動作が実行される。第２の書込動作
では［９：８］＝‘０１’，［７］＝‘０’，［６：
０］＝‘０００００００’，［０］＝‘０’となってい
るので、第１の書込動作とは異なるテストデータ‘０１
０１０１０１’がテストデータ発生回路３によって発生
し、メモリ回路１のアドレス ‘０００００００’へ書
き込まれる。
ントが進んで、カウンタ回路２のカウント値＝‘０１０
０００００００’となる。このとき、メモリ回路１の制
御端子Ｒ／Ｗには［７］＝ ‘０’が与えられるので、
テストデータの書込動作が実行される。第２の書込動作
では［９：８］＝‘０１’，［７］＝‘０’，［６：
０］＝‘０００００００’，［０］＝‘０’となってい
るので、第１の書込動作とは異なるテストデータ‘０１
０１０１０１’がテストデータ発生回路３によって発生
し、メモリ回路１のアドレス ‘０００００００’へ書
き込まれる。
【００３７】次のクロックパルスがカウントされると、
カウンタ回路２のカウント値＝‘０１０００００００
１’となって、テストデータ‘１０１０１０１０’がメ
モリ回路１のアドレス‘００００００１’へ書き込まれ
る。さらに、次のクロックパルスがカウントされると、
カウンタ回路２のカウント値＝‘０１００００００１
０’となって、テストデータ‘０１０１０１０１’がメ
モリ回路１のアドレス‘０００００１０’へ書き込まれ
る。
カウンタ回路２のカウント値＝‘０１０００００００
１’となって、テストデータ‘１０１０１０１０’がメ
モリ回路１のアドレス‘００００００１’へ書き込まれ
る。さらに、次のクロックパルスがカウントされると、
カウンタ回路２のカウント値＝‘０１００００００１
０’となって、テストデータ‘０１０１０１０１’がメ
モリ回路１のアドレス‘０００００１０’へ書き込まれ
る。
【００３８】以下、カウンタ回路２のカウント値＝‘０
１０１１１１１１１’まで、クロックパルスのカウント
毎にメモリ回路１の各アドレスへテストデータ発生回路
３からテストデータが順番に書き込まれる。
１０１１１１１１１’まで、クロックパルスのカウント
毎にメモリ回路１の各アドレスへテストデータ発生回路
３からテストデータが順番に書き込まれる。
【００３９】（第２の読出動作）クロックのカウントが
進んで、カウンタ回路２のカウント値＝‘０１１０００
００００’となると［７］＝‘１’なので、第２の読出
動作が実行される。［６：０］＝‘０００００００’な
ので、メモリ回路１が正常であれば、アドレス‘０００
００００’からテストデータ‘０１０１０１０１’が読
み出される。
進んで、カウンタ回路２のカウント値＝‘０１１０００
００００’となると［７］＝‘１’なので、第２の読出
動作が実行される。［６：０］＝‘０００００００’な
ので、メモリ回路１が正常であれば、アドレス‘０００
００００’からテストデータ‘０１０１０１０１’が読
み出される。
【００４０】次のクロックパルスがカウントされると、
カウンタ回路２のカウント値＝‘０１１００００００
１’となって、アドレス‘００００００１’からテスト
データが読み出される。メモリ回路１が正常であれば、
読み出したテストデータは‘１０１０１０１０’であ
る。
カウンタ回路２のカウント値＝‘０１１００００００
１’となって、アドレス‘００００００１’からテスト
データが読み出される。メモリ回路１が正常であれば、
読み出したテストデータは‘１０１０１０１０’であ
る。
【００４１】さらに、次のクロックパルスがカウントさ
れると、カウンタ回路２のカウント値＝‘０１１０００
００１０’となって、アドレス ‘０００００１０’か
らテストデータが読み出される。メモリ回路１が正常で
あれば、読み出したテストデータは‘０１０１０１０
１’である。
れると、カウンタ回路２のカウント値＝‘０１１０００
００１０’となって、アドレス ‘０００００１０’か
らテストデータが読み出される。メモリ回路１が正常で
あれば、読み出したテストデータは‘０１０１０１０
１’である。
【００４２】以下、カウンタ回路２のカウント値＝‘０
１１１１１１１１１’まで、クロックパルスのカウント
毎にメモリ回路１の各アドレスからテストデータが順番
に読み出される。
１１１１１１１１１’まで、クロックパルスのカウント
毎にメモリ回路１の各アドレスからテストデータが順番
に読み出される。
【００４３】（第３の書込動作）クロックパルスのカウ
ントが進んで、カウンタ回路２のカウント値＝‘１００
０００００００’となる。このとき、［９：８］＝‘１
０’，［７］＝‘０’，［６：０］＝‘００００００
０’，［０］＝‘０’であり、第１，２の書込動作とは
異なるテストデータ‘１０１０１０１０’が発生し、メ
モリ回路１のアドレス ‘０００００００’へ書き込ま
れる。
ントが進んで、カウンタ回路２のカウント値＝‘１００
０００００００’となる。このとき、［９：８］＝‘１
０’，［７］＝‘０’，［６：０］＝‘００００００
０’，［０］＝‘０’であり、第１，２の書込動作とは
異なるテストデータ‘１０１０１０１０’が発生し、メ
モリ回路１のアドレス ‘０００００００’へ書き込ま
れる。
【００４４】以下、クロックパルスのカウント毎に、カ
ウント値＝‘１００００００００１’のときアドレス
‘００００００１’へテストデータ‘０１０１０１０
１’の書込、カウント値＝‘１０００００００１０’の
ときアドレス‘０００００１０’へテストデータ‘１０
１０１０１０’の書込、と続けられ、カウント値＝‘１
００１１１１１１１’まで、第３の書込動作が実行され
る。
ウント値＝‘１００００００００１’のときアドレス
‘００００００１’へテストデータ‘０１０１０１０
１’の書込、カウント値＝‘１０００００００１０’の
ときアドレス‘０００００１０’へテストデータ‘１０
１０１０１０’の書込、と続けられ、カウント値＝‘１
００１１１１１１１’まで、第３の書込動作が実行され
る。
【００４５】（第３の読出動作）クロックパルスのカウ
ントが進んで、カウンタ回路２のカウント値＝‘１０１
０００００００’となると第３の読出動作が実行され
る。順番に、アドレス ‘０００００００’，‘０００
０００１’，‘０００００１０’，・・・からテストデ
ータがそれぞれ読み出される。
ントが進んで、カウンタ回路２のカウント値＝‘１０１
０００００００’となると第３の読出動作が実行され
る。順番に、アドレス ‘０００００００’，‘０００
０００１’，‘０００００１０’，・・・からテストデ
ータがそれぞれ読み出される。
【００４６】メモリ回路１が正常であれば、テストデー
タ‘１０１０１０１０’，‘０１０１０１０１’，‘１
０１０１０１０’，・・・がそれぞれ読み出される。以
下、カウンタ回路２のカウント値＝‘１０１１１１１１
１１’まで、第３の読出動作が実行される。
タ‘１０１０１０１０’，‘０１０１０１０１’，‘１
０１０１０１０’，・・・がそれぞれ読み出される。以
下、カウンタ回路２のカウント値＝‘１０１１１１１１
１１’まで、第３の読出動作が実行される。
【００４７】（第４の書込動作）クロックパルスのカウ
ントが進んで、カウンタ回路２のカウント値＝‘１１０
０００００００’となる。このとき、［９：８］＝‘１
１’，［７］＝‘０’，［６：０］＝‘００００００
０’，［０］＝‘０’であり、第１〜３の書込動作とは
異なるテストデータ‘１１１１１１１１’が発生し、メ
モリ回路１のアドレス ‘０００００００’へ書き込ま
れる。
ントが進んで、カウンタ回路２のカウント値＝‘１１０
０００００００’となる。このとき、［９：８］＝‘１
１’，［７］＝‘０’，［６：０］＝‘００００００
０’，［０］＝‘０’であり、第１〜３の書込動作とは
異なるテストデータ‘１１１１１１１１’が発生し、メ
モリ回路１のアドレス ‘０００００００’へ書き込ま
れる。
【００４８】以下、クロックパルスのカウント毎に、カ
ウント値＝‘１１０００００００１’のときアドレス
‘００００００１’へテストデータ‘０００００００
０’の書込、カウント値＝‘１１００００００１０’の
ときアドレス‘０００００１０’へテストデータ‘１１
１１１１１１’の書込と続けられ、カウント値＝‘１１
０１１１１１１１’まで、第３の書込動作が実行され
る。
ウント値＝‘１１０００００００１’のときアドレス
‘００００００１’へテストデータ‘０００００００
０’の書込、カウント値＝‘１１００００００１０’の
ときアドレス‘０００００１０’へテストデータ‘１１
１１１１１１’の書込と続けられ、カウント値＝‘１１
０１１１１１１１’まで、第３の書込動作が実行され
る。
【００４９】（第４の読出動作）クロックパルスのカウ
ントが進んで、カウンタ回路２のカウント値＝‘１１１
０００００００’となると第４の読出動作が実行され
る。順番に、アドレス ‘０００００００’，‘０００
０００１’，‘０００００１０’，・・・からテストデ
ータがそれぞれ読み出される。
ントが進んで、カウンタ回路２のカウント値＝‘１１１
０００００００’となると第４の読出動作が実行され
る。順番に、アドレス ‘０００００００’，‘０００
０００１’，‘０００００１０’，・・・からテストデ
ータがそれぞれ読み出される。
【００５０】メモリ回路１が正常であれば、テストデー
タ‘１１１１１１１１’，‘００００００００’，‘１
１１１１１１１’，・・・がそれぞれ読み出される。以
下、カウンタ回路２のカウント値＝‘１１１１１１１１
１１’となるまで、第４の読出動作が実行されて、メモ
リ回路１のテスト動作が完了する。
タ‘１１１１１１１１’，‘００００００００’，‘１
１１１１１１１’，・・・がそれぞれ読み出される。以
下、カウンタ回路２のカウント値＝‘１１１１１１１１
１１’となるまで、第４の読出動作が実行されて、メモ
リ回路１のテスト動作が完了する。
【００５１】以上のように、この実施の形態１によれ
ば、クロックパルスをカウントするカウンタ回路２のカ
ウント値の［９：８］と［０］とをテストデータ発生回
路３へ入力し、［０］の値に応じて［９：８］の反転／
非反転を演算し、反転／非反転した［９：８］を８ビッ
トに連ねたテストデータをテストデータ発生回路３が発
生し、カウンタ回路２のカウント値の［６：０］で与え
られるメモリ回路１のアドレスに対して、カウンタ回路
２のカウント値の［７］によって書込／読出動作を実行
するようにしたので、テストデータを外部から印可する
ことなく、クロックパルスを入力するだけでメモリテス
トの書込／読出動作を自動で実行できるようになり、端
子数を大幅に削減して回路規模を小型化することができ
るとともに、カウント値の変化とともにテストデータの
発生パターンを変化させられるようになり、メモリテス
トの信頼性を向上させることができるという効果が得ら
れる。
ば、クロックパルスをカウントするカウンタ回路２のカ
ウント値の［９：８］と［０］とをテストデータ発生回
路３へ入力し、［０］の値に応じて［９：８］の反転／
非反転を演算し、反転／非反転した［９：８］を８ビッ
トに連ねたテストデータをテストデータ発生回路３が発
生し、カウンタ回路２のカウント値の［６：０］で与え
られるメモリ回路１のアドレスに対して、カウンタ回路
２のカウント値の［７］によって書込／読出動作を実行
するようにしたので、テストデータを外部から印可する
ことなく、クロックパルスを入力するだけでメモリテス
トの書込／読出動作を自動で実行できるようになり、端
子数を大幅に削減して回路規模を小型化することができ
るとともに、カウント値の変化とともにテストデータの
発生パターンを変化させられるようになり、メモリテス
トの信頼性を向上させることができるという効果が得ら
れる。
【００５２】なお、カウンタ回路２はクロックパルスを
カウントアップするだけでなく、カウントダウンするよ
うにしても良い。
カウントアップするだけでなく、カウントダウンするよ
うにしても良い。
【００５３】また、テストデータの発生パターンは図２
に限定されるものではなく、他の発生パターンであって
も良い。
に限定されるものではなく、他の発生パターンであって
も良い。
【００５４】さらに、第１〜４の読出動作の際にも図２
と同様にカウント値からテストデータを発生させること
ができるので、第１〜４の読出動作の際に発生したテス
トデータをテストデータ期待値としてテストデータ発生
回路３が発生し、各アドレスから読み出したテストデー
タとテストデータ期待値とをコンパレータ回路などの比
較手段によって比較することもできる。このようにする
ことで、メモリテストの判定を容易に行うことができる
という効果が得られる。
と同様にカウント値からテストデータを発生させること
ができるので、第１〜４の読出動作の際に発生したテス
トデータをテストデータ期待値としてテストデータ発生
回路３が発生し、各アドレスから読み出したテストデー
タとテストデータ期待値とをコンパレータ回路などの比
較手段によって比較することもできる。このようにする
ことで、メモリテストの判定を容易に行うことができる
という効果が得られる。
【００５５】実施の形態２．実施の形態１では、各書込
動作における隣接したアドレスのテストデータは互いに
反転した関係にあった。このことを踏まえて、この実施
の形態２では、メモリ回路１のテスト判定について説明
する。
動作における隣接したアドレスのテストデータは互いに
反転した関係にあった。このことを踏まえて、この実施
の形態２では、メモリ回路１のテスト判定について説明
する。
【００５６】図３はこの発明の実施の形態２によるメモ
リテスト回路の構成を示す図である。図１と同一または
相当する構成については同一の符号を付してある。図３
において、４はメモリ回路１の第１のアドレスから読み
出された第１のテストデータを保持するラッチ回路（保
持手段）、５はラッチ回路４に保持された第１のテスト
データとメモリ回路１の第１のアドレスに続く第２のア
ドレスから読み出された第２のテストデータとを加算す
る加算回路（加算手段）、６は加算回路５の加算結果の
各ビットを論理積演算するｍ入力（ｍはテストデータの
ビット数、図３では８ビット）のＡＮＤ回路（論理演算
手段）である。
リテスト回路の構成を示す図である。図１と同一または
相当する構成については同一の符号を付してある。図３
において、４はメモリ回路１の第１のアドレスから読み
出された第１のテストデータを保持するラッチ回路（保
持手段）、５はラッチ回路４に保持された第１のテスト
データとメモリ回路１の第１のアドレスに続く第２のア
ドレスから読み出された第２のテストデータとを加算す
る加算回路（加算手段）、６は加算回路５の加算結果の
各ビットを論理積演算するｍ入力（ｍはテストデータの
ビット数、図３では８ビット）のＡＮＤ回路（論理演算
手段）である。
【００５７】例えば第１の読出動作の際に、第１のアド
レス‘０００００００’から読み出された第１のテスト
データをラッチ回路４に保持し、次の第２のアドレス
‘００００００１’から読み出した第２のテストデータ
とラッチ回路４で保持した第１のテストデータとを加算
回路５で加算する。
レス‘０００００００’から読み出された第１のテスト
データをラッチ回路４に保持し、次の第２のアドレス
‘００００００１’から読み出した第２のテストデータ
とラッチ回路４で保持した第１のテストデータとを加算
回路５で加算する。
【００５８】メモリ回路１が正常であれば、アドレス
‘０００００００’にはテストデータ‘０００００００
０’が、アドレス‘００００００１’にはテストデータ
‘１１１１１１１１’が書き込まれているので、２つの
テストデータを加算すると ‘１１１１１１１１’とな
り、ＡＮＤ回路６は‘１・１・１・１・１・１・１・
１’の論理積を演算し、２つのテストデータの一致を意
味する‘１’を出力する。
‘０００００００’にはテストデータ‘０００００００
０’が、アドレス‘００００００１’にはテストデータ
‘１１１１１１１１’が書き込まれているので、２つの
テストデータを加算すると ‘１１１１１１１１’とな
り、ＡＮＤ回路６は‘１・１・１・１・１・１・１・
１’の論理積を演算し、２つのテストデータの一致を意
味する‘１’を出力する。
【００５９】メモリ回路１が異常であれば、２つのテス
トデータを加算しても‘１１１１１１１１’とはならず
にいずれかのビットに‘０’が含まれる。この場合に
は、ＡＮＤ回路６は２つのテストデータの不一致を意味
する‘０’を出力する。
トデータを加算しても‘１１１１１１１１’とはならず
にいずれかのビットに‘０’が含まれる。この場合に
は、ＡＮＤ回路６は２つのテストデータの不一致を意味
する‘０’を出力する。
【００６０】以上のように、この実施の形態２によれ
ば、第１のアドレスに書き込まれた第１のテストデータ
を読み出して保持するラッチ回路４と、次の第２のアド
レスに書き込まれた第２のテストデータを読み出して、
ラッチ回路４に保持された第１のテストデータと加算す
る加算回路５と、加算回路５の加算結果の各ビットを論
理積演算するＡＮＤ回路６とを備えるようにしたので、
メモリテストの判定を容易に行うことができるという効
果が得られる。
ば、第１のアドレスに書き込まれた第１のテストデータ
を読み出して保持するラッチ回路４と、次の第２のアド
レスに書き込まれた第２のテストデータを読み出して、
ラッチ回路４に保持された第１のテストデータと加算す
る加算回路５と、加算回路５の加算結果の各ビットを論
理積演算するＡＮＤ回路６とを備えるようにしたので、
メモリテストの判定を容易に行うことができるという効
果が得られる。
【００６１】実施の形態３．図４はこの発明の実施の形
態３によるメモリテスト回路の構成を示す図である。図
１，３と同一または相当する構成については同一の符号
を付してある。図４において、７はラッチ回路４に保持
された第１のテストデータを反転するインバータ回路
（反転手段）、８はインバータ回路７の反転結果とメモ
リ回路１の第２のアドレスから読み出された第２のテス
トデータとを比較するコンパレータ回路（比較手段）で
ある。
態３によるメモリテスト回路の構成を示す図である。図
１，３と同一または相当する構成については同一の符号
を付してある。図４において、７はラッチ回路４に保持
された第１のテストデータを反転するインバータ回路
（反転手段）、８はインバータ回路７の反転結果とメモ
リ回路１の第２のアドレスから読み出された第２のテス
トデータとを比較するコンパレータ回路（比較手段）で
ある。
【００６２】実施の形態２ではラッチ回路４，加算回路
５およびＡＮＤ回路６を用いてメモリテストの判定を行
うようにしたが、この実施の形態３で示すように、ラッ
チ回路４，インバータ回路７およびコンパレータ回路８
からメモリテストの判定を行うこともできる。
５およびＡＮＤ回路６を用いてメモリテストの判定を行
うようにしたが、この実施の形態３で示すように、ラッ
チ回路４，インバータ回路７およびコンパレータ回路８
からメモリテストの判定を行うこともできる。
【００６３】例えば第１の読出動作の際に、第１のアド
レス‘０００００００’から読み出された第１のテスト
データをラッチ回路４に保持する。第１のアドレスに続
く第２のアドレス‘００００００１’から読み出された
第２のテストデータはコンパレータ回路８へ直接入力さ
れ、ラッチ回路４に保持された第１のテストデータはイ
ンバータ回路７によって反転されて、２つのテストデー
タがコンパレータ回路８によって比較される。
レス‘０００００００’から読み出された第１のテスト
データをラッチ回路４に保持する。第１のアドレスに続
く第２のアドレス‘００００００１’から読み出された
第２のテストデータはコンパレータ回路８へ直接入力さ
れ、ラッチ回路４に保持された第１のテストデータはイ
ンバータ回路７によって反転されて、２つのテストデー
タがコンパレータ回路８によって比較される。
【００６４】メモリ回路１が正常であれば、アドレス
‘０００００００’にはテストデータ‘０００００００
０’が、アドレス‘００００００１’にはテストデータ
‘１１１１１１１１’が書き込まれているので、２つの
テストデータはいずれも‘１１１１１１１１’となり、
コンパレータ回路８は例えば２つのテストデータの一致
を意味する‘１’を出力する。
‘０００００００’にはテストデータ‘０００００００
０’が、アドレス‘００００００１’にはテストデータ
‘１１１１１１１１’が書き込まれているので、２つの
テストデータはいずれも‘１１１１１１１１’となり、
コンパレータ回路８は例えば２つのテストデータの一致
を意味する‘１’を出力する。
【００６５】メモリ回路１が異常であれば、２つのテス
トデータは一致しないので、この場合には、コンパレー
タ回路８は例えば２つのテストデータの不一致を意味す
る‘０’を出力する。
トデータは一致しないので、この場合には、コンパレー
タ回路８は例えば２つのテストデータの不一致を意味す
る‘０’を出力する。
【００６６】以上のように、この実施の形態３によれ
ば、第１のテストデータを読み出して保持するラッチ回
路４と、ラッチ回路４に保持された第１のテストデータ
を反転させるインバータ回路７と、次のアドレスから読
み出された第２のテストデータとインバータ回路７に反
転された第１のデータとを比較するコンパレータ回路８
とを備えるようにしたので、メモリテストの判定を容易
に行うことができるという効果が得られる。
ば、第１のテストデータを読み出して保持するラッチ回
路４と、ラッチ回路４に保持された第１のテストデータ
を反転させるインバータ回路７と、次のアドレスから読
み出された第２のテストデータとインバータ回路７に反
転された第１のデータとを比較するコンパレータ回路８
とを備えるようにしたので、メモリテストの判定を容易
に行うことができるという効果が得られる。
【００６７】なお、ラッチ回路４の出力側にインバータ
回路７を設けてラッチ回路４の出力を反転するようにし
たが、ラッチ回路４で第１のテストデータを保持し、ラ
ッチ回路４と並列に設けられたインバータ回路７によっ
て第２のテストデータを反転させ、ラッチ回路４に保持
された第１のテストデータとインバータ回路７に反転さ
れた第２のテストデータとをコンパレータ回路８で比較
するようにしても同様の効果が得られる。
回路７を設けてラッチ回路４の出力を反転するようにし
たが、ラッチ回路４で第１のテストデータを保持し、ラ
ッチ回路４と並列に設けられたインバータ回路７によっ
て第２のテストデータを反転させ、ラッチ回路４に保持
された第１のテストデータとインバータ回路７に反転さ
れた第２のテストデータとをコンパレータ回路８で比較
するようにしても同様の効果が得られる。
【００６８】
【発明の効果】以上のように、この発明によれば、クロ
ックパルスのカウント値を出力する計数手段と、カウン
ト値からテストデータを発生するテストデータ発生手段
と、カウント値からアドレスおよび書込／読出制御信号
が与えられ、書込／読出制御信号にしたがってアドレス
に対するテストデータの書込／読出動作が行われるメモ
リ手段とを備えるようにしたので、クロックパルスを入
力するだけでメモリ手段に対するテスト動作の書込／読
出動作を自動で実行できるようになり、端子数を大幅に
削減して回路規模を小型化することができるという効果
が得られる。
ックパルスのカウント値を出力する計数手段と、カウン
ト値からテストデータを発生するテストデータ発生手段
と、カウント値からアドレスおよび書込／読出制御信号
が与えられ、書込／読出制御信号にしたがってアドレス
に対するテストデータの書込／読出動作が行われるメモ
リ手段とを備えるようにしたので、クロックパルスを入
力するだけでメモリ手段に対するテスト動作の書込／読
出動作を自動で実行できるようになり、端子数を大幅に
削減して回路規模を小型化することができるという効果
が得られる。
【００６９】この発明によれば、アドレス値の偶数／奇
数に応じてカウント値の上位２ビットを反転／非反転
し、反転／非反転した上位２ビットを連ねたテストデー
タをテストデータ発生手段が発生するようにしたので、
カウント値の変化とともにテストデータのパターンを変
化させられるようになり、メモリテストの信頼性を向上
させることができるという効果が得られる。
数に応じてカウント値の上位２ビットを反転／非反転
し、反転／非反転した上位２ビットを連ねたテストデー
タをテストデータ発生手段が発生するようにしたので、
カウント値の変化とともにテストデータのパターンを変
化させられるようになり、メモリテストの信頼性を向上
させることができるという効果が得られる。
【００７０】この発明によれば、アドレス値の偶数／奇
数に応じてカウント値の上位２ビットを反転／非反転
し、反転／非反転した上位２ビットを連ねたテストデー
タ期待値を読出動作の際にテストデータ発生手段が発生
するとともに、メモリ手段から読み出されたテストデー
タとテストデータ期待値とを比較する比較手段を備える
ようにしたので、メモリテストの判定を容易に行うこと
ができるという効果が得られる。
数に応じてカウント値の上位２ビットを反転／非反転
し、反転／非反転した上位２ビットを連ねたテストデー
タ期待値を読出動作の際にテストデータ発生手段が発生
するとともに、メモリ手段から読み出されたテストデー
タとテストデータ期待値とを比較する比較手段を備える
ようにしたので、メモリテストの判定を容易に行うこと
ができるという効果が得られる。
【００７１】この発明によれば、メモリ手段の第１のア
ドレスから読み出した第１のテストデータを保持する保
持手段と、保持手段に保持された第１のテストデータ
と、メモリ手段の第１のアドレスに続く第２のアドレス
から読み出した第２のテストデータとを加算する加算手
段と、加算手段の加算結果の各ビットを論理積演算する
論理演算手段とを備えるようにしたので、メモリテスト
の判定を容易に行うことができるという効果が得られ
る。
ドレスから読み出した第１のテストデータを保持する保
持手段と、保持手段に保持された第１のテストデータ
と、メモリ手段の第１のアドレスに続く第２のアドレス
から読み出した第２のテストデータとを加算する加算手
段と、加算手段の加算結果の各ビットを論理積演算する
論理演算手段とを備えるようにしたので、メモリテスト
の判定を容易に行うことができるという効果が得られ
る。
【００７２】この発明によれば、メモリ手段の第１のア
ドレスから読み出した第１のテストデータを保持する保
持手段と、保持手段に保持された第１のテストデータを
反転する反転手段と、反転手段に反転された第１のテス
トデータと、第１のアドレスに続く第２のアドレスから
読み出した第２のテストデータとを比較する比較手段と
を備えるようにしたので、メモリテストの判定を容易に
行うことができるという効果が得られる。
ドレスから読み出した第１のテストデータを保持する保
持手段と、保持手段に保持された第１のテストデータを
反転する反転手段と、反転手段に反転された第１のテス
トデータと、第１のアドレスに続く第２のアドレスから
読み出した第２のテストデータとを比較する比較手段と
を備えるようにしたので、メモリテストの判定を容易に
行うことができるという効果が得られる。
【００７３】この発明によれば、メモリ手段の第１のア
ドレスから読み出した第１のテストデータを保持する保
持手段と、反転手段に反転された第１のテストデータ
と、第１のアドレスに続く第２のアドレスから読み出し
た第２のテストデータを反転する反転手段と、保持手段
に保持された第１のテストデータと反転手段に反転され
た第２のテストデータとを比較する比較手段とを備える
ようにしたので、メモリ手段のテスト判定を容易に行う
ことができるという効果が得られる。
ドレスから読み出した第１のテストデータを保持する保
持手段と、反転手段に反転された第１のテストデータ
と、第１のアドレスに続く第２のアドレスから読み出し
た第２のテストデータを反転する反転手段と、保持手段
に保持された第１のテストデータと反転手段に反転され
た第２のテストデータとを比較する比較手段とを備える
ようにしたので、メモリ手段のテスト判定を容易に行う
ことができるという効果が得られる。
【図１】 この発明の実施の形態１によるメモリテスト
回路の構成を示す図である。
回路の構成を示す図である。
【図２】 テストデータ発生回路のテストデータの発生
パターンを説明する図である。
パターンを説明する図である。
【図３】 この発明の実施の形態２によるメモリテスト
回路の構成を示す図である。
回路の構成を示す図である。
【図４】 この発明の実施の形態３によるメモリテスト
回路の構成を示す図である。
回路の構成を示す図である。
【図５】 従来のメモリテスト回路の構成を示す図であ
る。
る。
１ メモリ回路（メモリ手段）、２ カウンタ回路（計
数手段）、３ テストデータ発生回路（テストデータ発
生手段）、４ ラッチ回路（保持手段）、５加算回路
（加算手段）、６ ＡＮＤ回路（論理演算手段）、７
インバータ回路（反転手段）、８ コンパレータ回路
（比較手段）。
数手段）、３ テストデータ発生回路（テストデータ発
生手段）、４ ラッチ回路（保持手段）、５加算回路
（加算手段）、６ ＡＮＤ回路（論理演算手段）、７
インバータ回路（反転手段）、８ コンパレータ回路
（比較手段）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 千恵子 兵庫県伊丹市中央３丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 (72)発明者 野尻 誠 兵庫県伊丹市中央３丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 (72)発明者 藤宮 教雄 兵庫県伊丹市中央３丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 Ｆターム(参考） 2G032 AA07 AG01 AG07 AK11 AK15 AL05 5B018 GA03 JA12 QA13 5L106 DD22 DD23 EE02
Claims (6)
- 【請求項１】 クロックパルスのカウント値を出力する
計数手段と、 上記カウント値からテストデータを発生するテストデー
タ発生手段と、 上記カウント値からアドレスおよび書込／読出制御信号
が与えられ、上記書込／読出制御信号にしたがって上記
アドレスに対する上記テストデータの書込／読出動作が
行われるメモリ手段とを備えることを特徴とするメモリ
テスト回路。 - 【請求項２】 テストデータ発生手段は、アドレス値の
偶数／奇数に応じてカウント値の上位２ビットを反転／
非反転し、上記反転／非反転した上位２ビットを連ねた
テストデータを発生することを特徴とする請求項１記載
のメモリテスト回路。 - 【請求項３】 テストデータ発生手段は、アドレス値の
偶数／奇数に応じてカウント値の上位２ビットを反転／
非反転し、上記反転／非反転した上位２ビットを連ねた
テストデータ期待値を読出動作の際に発生するととも
に、 メモリ手段から読み出されたテストデータと上記テスト
データ期待値とを比較する比較手段を備えることを特徴
とする請求項１または請求項２記載のメモリテスト回
路。 - 【請求項４】 メモリ手段の第１のアドレスから読み出
した第１のテストデータを保持する保持手段と、 上記保持手段に保持された上記第１のテストデータと、
上記メモリ手段の第１のアドレスに続く第２のアドレス
から読み出した第２のテストデータとを加算する加算手
段と、 上記加算手段の加算結果の各ビットを論理積演算する論
理演算手段とを備えることを特徴とする請求項１または
請求項２記載のメモリテスト回路。 - 【請求項５】 メモリ手段の第１のアドレスから読み出
した第１のテストデータを保持する保持手段と、 上記保持手段に保持された上記第１のテストデータを反
転する反転手段と、 上記反転手段に反転された第１のテストデータと、上記
第１のアドレスに続く第２のアドレスから読み出した第
２のテストデータとを比較する比較手段とを備えること
を特徴とする請求項１または請求項２記載のメモリテス
ト回路。 - 【請求項６】 メモリ手段の第１のアドレスから読み出
した第１のテストデータを保持する保持手段と、 上記反転手段に反転された上記第１のテストデータと、
上記第１のアドレスに続く第２のアドレスから読み出し
た第２のテストデータを反転する反転手段と、 上記保持手段に保持された第１のテストデータと上記反
転手段に反転された第２のテストデータとを比較する比
較手段とを備えることを特徴とする請求項１または請求
項２記載のメモリテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219337A JP2002042493A (ja) | 2000-07-19 | 2000-07-19 | メモリテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219337A JP2002042493A (ja) | 2000-07-19 | 2000-07-19 | メモリテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002042493A true JP2002042493A (ja) | 2002-02-08 |
Family
ID=18714137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000219337A Pending JP2002042493A (ja) | 2000-07-19 | 2000-07-19 | メモリテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002042493A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7275187B2 (en) | 2002-08-30 | 2007-09-25 | Nec Electronics Corporation | Test circuit for memory |
| JP2012532331A (ja) * | 2009-07-17 | 2012-12-13 | ザイリンクス インコーポレイテッド | 積層ダイ構造の試験のための装置および方法 |
| JP5278441B2 (ja) * | 2008-12-04 | 2013-09-04 | 富士通株式会社 | 記憶装置および故障診断方法 |
-
2000
- 2000-07-19 JP JP2000219337A patent/JP2002042493A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7275187B2 (en) | 2002-08-30 | 2007-09-25 | Nec Electronics Corporation | Test circuit for memory |
| JP5278441B2 (ja) * | 2008-12-04 | 2013-09-04 | 富士通株式会社 | 記憶装置および故障診断方法 |
| US8719659B2 (en) | 2008-12-04 | 2014-05-06 | Fujitsu Limited | Storage apparatus and fault diagnosis method |
| JP2012532331A (ja) * | 2009-07-17 | 2012-12-13 | ザイリンクス インコーポレイテッド | 積層ダイ構造の試験のための装置および方法 |
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Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060314 |
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