JPH05335903A - データラッチ用パルス生成回路 - Google Patents
データラッチ用パルス生成回路Info
- Publication number
- JPH05335903A JPH05335903A JP4136643A JP13664392A JPH05335903A JP H05335903 A JPH05335903 A JP H05335903A JP 4136643 A JP4136643 A JP 4136643A JP 13664392 A JP13664392 A JP 13664392A JP H05335903 A JPH05335903 A JP H05335903A
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- JP
- Japan
- Prior art keywords
- flip
- signal
- flop
- bits
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ８ビットＣＰＵを用いて、それぞれ上位、下
位８ビットの書き込み順序に関係なく１６ビットデータ
をラッチすることのできるデータラッチ用パルス生成回
路を提供する。 【構成】 それぞれ上位、下位８ビットの書き込み制御
信号６、９は、オアゲ−ト１９に供給され、カウンタ部
２５では書き込み制御信号数（２回）を数え、上位、下
位８ビットのデータ確定状況を見ている。そして１６ビ
ットラッチ基準信号１４により上位、下位８ビットのデ
ータが確定していればフリップフロップ２２でラッチパ
ルスが生成され、正確な１６ビットデータをラッチする
ことができる。
位８ビットの書き込み順序に関係なく１６ビットデータ
をラッチすることのできるデータラッチ用パルス生成回
路を提供する。 【構成】 それぞれ上位、下位８ビットの書き込み制御
信号６、９は、オアゲ−ト１９に供給され、カウンタ部
２５では書き込み制御信号数（２回）を数え、上位、下
位８ビットのデータ確定状況を見ている。そして１６ビ
ットラッチ基準信号１４により上位、下位８ビットのデ
ータが確定していればフリップフロップ２２でラッチパ
ルスが生成され、正確な１６ビットデータをラッチする
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体ＬＳＩ回路装置に
係わるもので、外部からデータを制御信号によりラッチ
するためのデータラッチ用パルス生成回路に関する。
係わるもので、外部からデータを制御信号によりラッチ
するためのデータラッチ用パルス生成回路に関する。
【０００２】
【従来の技術】以下、従来のデータラッチ用パルス生成
回路について説明する。
回路について説明する。
【０００３】図２は従来の１６ビットデータラッチ用パ
ルス生成回路を示したものであリ、上位８ビットのデー
タをラッチする回路部１（“Ｈ”レベルラッチのフリッ
プフロップ構成）と下位８ビットのデータをラッチする
回路部２（“Ｈ”レベルラッチのフリップフロップ構
成）と１６ビットのデータをラッチする回路部３（Ｄ−
フリップフロップ構成）、そして、１６ビットデータラ
ッチ用パルス生成部４で構成されている。以下、その動
作を説明すると、まず、データバス５に上位８ビットの
データが確定すると、制御信号６の“Ｈ”レベルで上位
８ビットデータラッチ部１にデータがラッチされる。次
に、データバス５に下位８ビットのデータが確定し、制
御信号７が“Ｌ”レベルになり、インバータゲート８で
反転した制御信号９が“Ｈ”レベルで、下位８ビットデ
ータラッチ部２にデータがラッチされる。このとき制御
信号７（“Ｌ”）は、ナンドゲート１０、そして、その
出力がインバータゲート１１に供給され、出力“Ｌ”レ
ベルが、フリップフロップ１２のリセット端子に供給さ
れ、フリップフロップ１２の出力信号１３は、“Ｌ”レ
ベルになる。次に、制御信号１４の立ち上がり（“Ｌ”
レベルから“Ｈ”レベル）信号が、フリップフロップ１
２のクロック入力端子に供給され、フリップフロップ１
２の出力信号１３の立ち上がり（“Ｌ”レベルから
“Ｈ”レベル）信号で上位８ビットデータバス１５と下
位８ビットデータバス１６を、１６ビットデータラッチ
部３にラッチし、１６ビットのデータを出力１７で得る
ことができる。制御信号１８は、ナンドゲート１０のも
う一方の入力端子に供給されており、“Ｌ”レベルで、
フリップフロップ１２の強制リセット信号として用いら
れている。
ルス生成回路を示したものであリ、上位８ビットのデー
タをラッチする回路部１（“Ｈ”レベルラッチのフリッ
プフロップ構成）と下位８ビットのデータをラッチする
回路部２（“Ｈ”レベルラッチのフリップフロップ構
成）と１６ビットのデータをラッチする回路部３（Ｄ−
フリップフロップ構成）、そして、１６ビットデータラ
ッチ用パルス生成部４で構成されている。以下、その動
作を説明すると、まず、データバス５に上位８ビットの
データが確定すると、制御信号６の“Ｈ”レベルで上位
８ビットデータラッチ部１にデータがラッチされる。次
に、データバス５に下位８ビットのデータが確定し、制
御信号７が“Ｌ”レベルになり、インバータゲート８で
反転した制御信号９が“Ｈ”レベルで、下位８ビットデ
ータラッチ部２にデータがラッチされる。このとき制御
信号７（“Ｌ”）は、ナンドゲート１０、そして、その
出力がインバータゲート１１に供給され、出力“Ｌ”レ
ベルが、フリップフロップ１２のリセット端子に供給さ
れ、フリップフロップ１２の出力信号１３は、“Ｌ”レ
ベルになる。次に、制御信号１４の立ち上がり（“Ｌ”
レベルから“Ｈ”レベル）信号が、フリップフロップ１
２のクロック入力端子に供給され、フリップフロップ１
２の出力信号１３の立ち上がり（“Ｌ”レベルから
“Ｈ”レベル）信号で上位８ビットデータバス１５と下
位８ビットデータバス１６を、１６ビットデータラッチ
部３にラッチし、１６ビットのデータを出力１７で得る
ことができる。制御信号１８は、ナンドゲート１０のも
う一方の入力端子に供給されており、“Ｌ”レベルで、
フリップフロップ１２の強制リセット信号として用いら
れている。
【０００４】
【発明が解決しようとする課題】このような従来の回路
では、８ビットのＣＰＵを用いて１６ビットのデータを
ラッチする場合、ＣＰＵは、上位８ビット、下位８ビッ
トに分けて、処理を行うため、ＣＰＵから外部に書き込
む順序としては、上位８ビット、そして、下位８ビット
の順でないといけない。つまり、ＣＰＵは、上記のよう
な特徴を持っている事が、不可欠であり、書き込む順序
が上記の特徴とは全く逆の下位８ビット、そして、上位
８ビットの順のＣＰＵを用いると、誤動作を招く事にな
り、特定のＣＰＵしか用いられないという互換性の問題
がある。
では、８ビットのＣＰＵを用いて１６ビットのデータを
ラッチする場合、ＣＰＵは、上位８ビット、下位８ビッ
トに分けて、処理を行うため、ＣＰＵから外部に書き込
む順序としては、上位８ビット、そして、下位８ビット
の順でないといけない。つまり、ＣＰＵは、上記のよう
な特徴を持っている事が、不可欠であり、書き込む順序
が上記の特徴とは全く逆の下位８ビット、そして、上位
８ビットの順のＣＰＵを用いると、誤動作を招く事にな
り、特定のＣＰＵしか用いられないという互換性の問題
がある。
【０００５】本発明は上記課題を解決するもので、１６
ビットデータラッチ用パルス生成回路を提供することを
目的としている。
ビットデータラッチ用パルス生成回路を提供することを
目的としている。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、上位８ビット、下位８ビットの書き込み制
御信号に基づくフリップフロップの構成によるカウンタ
部と、そのカウンタ部出力信号を基に、ラッチ基準信号
に同期して、１６ビットデータラッチ用パルスを生成す
るフリップフロップと、同時に、カウンタ部を初期化す
るリセット回路を備えた回路構成を用いる。
するために、上位８ビット、下位８ビットの書き込み制
御信号に基づくフリップフロップの構成によるカウンタ
部と、そのカウンタ部出力信号を基に、ラッチ基準信号
に同期して、１６ビットデータラッチ用パルスを生成す
るフリップフロップと、同時に、カウンタ部を初期化す
るリセット回路を備えた回路構成を用いる。
【０００７】
【作用】本発明は上記した構成により、カウンタ部で上
位８ビット、下位８ビットの書き込み制御信号数を数
え、１６ビットデータの確定状況を見ているため、ＣＰ
Ｕの上位８ビット、下位８ビットの書き込む順序に関係
なく、１６ビットデータをラッチすることができる。
位８ビット、下位８ビットの書き込み制御信号数を数
え、１６ビットデータの確定状況を見ているため、ＣＰ
Ｕの上位８ビット、下位８ビットの書き込む順序に関係
なく、１６ビットデータをラッチすることができる。
【０００８】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【０００９】図１は本発明の一実施例における８ビット
ＣＰＵを用いての１６ビットデータラッチ用パルス生成
回路図を示すものである。なお、１は上位８ビットのデ
ータをラッチする回路部、２は下位８ビットのデータを
ラッチする回路部、３は１６ビットのデータをラッチす
る回路部で、これらは従来例の構成と同じである。図１
に於いて、オアゲート１９の入力端子には、上位８ビッ
トのデータラッチ信号６、下位８ビットのデータラッチ
信号９が供給される。このオアゲート１９の出力は、フ
リップフロップ２０のクロック端子に供給され、フリッ
プフロップ２０の反転出力は、データ入力端子に帰還す
る。フリップフロップ２０の反転出力は、フリップフロ
ップ２１のクロック端子に供給され、フリップフロップ
２１の反転出力は、データ入力端子に帰還する。フリッ
プフロップ２１の正転出力信号は、フリップフロップ２
２のデータ入力端子に供給され、フリップフロップ２２
のクロック端子には、１６ビットデータをラッチするタ
イミングをつくる制御信号１４が供給される。フリップ
フロップ２２の正転出力信号は、１６ビットデータラッ
チ用信号となり、反転出力は、アンドゲート２３、２４
の一方の入力端子に供給される。アンドゲート２３、２
４のそれぞれのもう一方の入力端子には、回路の初期化
信号１８が供給され、アンドゲート２３の出力は、フリ
ップフロップ２０のリセット端子、アンドゲート２４の
出力は、フリップフロップ２１のリセット端子に供給さ
れる。
ＣＰＵを用いての１６ビットデータラッチ用パルス生成
回路図を示すものである。なお、１は上位８ビットのデ
ータをラッチする回路部、２は下位８ビットのデータを
ラッチする回路部、３は１６ビットのデータをラッチす
る回路部で、これらは従来例の構成と同じである。図１
に於いて、オアゲート１９の入力端子には、上位８ビッ
トのデータラッチ信号６、下位８ビットのデータラッチ
信号９が供給される。このオアゲート１９の出力は、フ
リップフロップ２０のクロック端子に供給され、フリッ
プフロップ２０の反転出力は、データ入力端子に帰還す
る。フリップフロップ２０の反転出力は、フリップフロ
ップ２１のクロック端子に供給され、フリップフロップ
２１の反転出力は、データ入力端子に帰還する。フリッ
プフロップ２１の正転出力信号は、フリップフロップ２
２のデータ入力端子に供給され、フリップフロップ２２
のクロック端子には、１６ビットデータをラッチするタ
イミングをつくる制御信号１４が供給される。フリップ
フロップ２２の正転出力信号は、１６ビットデータラッ
チ用信号となり、反転出力は、アンドゲート２３、２４
の一方の入力端子に供給される。アンドゲート２３、２
４のそれぞれのもう一方の入力端子には、回路の初期化
信号１８が供給され、アンドゲート２３の出力は、フリ
ップフロップ２０のリセット端子、アンドゲート２４の
出力は、フリップフロップ２１のリセット端子に供給さ
れる。
【００１０】以上のように構成された本実施例のデータ
ラッチ用パルス生成回路について、以下その動作を説明
する。
ラッチ用パルス生成回路について、以下その動作を説明
する。
【００１１】まず、データバス５に上位８ビット（また
は下位８ビット）のデータが確定すると、制御信号６
（または制御信号９）の“Ｈ”レベルで上位８ビットデ
ータラッチ部１（または下位８ビットデータラッチ部
２）にデータがラッチされる。このとき、上位８ビット
（または下位８ビット）のラッチ信号に基づくフリップ
フロップの構成によるカウンタ部２５の状態は“００”
から“０１”を示し、フリップフロップ２２のデータ入
力端子は“Ｌ”レベルである。次に、データバス５に下
位８ビット（または上位８ビット）のデータが確定する
と、制御信号９（または制御信号６）の“Ｈ”レベルで
下位８ビットデータラッチ部２（または上位８ビットデ
ータラッチ部１）にデータがラッチされる。このとき、
下位８ビット（または上位８ビット）のラッチ信号に基
づくフリップフロップの構成によるカウンタ部２５の状
態は“０１”から“１０”を示し、フリップフロップ２
２のデータ入力端子は“Ｌ”レベルから“Ｈ”レベルに
なる。次に、制御信号１４の立ち上がり（“Ｌ”レベル
から“Ｈ”レベル）信号で、フリップフロップ２２のデ
ータ入力端子は“Ｈ”レベルになっているため出力端子
１３は“Ｌ”レベルから“Ｈ”レベルになる。このと
き、上位８ビットのデータバス１５、下位８ビットのデ
ータバス１６を１６ビットのデータをラッチする回路部
３にラッチし、１６ビットデータを出力端子１７から得
ることができる。
は下位８ビット）のデータが確定すると、制御信号６
（または制御信号９）の“Ｈ”レベルで上位８ビットデ
ータラッチ部１（または下位８ビットデータラッチ部
２）にデータがラッチされる。このとき、上位８ビット
（または下位８ビット）のラッチ信号に基づくフリップ
フロップの構成によるカウンタ部２５の状態は“００”
から“０１”を示し、フリップフロップ２２のデータ入
力端子は“Ｌ”レベルである。次に、データバス５に下
位８ビット（または上位８ビット）のデータが確定する
と、制御信号９（または制御信号６）の“Ｈ”レベルで
下位８ビットデータラッチ部２（または上位８ビットデ
ータラッチ部１）にデータがラッチされる。このとき、
下位８ビット（または上位８ビット）のラッチ信号に基
づくフリップフロップの構成によるカウンタ部２５の状
態は“０１”から“１０”を示し、フリップフロップ２
２のデータ入力端子は“Ｌ”レベルから“Ｈ”レベルに
なる。次に、制御信号１４の立ち上がり（“Ｌ”レベル
から“Ｈ”レベル）信号で、フリップフロップ２２のデ
ータ入力端子は“Ｈ”レベルになっているため出力端子
１３は“Ｌ”レベルから“Ｈ”レベルになる。このと
き、上位８ビットのデータバス１５、下位８ビットのデ
ータバス１６を１６ビットのデータをラッチする回路部
３にラッチし、１６ビットデータを出力端子１７から得
ることができる。
【００１２】以上のように本実施例によれば、カウンタ
部２５で、上位８ビットまたは、下位８ビットの書き込
み制御信号数（２カウント）を数え、上位８ビットデー
タ、下位８ビットデータの両方が確定してからフリップ
フロップ２２の生成パルスで１６ビットデータをラッチ
するため、８ビットＣＰＵの上位８ビット、下位８ビッ
トの書き込み順序に関係なく、正確に１６ビットデータ
をラッチすることが、できる。
部２５で、上位８ビットまたは、下位８ビットの書き込
み制御信号数（２カウント）を数え、上位８ビットデー
タ、下位８ビットデータの両方が確定してからフリップ
フロップ２２の生成パルスで１６ビットデータをラッチ
するため、８ビットＣＰＵの上位８ビット、下位８ビッ
トの書き込み順序に関係なく、正確に１６ビットデータ
をラッチすることが、できる。
【００１３】
【発明の効果】本発明は、８ビットのＣＰＵを用いて１
６ビットのデータ処理を行うためのラッチ回路として、
上位８ビット、下位８ビットの書き込み制御信号数を数
えるカウンタ部を設けたラッチパルス生成回路を用いる
ことにより、ＣＰＵの上位８ビット、下位８ビットの書
き込み順序に関係なく、１６ビットのデータをラッチす
ることができる。
６ビットのデータ処理を行うためのラッチ回路として、
上位８ビット、下位８ビットの書き込み制御信号数を数
えるカウンタ部を設けたラッチパルス生成回路を用いる
ことにより、ＣＰＵの上位８ビット、下位８ビットの書
き込み順序に関係なく、１６ビットのデータをラッチす
ることができる。
【図１】本発明の一実施例の１６ビットデータ用ラッチ
パルス生成回路図
パルス生成回路図
【図２】従来の１６ビットデータ用ラッチパルス生成回
路図
路図
【図３】８ビットＣＰＵを用いた１６ビットデータのラ
ッチタイミングチャート
ッチタイミングチャート
１ 上位８ビットデータラッチ回路 ２ 下位８ビットデータラッチ回路 ３ １６ビットラッチ回路 １９ オアゲート ２０〜２２ フリップフロップ ２３、２４ アンドゲート ２５ カウンタ部
Claims (1)
- 【請求項１】第１、第２の制御信号が供給されるオアゲ
ート、そのオアゲートの出力が、反転出力信号をデータ
入力部に帰還させた第１のフリップフロップの入力ラッ
チ信号として供給され、第１のフリップフロップの反転
出力信号が、反転出力信号をデータ入力部に帰還させた
第２のフリップフロップの入力ラッチ信号として供給さ
れるカウンタ部と、第２のフリップフロップの出力信号
を入力データ信号とし、第３の制御信号を入力ラッチ信
号として供給される第３のフリップフロップから成るパ
ルス生成部と、第３のフリップフロップの反転出力信号
と第４の制御信号が供給されるアンドゲートを用いた第
１、第２のフリップフロップのリセット信号生成部を備
え、上記の制御信号の時間的順序は、第１ないし第２の
制御信号、第３の制御信号であり、第４の制御信号は、
回路の強制初期化信号として順不同であり、第１、第２
の制御信号の時間的順序に関係なく、これら２つの制御
信号に基づき、上記第１、第２のフリップフロップによ
る構成のカウンタ部の動作後に、第３のフリップフロッ
プは、カウンタ部出力信号を基に、第３の制御信号に同
期して、パルス信号を生成し、同時に、カウンタ部を初
期化することを特徴とするデータラッチ用パルス生成回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136643A JPH05335903A (ja) | 1992-05-28 | 1992-05-28 | データラッチ用パルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136643A JPH05335903A (ja) | 1992-05-28 | 1992-05-28 | データラッチ用パルス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335903A true JPH05335903A (ja) | 1993-12-17 |
Family
ID=15180116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136643A Pending JPH05335903A (ja) | 1992-05-28 | 1992-05-28 | データラッチ用パルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335903A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111769822A (zh) * | 2020-06-30 | 2020-10-13 | 山东卓奇电气科技有限公司 | 频率测量装置 |
-
1992
- 1992-05-28 JP JP4136643A patent/JPH05335903A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111769822A (zh) * | 2020-06-30 | 2020-10-13 | 山东卓奇电气科技有限公司 | 频率测量装置 |
| CN111769822B (zh) * | 2020-06-30 | 2024-02-06 | 山东卓奇电气科技有限公司 | 频率测量装置 |
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