JPH0136733B2 - - Google Patents
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- JPH0136733B2 JPH0136733B2 JP56147220A JP14722081A JPH0136733B2 JP H0136733 B2 JPH0136733 B2 JP H0136733B2 JP 56147220 A JP56147220 A JP 56147220A JP 14722081 A JP14722081 A JP 14722081A JP H0136733 B2 JPH0136733 B2 JP H0136733B2
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- JP
- Japan
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- output
- circuit
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- counter
- flop
- Prior art date
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- 238000010586 diagram Methods 0.000 description 4
- 101100112083 Arabidopsis thaliana CRT1 gene Proteins 0.000 description 1
- 101100238301 Arabidopsis thaliana MORC1 gene Proteins 0.000 description 1
- 102100035959 Cationic amino acid transporter 2 Human genes 0.000 description 1
- 108091006231 SLC7A2 Proteins 0.000 description 1
- 101100519629 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PEX2 gene Proteins 0.000 description 1
- 101100468521 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFX1 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
本発明は、パルス幅変調（Pulse Width
Modulation、以下PWMと呼ぶ）回路に関する。 一般に、PWM回路は第１図に示すように、ク
ロツクパルスCLKをカウントするｎビツトのカ
ウンタ１と、カウンタ１の内容CTRと比較デー
タCDの一致を検出する一致回路２と、カウンタ
１のキヤリー信号CRYによりセツトされ一致回
路２の出力Ａによりセツトされるフリツプフロツ
プ３とより構成され、このフリツプフロツプ３の
Ｑ端子出力がPWM出力となる。そして、フリツ
プフロツプ３の後段に接続されたローパスフイル
タ４により直流電圧に変換される。 第２図イ〜ホは、第１図の従来例の動作を説明
するためのタイミングチヤートであり、例えば、
比較データCDの値を「Ｐ」に設定すれば、
PWM出力としては第２図ホに示すように、クロ
ツクパルスCLKのＰ周期分のパルス幅を有する
パルスが、カウンタ１の１周期に１個出力される
こととなる。 ところで、PWM出力は前述した様にローパス
フイルタを介して直流電圧に変換されるが、一般
に、周期が長くなるとフイルタの設計が容易では
なくなり、特にPWA出力のデユーテイが1/2近傍
では２倍の高調波の割合が大きくなり、この高調
波の除去のため、フイルタの設計が非常に難かし
くなる。このような問題を解消するため、PWM
出力の周期をできるだけ短かくすることが望まれ
るが、カウンタの動作スピードや一致回路内部で
の信号遅延等の理由から周期を短かくするにも限
界があり、高速動作素子が必要となる。しかしな
がら、高速動作素子を使用すれば、当然、回路が
高価なものとなつてしまう。 本発明は、斯る点に鑑み、高速動作素子を使用
せず等価的に周期を短かくすることを目的とする
ものであり、更に詳述すれば、従来のように比較
データに応じたパルス幅をもつたパルスを１周期
に１個出力するのではなく、数個のパルスのパル
ス幅の和が比較データに応じたパルス幅に等しく
なるように、パルスを１周期内に数個出力させる
ような新規なPWM回路を提供するものである。 以下、本発明の実施例を図面を参照しながら説
明する。 第３図は本発明によるPWM回路の実施例を示
す回路図であり、５，６はクロツクパルスCLK
をカウントする12ビツトq1〜q12のカウンタであ
つて５は８ビツトq1〜q8の下位カウンタ部、６は
４ビツトq9〜q12の上位カウンタ部、７は12ビツ
トの比較データQ1〜Q12の下位８ビツトのデータ
Q1〜Q8と下位カウンタ部５の内容q1〜q8を比較
し、一致したときのみ一致出力Ａを発生する一致
回路、８はカウンタ５，６のキヤリー信号CRY
によりセツトされ、一致回路７の出力Ａによりリ
セツトされるSRフリツプフロツプ９は比較デー
タQ1〜Q12の上位４ビツトのデータQ9〜Q12と上
位カウンタ部６の各ビツト出力q9〜q12を入力し、
各ビツト出力q9〜q12の変化に伴つて、比較デー
タQ9〜Q12に応じた断続的なパルスを出力する論
理回路、１０はフリツプフロツプ８の出力
PWM1と論理回路９の出力PWM2を入力し
PWM出力を発生する論理和回路である。 ここで、論理回路９についてさらに詳しく説明
する。 本実施例における論理回路９は、３個のインバ
ータ１１，１２，１３と、５個のANDゲート１
４，１５，１６，１７，１８と１個のORゲート
１９から構成され、比較データQ9〜Q12に応じて
下記の表に示すように所定のタイミングで所定の
パルス幅のパルスを数個づつ出力するように設定
されている。
Modulation、以下PWMと呼ぶ）回路に関する。 一般に、PWM回路は第１図に示すように、ク
ロツクパルスCLKをカウントするｎビツトのカ
ウンタ１と、カウンタ１の内容CTRと比較デー
タCDの一致を検出する一致回路２と、カウンタ
１のキヤリー信号CRYによりセツトされ一致回
路２の出力Ａによりセツトされるフリツプフロツ
プ３とより構成され、このフリツプフロツプ３の
Ｑ端子出力がPWM出力となる。そして、フリツ
プフロツプ３の後段に接続されたローパスフイル
タ４により直流電圧に変換される。 第２図イ〜ホは、第１図の従来例の動作を説明
するためのタイミングチヤートであり、例えば、
比較データCDの値を「Ｐ」に設定すれば、
PWM出力としては第２図ホに示すように、クロ
ツクパルスCLKのＰ周期分のパルス幅を有する
パルスが、カウンタ１の１周期に１個出力される
こととなる。 ところで、PWM出力は前述した様にローパス
フイルタを介して直流電圧に変換されるが、一般
に、周期が長くなるとフイルタの設計が容易では
なくなり、特にPWA出力のデユーテイが1/2近傍
では２倍の高調波の割合が大きくなり、この高調
波の除去のため、フイルタの設計が非常に難かし
くなる。このような問題を解消するため、PWM
出力の周期をできるだけ短かくすることが望まれ
るが、カウンタの動作スピードや一致回路内部で
の信号遅延等の理由から周期を短かくするにも限
界があり、高速動作素子が必要となる。しかしな
がら、高速動作素子を使用すれば、当然、回路が
高価なものとなつてしまう。 本発明は、斯る点に鑑み、高速動作素子を使用
せず等価的に周期を短かくすることを目的とする
ものであり、更に詳述すれば、従来のように比較
データに応じたパルス幅をもつたパルスを１周期
に１個出力するのではなく、数個のパルスのパル
ス幅の和が比較データに応じたパルス幅に等しく
なるように、パルスを１周期内に数個出力させる
ような新規なPWM回路を提供するものである。 以下、本発明の実施例を図面を参照しながら説
明する。 第３図は本発明によるPWM回路の実施例を示
す回路図であり、５，６はクロツクパルスCLK
をカウントする12ビツトq1〜q12のカウンタであ
つて５は８ビツトq1〜q8の下位カウンタ部、６は
４ビツトq9〜q12の上位カウンタ部、７は12ビツ
トの比較データQ1〜Q12の下位８ビツトのデータ
Q1〜Q8と下位カウンタ部５の内容q1〜q8を比較
し、一致したときのみ一致出力Ａを発生する一致
回路、８はカウンタ５，６のキヤリー信号CRY
によりセツトされ、一致回路７の出力Ａによりリ
セツトされるSRフリツプフロツプ９は比較デー
タQ1〜Q12の上位４ビツトのデータQ9〜Q12と上
位カウンタ部６の各ビツト出力q9〜q12を入力し、
各ビツト出力q9〜q12の変化に伴つて、比較デー
タQ9〜Q12に応じた断続的なパルスを出力する論
理回路、１０はフリツプフロツプ８の出力
PWM1と論理回路９の出力PWM2を入力し
PWM出力を発生する論理和回路である。 ここで、論理回路９についてさらに詳しく説明
する。 本実施例における論理回路９は、３個のインバ
ータ１１，１２，１３と、５個のANDゲート１
４，１５，１６，１７，１８と１個のORゲート
１９から構成され、比較データQ9〜Q12に応じて
下記の表に示すように所定のタイミングで所定の
パルス幅のパルスを数個づつ出力するように設定
されている。
【表】
即ち、この表において☆印はフリツプフロツプ
８の出力PWM1が発生するタイミングを示し、×
印、△印、□印は各々ANDゲート１４，１５，
１６の出力G1、G2、G3が「１」となる期間を示
し、〇印は、ANDゲート１７と１８の出力G4と
G5の論理和が「１」となる期間を示している。
つまり、ANDゲート１４は、比較データのQ9が
「１」であつて上位カウンタ部６の出力（q12、
q11、q10、q9）が（１、０、０、０）である期
間、その出力G1が「１」となり、以下、同様に、
ANDゲート１５はQ10が「１」で（q11、q10、
q9）が（１、０、０）である期間、ANDゲート
１６はQ11が「１」で（q11、q9）が（１，１）で
ある期間、ANDゲート１７はQ12が「１」で
（q11、q9）が（０、１）である期間、ANDゲー
ト１８はQ12が「１」で（q10、q9）が（１、０）
である期間、各々の出力G2、G3、G4、G5が
「１」となるよう設定されている。そして、これ
らのANDゲート１４，１５，１６，１７，１８
の出力の論理和が論理回路９の出力PWM2とし
て出力される。 このように、論理回路９は比較データQ9〜Q12
に応じて、所定のタイミングで且つ所定のパルス
幅を有するパルスを数個づつ断続的に出力する回
路であり、これら出力される数個のパルスのパル
ス幅の和は、PWM出力の１周期の1/16の整数倍
になるよう設定されている。 次に、本実施例の動作を第４図及び第５図に示
すタイミングチヤートを参照しながら説明する。 比較データQ12〜Q1が（100001100100）、即ち、
Q8〜Q1が（01100100）＜10進数で「100」＞、Q12
〜Q9が「1000」＜10進数で「８」＞とすると、先
ず、第４図ロに示すカウンタ５，６のキヤリー信
号CRYでSRフリツプフロツプ８がセツトされる
が、下位カウンタ５はクロツクパルスCLKをカ
ウントしてその内容が増加し、下位カウンタ部５
の内容q8〜q1が比較データQ8〜Q1（01100100）と
なつた時点で一致回路７から第４図ハのように一
致出力Ａが発生し、の出力ＡによりSRフリツプ
フロツプ８はリセツトされる。従つて、SRフリ
ツプフロツプ８のＱ端子からは第４図ニに示すよ
うな、比較データQ8〜Q1にのみ依存した出力
PWM1が１周期内に１度だけ出力される。 又、論理回路９への入力である比較データQ12
〜Q9は（1000）であるので、上位カウンタ部６
の出力q12〜q9の変化に伴なつて、表の太線で示
すような出力を発生する。即ち、第４図ホに示す
ような、比較データQ12〜Q9にのみ依存した断続
的なパルス列である出力PWM2が発生する。そ
して、PWM回路の出力PWMは第４図ヘに示す
ように、フリツプフロツプ８の出力PWM1と論
理回路９の出力PWM2の論理和として論理和回
路１０より出力される。 ここで、第４図トのPWMUは第１図のような
一般的なPWM回路の出力波形であり、出力
PWMUの斜線部の幅はPWM1のパルス幅と等し
く、出力PWMUの斜線部以外のパルス幅は
PWM2の数個のパルスのパルス幅の和に等しく
なつている。 ところで、第５図は第４図において上位カウン
タ部６の内容CAT2が「０」である時の詳細図で
あり、下位カウンタ部５の内容CRT1が比較デー
タQ8〜Q1の値「100」に一致した時、第５図ホの
如く一致出力Ａが発生し、この出力ＡによりSR
フリツプフロツプ８がリセツトされる。即ち、
PWM1のパルス幅は比較データQ8〜Q1にのみ依
存し、比較データQ12〜Q9には無関係である。従
つて、第４図において比較データQ12〜Q1のうち
Q8〜Q1だけが変化したとすれば出力PWM1のパ
ルス幅だけが変化することとなり、比較データ
Q12〜Q9が（1000）であれば、論理回路９の出力
であるPWM2は常に第４図ホのように出力され
る。 ところで、一致回路７の出力Ａは、上位カウン
タ部６の内容q12〜q9が変化する毎に１度発生し、
１周期に合計16回出力される。従つて、本実施例
のようにSRフリツプフロツプ８をカウンタ５，
６のキヤリー信号CRYで必ずしもセツトする必
要はなく、上位カウンタ部６の出力の状態を検出
する状態検出回路を設け、この回路の出力を利用
して、上位カウンタ部６がある特定の状態になつ
たときセツトするようにしてもよい。例えば、上
位カウンタ部６の内容q12〜q9が（1000）になつ
た時にセツトしてもよい。但し、この場合は、
ANDゲート１４の出力G1と出力PWM1が重なつ
てしまうので、例えば、ANDゲート１４を各ビ
ツト信号の反転出力9、10、11、12と比較
データQ9とを入力するANDゲートに置き換えれ
ばよい。 尚、本実施例においては、論理回路９として、
その出力が表に示すようなものを用いたが、当然
これに限定されるものではなく、発生する数個の
パルスのパルス幅の和が比較データQ12〜Q9に応
じた値であるよう、パルスが断続的に出力される
ような回路であればよい。 更に、本実施例ではANDゲート１４〜１８の
出力G1〜G5を入力するORゲート１９と出力
PWM1と出力PWM2とを入力する論理和回路１
０とを用いたが、ANDゲート１４〜１８の出力
と出力PWM1を入力する１個の論理和回路で置
き換えてもよい。 本発明によるパルス幅変調回路は、上述の如
く、高速動作素子を使用せず、等価的に短い周期
のPWM波形を得ることができ、特に、デユーテ
イ1/2近傍のPWM波形が数個のパルスに分割で
きるので、従来回路と比べ、フイルタの時定数の
関係で除去の難かしい２次の高調波を減少させる
ことができ、従つてフイルタの設計が容易とな
る。 又、上位カウンタ部を下位カウンタ部のビツト
数の比を適当に変化させれば、出力パルスの分割
をさらに細かくすることが可能である。
８の出力PWM1が発生するタイミングを示し、×
印、△印、□印は各々ANDゲート１４，１５，
１６の出力G1、G2、G3が「１」となる期間を示
し、〇印は、ANDゲート１７と１８の出力G4と
G5の論理和が「１」となる期間を示している。
つまり、ANDゲート１４は、比較データのQ9が
「１」であつて上位カウンタ部６の出力（q12、
q11、q10、q9）が（１、０、０、０）である期
間、その出力G1が「１」となり、以下、同様に、
ANDゲート１５はQ10が「１」で（q11、q10、
q9）が（１、０、０）である期間、ANDゲート
１６はQ11が「１」で（q11、q9）が（１，１）で
ある期間、ANDゲート１７はQ12が「１」で
（q11、q9）が（０、１）である期間、ANDゲー
ト１８はQ12が「１」で（q10、q9）が（１、０）
である期間、各々の出力G2、G3、G4、G5が
「１」となるよう設定されている。そして、これ
らのANDゲート１４，１５，１６，１７，１８
の出力の論理和が論理回路９の出力PWM2とし
て出力される。 このように、論理回路９は比較データQ9〜Q12
に応じて、所定のタイミングで且つ所定のパルス
幅を有するパルスを数個づつ断続的に出力する回
路であり、これら出力される数個のパルスのパル
ス幅の和は、PWM出力の１周期の1/16の整数倍
になるよう設定されている。 次に、本実施例の動作を第４図及び第５図に示
すタイミングチヤートを参照しながら説明する。 比較データQ12〜Q1が（100001100100）、即ち、
Q8〜Q1が（01100100）＜10進数で「100」＞、Q12
〜Q9が「1000」＜10進数で「８」＞とすると、先
ず、第４図ロに示すカウンタ５，６のキヤリー信
号CRYでSRフリツプフロツプ８がセツトされる
が、下位カウンタ５はクロツクパルスCLKをカ
ウントしてその内容が増加し、下位カウンタ部５
の内容q8〜q1が比較データQ8〜Q1（01100100）と
なつた時点で一致回路７から第４図ハのように一
致出力Ａが発生し、の出力ＡによりSRフリツプ
フロツプ８はリセツトされる。従つて、SRフリ
ツプフロツプ８のＱ端子からは第４図ニに示すよ
うな、比較データQ8〜Q1にのみ依存した出力
PWM1が１周期内に１度だけ出力される。 又、論理回路９への入力である比較データQ12
〜Q9は（1000）であるので、上位カウンタ部６
の出力q12〜q9の変化に伴なつて、表の太線で示
すような出力を発生する。即ち、第４図ホに示す
ような、比較データQ12〜Q9にのみ依存した断続
的なパルス列である出力PWM2が発生する。そ
して、PWM回路の出力PWMは第４図ヘに示す
ように、フリツプフロツプ８の出力PWM1と論
理回路９の出力PWM2の論理和として論理和回
路１０より出力される。 ここで、第４図トのPWMUは第１図のような
一般的なPWM回路の出力波形であり、出力
PWMUの斜線部の幅はPWM1のパルス幅と等し
く、出力PWMUの斜線部以外のパルス幅は
PWM2の数個のパルスのパルス幅の和に等しく
なつている。 ところで、第５図は第４図において上位カウン
タ部６の内容CAT2が「０」である時の詳細図で
あり、下位カウンタ部５の内容CRT1が比較デー
タQ8〜Q1の値「100」に一致した時、第５図ホの
如く一致出力Ａが発生し、この出力ＡによりSR
フリツプフロツプ８がリセツトされる。即ち、
PWM1のパルス幅は比較データQ8〜Q1にのみ依
存し、比較データQ12〜Q9には無関係である。従
つて、第４図において比較データQ12〜Q1のうち
Q8〜Q1だけが変化したとすれば出力PWM1のパ
ルス幅だけが変化することとなり、比較データ
Q12〜Q9が（1000）であれば、論理回路９の出力
であるPWM2は常に第４図ホのように出力され
る。 ところで、一致回路７の出力Ａは、上位カウン
タ部６の内容q12〜q9が変化する毎に１度発生し、
１周期に合計16回出力される。従つて、本実施例
のようにSRフリツプフロツプ８をカウンタ５，
６のキヤリー信号CRYで必ずしもセツトする必
要はなく、上位カウンタ部６の出力の状態を検出
する状態検出回路を設け、この回路の出力を利用
して、上位カウンタ部６がある特定の状態になつ
たときセツトするようにしてもよい。例えば、上
位カウンタ部６の内容q12〜q9が（1000）になつ
た時にセツトしてもよい。但し、この場合は、
ANDゲート１４の出力G1と出力PWM1が重なつ
てしまうので、例えば、ANDゲート１４を各ビ
ツト信号の反転出力9、10、11、12と比較
データQ9とを入力するANDゲートに置き換えれ
ばよい。 尚、本実施例においては、論理回路９として、
その出力が表に示すようなものを用いたが、当然
これに限定されるものではなく、発生する数個の
パルスのパルス幅の和が比較データQ12〜Q9に応
じた値であるよう、パルスが断続的に出力される
ような回路であればよい。 更に、本実施例ではANDゲート１４〜１８の
出力G1〜G5を入力するORゲート１９と出力
PWM1と出力PWM2とを入力する論理和回路１
０とを用いたが、ANDゲート１４〜１８の出力
と出力PWM1を入力する１個の論理和回路で置
き換えてもよい。 本発明によるパルス幅変調回路は、上述の如
く、高速動作素子を使用せず、等価的に短い周期
のPWM波形を得ることができ、特に、デユーテ
イ1/2近傍のPWM波形が数個のパルスに分割で
きるので、従来回路と比べ、フイルタの時定数の
関係で除去の難かしい２次の高調波を減少させる
ことができ、従つてフイルタの設計が容易とな
る。 又、上位カウンタ部を下位カウンタ部のビツト
数の比を適当に変化させれば、出力パルスの分割
をさらに細かくすることが可能である。
第１図はパルス幅変調回路の従来例を示す回路
図、第２図イ〜ホは従来例の各部の波形を示すタ
イミングチヤート、第３図は本発明によるパルス
幅変調回路の実施例を示す回路図、第４図イ〜ト
は実施例の各部の波形を示すタイミングチヤー
ト、第５図イ〜ヘは第４図の要部を詳細に説明す
るためのタイミングチヤートである。 主な図番の説明、１……カウンタ、２，７……
一致回路、３，８……SRフリツプフロツプ、４
……ローパスフイルタ、５……下位カウンタ部、
６……上位カウンタ部、９……論理回路、１０…
…論理和回路、１１，１２，１３……インバー
タ、１４，１５，１６，１７，１８……ANDゲ
ート、１９……ORゲート。
図、第２図イ〜ホは従来例の各部の波形を示すタ
イミングチヤート、第３図は本発明によるパルス
幅変調回路の実施例を示す回路図、第４図イ〜ト
は実施例の各部の波形を示すタイミングチヤー
ト、第５図イ〜ヘは第４図の要部を詳細に説明す
るためのタイミングチヤートである。 主な図番の説明、１……カウンタ、２，７……
一致回路、３，８……SRフリツプフロツプ、４
……ローパスフイルタ、５……下位カウンタ部、
６……上位カウンタ部、９……論理回路、１０…
…論理和回路、１１，１２，１３……インバー
タ、１４，１５，１６，１７，１８……ANDゲ
ート、１９……ORゲート。
Claims (1)
- １ クロツクパルスをカウントするカウンタと、
該カウンタの下位カウンタ部の内容と比較データ
の下位ビツトとの一致を検出する一致回路と、前
記カウンタの上位カウンタ部の内容が所定の状態
になつたときセツトされ前記一致回路の出力にて
リセツトされるフリツプフロツプと、前記上位カ
ウンタ部の各ビツト出力を組み合わせて複数のパ
ルス出力を作成し、前記比較データの上位ビツト
により前記複数のパルス出力を選択合成し、断続
的なパルスを導出する論理回路と、該論理回路と
前記フリツプフロツプの出力を入力する論理和回
路とより構成したことを特徴とするパルス幅変調
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14722081A JPS5847325A (ja) | 1981-09-17 | 1981-09-17 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14722081A JPS5847325A (ja) | 1981-09-17 | 1981-09-17 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5847325A JPS5847325A (ja) | 1983-03-19 |
| JPH0136733B2 true JPH0136733B2 (ja) | 1989-08-02 |
Family
ID=15425281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14722081A Granted JPS5847325A (ja) | 1981-09-17 | 1981-09-17 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847325A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59205814A (ja) * | 1983-05-09 | 1984-11-21 | Matsushita Electric Works Ltd | パルス幅変調回路 |
| JPS6126324U (ja) * | 1984-07-19 | 1986-02-17 | 日置電機株式会社 | パルス幅変調制御信号発生器 |
| DE3933491A1 (de) * | 1989-10-06 | 1991-04-18 | Endress Hauser Gmbh Co | Anordnung zur umwandlung einer elektrischen eingangsgroesse in ein dazu proportionales elektrisches gleichsignal |
| US5293628A (en) * | 1991-11-04 | 1994-03-08 | Motorola, Inc. | Data processing system which generates a waveform with improved pulse width resolution |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451365A (en) * | 1977-09-29 | 1979-04-23 | Matsushita Electric Ind Co Ltd | D-a converter |
-
1981
- 1981-09-17 JP JP14722081A patent/JPS5847325A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451365A (en) * | 1977-09-29 | 1979-04-23 | Matsushita Electric Ind Co Ltd | D-a converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5847325A (ja) | 1983-03-19 |
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