JP2726845B2 - パルス幅変調信号復調回路 - Google Patents
パルス幅変調信号復調回路Info
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- JP2726845B2 JP2726845B2 JP63304068A JP30406888A JP2726845B2 JP 2726845 B2 JP2726845 B2 JP 2726845B2 JP 63304068 A JP63304068 A JP 63304068A JP 30406888 A JP30406888 A JP 30406888A JP 2726845 B2 JP2726845 B2 JP 2726845B2
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- pulse
- demodulation circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス幅変調信号（以下、PWM信号と記す）
を復調するデジタル復調回路に関する。
を復調するデジタル復調回路に関する。
従来、この種のPWM信号復調回路としては、本出願と
同一出願人による特願昭63−186747号出願の明細書に記
載されたPWM信号復調回路がある。
同一出願人による特願昭63−186747号出願の明細書に記
載されたPWM信号復調回路がある。
第３図はこの種のPWM信号復調回路の従来例のブロッ
ク図、第４図は第３図のPWM信号復調回路の動作を示す
タイムチャートである。
ク図、第４図は第３図のPWM信号復調回路の動作を示す
タイムチャートである。
このPWM信号復調回路は、カスケードに接続されたア
ップ／ダウンカウタン（以下、U/Dカウンタと記す）
21，22と、ラッチ回路３と、微分回路10によって構成さ
れている。
ップ／ダウンカウタン（以下、U/Dカウンタと記す）
21，22と、ラッチ回路３と、微分回路10によって構成さ
れている。
微分回路10は、２個のＤ−FF11,12とナンドゲート13
で成っている。Ｄ−FF11の入力ＤはPWM信号に接続さ
れ、その出力Ｑはもう一つのＤ−FF12の入力Ｄとナンド
ゲート13の１つの入力に接続されている。また、Ｄ−FF
12の反転出力はナンドゲート13の他の入力に接続され
ている。
で成っている。Ｄ−FF11の入力ＤはPWM信号に接続さ
れ、その出力Ｑはもう一つのＤ−FF12の入力Ｄとナンド
ゲート13の１つの入力に接続されている。また、Ｄ−FF
12の反転出力はナンドゲート13の他の入力に接続され
ている。
PWM信号が立上ると、次のクロックパルス（以下、CP
と記す）の立上りで、PWM信号のハイレベルがＤ−FF11
にラッチされ、出力Ｑに接続されている他のＤ−FF12の
入力Ｄおよびナンドゲートの１つの入力はロウレベルか
らハイレベルに移る。この時点ではＤ−FF12の内容はロ
ウレベルで反転出力はハイレベルである。次に、Ｄ−
FF12の入力Ｄは次のクロックの立上りでラッチされ、そ
れに対応して反転出力はハイレベルからロウレベルに
移る。このように、Ｄ−FF12の反転出力はＤ−FF11の
出力Ｑより１クロック遅れて遷移するので、ナンドゲー
ト13の２つの入力は、その１クロックの間だけ、両者が
同時にハイレベルとなり、その結果、第４図にクロック
信号として示されているように、PWM信号の立上り時の
近傍において、パルス幅が１クロックの微分パルスが生
成され、ナンドゲート13から出力される。
と記す）の立上りで、PWM信号のハイレベルがＤ−FF11
にラッチされ、出力Ｑに接続されている他のＤ−FF12の
入力Ｄおよびナンドゲートの１つの入力はロウレベルか
らハイレベルに移る。この時点ではＤ−FF12の内容はロ
ウレベルで反転出力はハイレベルである。次に、Ｄ−
FF12の入力Ｄは次のクロックの立上りでラッチされ、そ
れに対応して反転出力はハイレベルからロウレベルに
移る。このように、Ｄ−FF12の反転出力はＤ−FF11の
出力Ｑより１クロック遅れて遷移するので、ナンドゲー
ト13の２つの入力は、その１クロックの間だけ、両者が
同時にハイレベルとなり、その結果、第４図にクロック
信号として示されているように、PWM信号の立上り時の
近傍において、パルス幅が１クロックの微分パルスが生
成され、ナンドゲート13から出力される。
４ビットU/Dカウンタ21，22は、カスケードに接続さ
れて８ビットのU/Dカウンタ21および22を構成し、イネ
ーブル入力▲▼がロウレベルのとき、カウントイネ
ーブルになる。また、U/入力はPWM信号が入力され、
クリア入力には微分回路１から出力されるクリア信号が
入力されている（本実施例ではU/Dカウンタのデータ入
力をOOHにして▲▼端子にクリア信号が入力されて
いる）。このようにして、PWM信号の立上りエッジ付近
でU/Dカウンタ21および22はクリアされてOOHからカウン
トを開始し、PWM信号のデューティサイクルに比例した
値までアップカウントし、その立下りエッジでダウンカ
ウントを始める（第４図）。
れて８ビットのU/Dカウンタ21および22を構成し、イネ
ーブル入力▲▼がロウレベルのとき、カウントイネ
ーブルになる。また、U/入力はPWM信号が入力され、
クリア入力には微分回路１から出力されるクリア信号が
入力されている（本実施例ではU/Dカウンタのデータ入
力をOOHにして▲▼端子にクリア信号が入力されて
いる）。このようにして、PWM信号の立上りエッジ付近
でU/Dカウンタ21および22はクリアされてOOHからカウン
トを開始し、PWM信号のデューティサイクルに比例した
値までアップカウントし、その立下りエッジでダウンカ
ウントを始める（第４図）。
ラッチ回路３は８個のＤ−FF（オクタルＤ−FF）で構
成された８ビットのもので、U/Dカウンタ21および22の
８ビット出力を、PWM信号の立上りエッジでラッチし、
データD0，D1，…，D7として出力する。前述したよう
に、微分回路10は、PWM信号の立上りの次のCPの立上り
のタイミングでクリア信号を生成するので、U/Dカウン
タ21および22の出力がラッチ回路３によってラッチされ
た後に該カウンタはクリアされる。
成された８ビットのもので、U/Dカウンタ21および22の
８ビット出力を、PWM信号の立上りエッジでラッチし、
データD0，D1，…，D7として出力する。前述したよう
に、微分回路10は、PWM信号の立上りの次のCPの立上り
のタイミングでクリア信号を生成するので、U/Dカウン
タ21および22の出力がラッチ回路３によってラッチされ
た後に該カウンタはクリアされる。
U/Dカウンタ21，22はPWM信号のハイレベル期間，ロウ
レベル期間に比例してアップカウント，ダウンカウント
するから、デューティサイクルが50％のとき（第４図PW
M信号S50）、PWM信号の、次の立上りエッジtEにおける
カウント値はOOHになる（第４図曲線B1）。しかし、デ
ューティサイクルが50％でないとき例えば40％のとき
（第４図PWM信号Sw）、U/Dカウンタ21および22は、デュ
ーティサイクルが50％のときの4/5までカウントした
後、PWM信号の立下りエッジでダウンカウントを始め、
次の立上りエッジtEにおいて、U/Dカウンタはアンダフ
ローD4を発生する（第４図曲線B2）。データDAはラッチ
することにより、読取られる。
レベル期間に比例してアップカウント，ダウンカウント
するから、デューティサイクルが50％のとき（第４図PW
M信号S50）、PWM信号の、次の立上りエッジtEにおける
カウント値はOOHになる（第４図曲線B1）。しかし、デ
ューティサイクルが50％でないとき例えば40％のとき
（第４図PWM信号Sw）、U/Dカウンタ21および22は、デュ
ーティサイクルが50％のときの4/5までカウントした
後、PWM信号の立下りエッジでダウンカウントを始め、
次の立上りエッジtEにおいて、U/Dカウンタはアンダフ
ローD4を発生する（第４図曲線B2）。データDAはラッチ
することにより、読取られる。
〔発明が解決しようとする課題〕 上述した従来のPWM信号復調回路は、PWM信号からクリ
ア信号を生成しているので、PWM信号にノイズが入る
と、U/Dカウンタ21，22の出力データに大きな誤差を生
ずるという欠点がある。
ア信号を生成しているので、PWM信号にノイズが入る
と、U/Dカウンタ21，22の出力データに大きな誤差を生
ずるという欠点がある。
第５図は、ひげが入ったPWM信号が、第３図のPWM信号
復調回路に伝達された場合における、U/Dカウンタ21，2
2のカウント値のタイムチャートである。
復調回路に伝達された場合における、U/Dカウンタ21，2
2のカウント値のタイムチャートである。
この例ではPWM信号のデューティサイクルは50％であ
る。したがって、もしノイズが入らなければ、カウント
値は曲線C1のように変化しラッチされるデータはOOHで
ある。しかし時刻tNでひげが伝達されると、ひげの立上
りでデータDNがラッチされ、その直後（約１クロック
後）にカウンタはクリアされた後、カウント動作を再開
する。したがって、カウント値は曲線C2のように変化
し、正常なラッチ時刻tEにはデータDAがラッチされると
いう誤動作が起る。
る。したがって、もしノイズが入らなければ、カウント
値は曲線C1のように変化しラッチされるデータはOOHで
ある。しかし時刻tNでひげが伝達されると、ひげの立上
りでデータDNがラッチされ、その直後（約１クロック
後）にカウンタはクリアされた後、カウント動作を再開
する。したがって、カウント値は曲線C2のように変化
し、正常なラッチ時刻tEにはデータDAがラッチされると
いう誤動作が起る。
本発明の目的はPWM信号にノイズが入っていても、そ
れによって誤動作が生じないPWM信号復調回路を提供す
ることにある。
れによって誤動作が生じないPWM信号復調回路を提供す
ることにある。
本発明のPWM信号復調回路は、 パルス幅変調信号と同じ周期のタイミングパルスを生
成するタイミング回路と、 パルス幅変調信号が第１または第２の論理レベルのと
き、それぞれアップカウントまたはダウンカウントし、
前記タイミングパルスの前方エッジの直後に所定値がセ
ットされる可逆カウンタと、 前記タイミングパルスの前方エッジで前記可逆カウン
タの出力をラッチ回路を有する。
成するタイミング回路と、 パルス幅変調信号が第１または第２の論理レベルのと
き、それぞれアップカウントまたはダウンカウントし、
前記タイミングパルスの前方エッジの直後に所定値がセ
ットされる可逆カウンタと、 前記タイミングパルスの前方エッジで前記可逆カウン
タの出力をラッチ回路を有する。
ラッチ回路および可逆カウンタは、PWM信号とは無関
係に生成されるタイミング信号の入力タイミングで、そ
れぞれカウント値のラッチおよびクリアをする。したが
って、PWM信号に含まれるノイズによって誤動作を生ず
ることはない。
係に生成されるタイミング信号の入力タイミングで、そ
れぞれカウント値のラッチおよびクリアをする。したが
って、PWM信号に含まれるノイズによって誤動作を生ず
ることはない。
次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のPWM信号復調回路の一実施例のブロ
ック図である。
ック図である。
本実施例のPWM信号復調回路は、タイミング回路１
と、U/Dカウンタ21，22とラッチ回路３によって構成さ
れている。
と、U/Dカウンタ21，22とラッチ回路３によって構成さ
れている。
タイミング回路１は、カウンタ41，42で構成されてい
る。カウンタ41，42はそれぞれ４ビットでカスケードに
接続されて８ビットカウンタを構成し、クロックパルス
CPをカウントしてPWM信号と同じ周期Ｔでオーバーフロ
ーするように設定されている。したがって、上位のU/D
カウンタ42のリップルクロック出力端子（以下、▲
▼端子と記す）は、周期Ｔでリップルクロックパルス
（以下、▲▼パルスと記す）を出力する。本実施例
では▲▼パルスをタイミング信号として、PWM信号
復調回路の動作タイミングが制御されている。
る。カウンタ41，42はそれぞれ４ビットでカスケードに
接続されて８ビットカウンタを構成し、クロックパルス
CPをカウントしてPWM信号と同じ周期Ｔでオーバーフロ
ーするように設定されている。したがって、上位のU/D
カウンタ42のリップルクロック出力端子（以下、▲
▼端子と記す）は、周期Ｔでリップルクロックパルス
（以下、▲▼パルスと記す）を出力する。本実施例
では▲▼パルスをタイミング信号として、PWM信号
復調回路の動作タイミングが制御されている。
U/Dカウンタ21，22は、それぞれ４ビットでカスケー
ドに接続され、それぞれのアップ／ダウン制御入力端子
U/は、PWM信号線に接続され、PWM信号がハイレベルの
ときはアップカウント、ロウレベルのときはダウンカウ
ントする。また、イネーブル端子にはロウレベルが印加
されていて、クロックパルスCPの立上りエッジ毎に計数
する。それぞれのロード端子▲▼はタイミング回路
１の▲▼端子に接続され、ロウレベルが印加された
とき（▲▼パルスがロウレベルのとき）、データ端
子に与えられているデータB0，B1，…，B7がプリセット
される。したがって該データB0〜B7がOOHに設定されて
いる場合には▲▼パルスのロウレベルによってU/D
カウンタ21，22はクリアされる。
ドに接続され、それぞれのアップ／ダウン制御入力端子
U/は、PWM信号線に接続され、PWM信号がハイレベルの
ときはアップカウント、ロウレベルのときはダウンカウ
ントする。また、イネーブル端子にはロウレベルが印加
されていて、クロックパルスCPの立上りエッジ毎に計数
する。それぞれのロード端子▲▼はタイミング回路
１の▲▼端子に接続され、ロウレベルが印加された
とき（▲▼パルスがロウレベルのとき）、データ端
子に与えられているデータB0，B1，…，B7がプリセット
される。したがって該データB0〜B7がOOHに設定されて
いる場合には▲▼パルスのロウレベルによってU/D
カウンタ21，22はクリアされる。
ラッチ回路３の８ビットデータ入力は、U/Dカウンタ2
1，22のデータ出力に接続され，そのクロック入力端子
はインバータ６を介してタイミング回路１の▲▼端
子に接続されている。そしてクロック入力の立上りエッ
ジでU/Dカウンタ21，22のデータ出力をラッチする。し
たがって、U/Dカウンタ21，22は、▲▼パルスの立
下りエッジのタイミングで、その内容がラッチ回路にラ
ッチされ、該立下りエッジに続くパルス持続時間（ロウ
レベル）でクリアされ、または入力データB0〜B7がプリ
セットされ次に▲▼パルスが立上ってハイレベルに
なると、再びカウント動作を開始する。タイミング回路
の▲▼出力は、他の復調回路のロード信号▲▼
として使用することもできる。
1，22のデータ出力に接続され，そのクロック入力端子
はインバータ６を介してタイミング回路１の▲▼端
子に接続されている。そしてクロック入力の立上りエッ
ジでU/Dカウンタ21，22のデータ出力をラッチする。し
たがって、U/Dカウンタ21，22は、▲▼パルスの立
下りエッジのタイミングで、その内容がラッチ回路にラ
ッチされ、該立下りエッジに続くパルス持続時間（ロウ
レベル）でクリアされ、または入力データB0〜B7がプリ
セットされ次に▲▼パルスが立上ってハイレベルに
なると、再びカウント動作を開始する。タイミング回路
の▲▼出力は、他の復調回路のロード信号▲▼
として使用することもできる。
次に本実施例の動作を説明する。
第２図は本実施例の動作を示すタイムチャートであ
る。
る。
第２図に示されているPWM信号はデューティサイクル
が50％で、ひげを含んでいる。▲▼パルスはPWM信
号と同一の周期であるが、位相は全く任意である。曲線
A1は、U/Dカウンタ21，22が▲▼パルスによっって
クリアされる場合の、カウント値のタイムチャートを示
している。カウンタ21，22は、時刻tE1でクリアされた
後、アンダーフローを生じてダウンカウントし、PWM信
号の立上りでアップカウントに転ずる。アップカウント
の途中で、ノイズによってPWM信号が立下ると、PWM信号
がロウレベルの期間はダウンカウントをしてノイズによ
る誤差を生ずるが、第５図のPWM信号復調回路のように
誤動作を生ずることはない。ノイズの期間が終ると、ア
ップカウントを再開し、PWM信号の立下りでカウンタ
21，22はダウンカウントし、次の▲▼パルスの立下
りエッジのタイミングでそのカウント値がラッチされ
る。第２図に示されているように、PWM信号のデューテ
ィサイクルが50％で、PWM信号のパルス幅に比較してひ
げの幅が非常に狭い場合には、ラッチされたデータDAは
ほぼ０である。
が50％で、ひげを含んでいる。▲▼パルスはPWM信
号と同一の周期であるが、位相は全く任意である。曲線
A1は、U/Dカウンタ21，22が▲▼パルスによっって
クリアされる場合の、カウント値のタイムチャートを示
している。カウンタ21，22は、時刻tE1でクリアされた
後、アンダーフローを生じてダウンカウントし、PWM信
号の立上りでアップカウントに転ずる。アップカウント
の途中で、ノイズによってPWM信号が立下ると、PWM信号
がロウレベルの期間はダウンカウントをしてノイズによ
る誤差を生ずるが、第５図のPWM信号復調回路のように
誤動作を生ずることはない。ノイズの期間が終ると、ア
ップカウントを再開し、PWM信号の立下りでカウンタ
21，22はダウンカウントし、次の▲▼パルスの立下
りエッジのタイミングでそのカウント値がラッチされ
る。第２図に示されているように、PWM信号のデューテ
ィサイクルが50％で、PWM信号のパルス幅に比較してひ
げの幅が非常に狭い場合には、ラッチされたデータDAは
ほぼ０である。
カウンタ21，22が▲▼パルスによって値DBにプリ
セットされる場合には、曲線A2に示されているように、
カウント値にDBのオフセットを生ずる。したがって、PW
M信号のデューティサイクルが50％の場合には、ラッチ
されるデータDAはオフセット値DBに等しい。このように
して、カウント値にバイアスを与え、０調整をすること
ができる。
セットされる場合には、曲線A2に示されているように、
カウント値にDBのオフセットを生ずる。したがって、PW
M信号のデューティサイクルが50％の場合には、ラッチ
されるデータDAはオフセット値DBに等しい。このように
して、カウント値にバイアスを与え、０調整をすること
ができる。
以上説明したように本発明は、PWM信号とは無関係
に、それと同一の周期のタイミング信号を生成し、該タ
イミング信号によってカウント内容のラッチおよびクリ
アまたはプリセットのタイミングを制御することによ
り、PWM信号に含まれるノイズによって誤動作が生ずる
ことを防止し、それによって耐ノイズ性の強いPWM信号
復調回路を提供することができる。
に、それと同一の周期のタイミング信号を生成し、該タ
イミング信号によってカウント内容のラッチおよびクリ
アまたはプリセットのタイミングを制御することによ
り、PWM信号に含まれるノイズによって誤動作が生ずる
ことを防止し、それによって耐ノイズ性の強いPWM信号
復調回路を提供することができる。
第１図は本発明のPWM信号復調回路の一実施例のブロッ
ク図、第２図は本実施例の動作を示すタイムチャート、
第３図はPWM信号復調回路の従来例のブロック図、第４
図は第３図のPWM信号復調回路の動作を示すタイムチャ
ート、第５図はPWM信号にひげが入っている場合の、第
３図のPWM信号復調回路の動作を示すタイムチャートで
ある。 １……タイミング回路、21，22……可逆カウンタ、３…
…ラッチ回路、41，42……カウンタ、５……▲▼パ
ルス、６……インバータ、７……反転▲▼パルス。
ク図、第２図は本実施例の動作を示すタイムチャート、
第３図はPWM信号復調回路の従来例のブロック図、第４
図は第３図のPWM信号復調回路の動作を示すタイムチャ
ート、第５図はPWM信号にひげが入っている場合の、第
３図のPWM信号復調回路の動作を示すタイムチャートで
ある。 １……タイミング回路、21，22……可逆カウンタ、３…
…ラッチ回路、41，42……カウンタ、５……▲▼パ
ルス、６……インバータ、７……反転▲▼パルス。
Claims (1)
- 【請求項１】パルス幅変調信号と同じ周期をもち任意の
位相をもつタイミングパルスを生成するタイミング回路
と、 パルス幅変調信号が第１または第２の論理レベルのと
き、それぞれアップカウントまたはダウンカウントし、
前記タイミングパルスの前方エッジの直後に所定値がセ
ットされる可逆カウンタと、 前記タイミングパルスの前方エッジで前記可逆カウンタ
の出力をラッチするラッチ回路を有する、 パルス幅変調信号復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304068A JP2726845B2 (ja) | 1988-12-02 | 1988-12-02 | パルス幅変調信号復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304068A JP2726845B2 (ja) | 1988-12-02 | 1988-12-02 | パルス幅変調信号復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151119A JPH02151119A (ja) | 1990-06-11 |
| JP2726845B2 true JP2726845B2 (ja) | 1998-03-11 |
Family
ID=17928645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63304068A Expired - Fee Related JP2726845B2 (ja) | 1988-12-02 | 1988-12-02 | パルス幅変調信号復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2726845B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02840U (ja) * | 1988-06-13 | 1990-01-05 |
-
1988
- 1988-12-02 JP JP63304068A patent/JP2726845B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02151119A (ja) | 1990-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |