JPH0634684A - 位相差デジタル変換回路 - Google Patents
位相差デジタル変換回路Info
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- JPH0634684A JPH0634684A JP18821792A JP18821792A JPH0634684A JP H0634684 A JPH0634684 A JP H0634684A JP 18821792 A JP18821792 A JP 18821792A JP 18821792 A JP18821792 A JP 18821792A JP H0634684 A JPH0634684 A JP H0634684A
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Abstract
(57)【要約】
【目的】 位相差信号の初期設定が可能で、位相の進
み、遅れがわかるデジタル位相差検出回路を提供する。 【構成】 位相進み信号Ｕ及び位相遅れ信号Ｄをそれぞ
れ出力する２つの出力端子を有した位相比較器１０と、
これらの信号Ｕ，Ｄをクロック信号ＵＣ，ＤＣに変換す
るクロック信号出力回路２０と、これらのクロック信号
ＵＣ，ＵＤをそれぞれＵＰ又はＤＯＷＮ入力端子から受
け取り、かつ端子Ｆより初期値を受け取って、位相差デ
ジタル信号を出力するアップダウンカウンタ３０とで構
成した。
み、遅れがわかるデジタル位相差検出回路を提供する。 【構成】 位相進み信号Ｕ及び位相遅れ信号Ｄをそれぞ
れ出力する２つの出力端子を有した位相比較器１０と、
これらの信号Ｕ，Ｄをクロック信号ＵＣ，ＤＣに変換す
るクロック信号出力回路２０と、これらのクロック信号
ＵＣ，ＵＤをそれぞれＵＰ又はＤＯＷＮ入力端子から受
け取り、かつ端子Ｆより初期値を受け取って、位相差デ
ジタル信号を出力するアップダウンカウンタ３０とで構
成した。
Description
【０００１】
【産業上の利用分野】この発明は位相差信号発生回路に
関し、詳しくは、基準信号と比較信号との位相差を検出
してコントロール信号を発生させるモータ制御装置など
に用いて好適である、位相差をデジタル量として出力す
る回路に関するものである。
関し、詳しくは、基準信号と比較信号との位相差を検出
してコントロール信号を発生させるモータ制御装置など
に用いて好適である、位相差をデジタル量として出力す
る回路に関するものである。
【０００２】
【従来の技術】従来の位相差デジタル変換回路として、
特開昭６０−１７６３２５号公報及び特開平２−１８５
１１２号公報に開示されるものがあった。これらの開示
された位相差デジタル変換回路は位相差の期間をクロッ
ク信号を出力し、これをカウンタでカウントすることに
より位相差をデジタル的に出力するものである。
特開昭６０−１７６３２５号公報及び特開平２−１８５
１１２号公報に開示されるものがあった。これらの開示
された位相差デジタル変換回路は位相差の期間をクロッ
ク信号を出力し、これをカウンタでカウントすることに
より位相差をデジタル的に出力するものである。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
位相差デジタル変換回路では位相進みが起こっているの
か又は位相遅れが起こっているのかを知ることが出来な
かった。また、位相進み又は位相遅れのカウント値をあ
らかじめ設定したいカウント値からカウントを始めるこ
とが出来なかった。
位相差デジタル変換回路では位相進みが起こっているの
か又は位相遅れが起こっているのかを知ることが出来な
かった。また、位相進み又は位相遅れのカウント値をあ
らかじめ設定したいカウント値からカウントを始めるこ
とが出来なかった。
【０００４】この発明の目的は、位相進み又は位相遅れ
のいづれが起こっているのかを知ることが出来、かつカ
ウント値の始点を任意に設定することが出来る位相差デ
ジタル変換回路を提供することにある。
のいづれが起こっているのかを知ることが出来、かつカ
ウント値の始点を任意に設定することが出来る位相差デ
ジタル変換回路を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、この発明によれば、基準信号及び比較信号を入力
し、この基準信号に対する前記比較信号の位相進みの期
間を表す信号を第１の出力端子に、位相遅れの期間を表
す信号を第２の出力端子に出力する位相比較器と、クロ
ック信号及び前記位相比較器の出力信号を入力し、前記
位相進みの期間、その第１出力端子に前記クロック信号
を出力し、前記位相遅れの期間、その第２出力端子に前
記クロック信号を出力するクロック信号出力回路と、こ
のクロック信号出力回路の一方の出力端子を第１入力端
子に、他方の出力端子を第２入力端子に接続し、さら
に、あらかじめ設定した設定値を入力する第３の入力端
子を有し、前記クロック信号出力回路から出力されるク
ロック信号をカウントして、あらかじめ設定した設定値
からカウントアップ又はカウントダウンして出力するア
ップダウンカウンタとを有し、このアップダウンカウン
タの出力を位相進み又は位相遅れの位相差デジタル信号
とすることを特徴とする位相差デジタル変換回路を提供
する。
め、この発明によれば、基準信号及び比較信号を入力
し、この基準信号に対する前記比較信号の位相進みの期
間を表す信号を第１の出力端子に、位相遅れの期間を表
す信号を第２の出力端子に出力する位相比較器と、クロ
ック信号及び前記位相比較器の出力信号を入力し、前記
位相進みの期間、その第１出力端子に前記クロック信号
を出力し、前記位相遅れの期間、その第２出力端子に前
記クロック信号を出力するクロック信号出力回路と、こ
のクロック信号出力回路の一方の出力端子を第１入力端
子に、他方の出力端子を第２入力端子に接続し、さら
に、あらかじめ設定した設定値を入力する第３の入力端
子を有し、前記クロック信号出力回路から出力されるク
ロック信号をカウントして、あらかじめ設定した設定値
からカウントアップ又はカウントダウンして出力するア
ップダウンカウンタとを有し、このアップダウンカウン
タの出力を位相進み又は位相遅れの位相差デジタル信号
とすることを特徴とする位相差デジタル変換回路を提供
する。
【０００６】
【作用】位相比較器は位相遅れ、位相進みを別々の出力
端子に出力するため、位相の進み、遅れをわかりやすく
するよう作用する。
端子に出力するため、位相の進み、遅れをわかりやすく
するよう作用する。
【０００７】また、クロック出力回路はアップダウンカ
ウンタへのカウント用クロック信号を供給する。さらに
アップダウンカウンタは初期値設定用入力端子を持って
いるため、デジタル位相差信号の初期値を設定するよう
作用する。
ウンタへのカウント用クロック信号を供給する。さらに
アップダウンカウンタは初期値設定用入力端子を持って
いるため、デジタル位相差信号の初期値を設定するよう
作用する。
【０００８】
【実施例】図１はこの発明の実施例を示す図であり、以
下この図を参照しつつこの発明の実施例を説明する。
下この図を参照しつつこの発明の実施例を説明する。
【０００９】この発明の実施例である位相差デジタル変
換回路は位相比較器１０、クロック信号出力回路２０、
多ビットリロード付きアップダウンカウンタ３０及びデ
ータラッチ回路４０とから構成される。なお、データラ
ッチ４０がなくてもこの発明の目的は達成出来る。
換回路は位相比較器１０、クロック信号出力回路２０、
多ビットリロード付きアップダウンカウンタ３０及びデ
ータラッチ回路４０とから構成される。なお、データラ
ッチ４０がなくてもこの発明の目的は達成出来る。
【００１０】さて、位相比較器１０は２つの入力をも
ち、１つには基準信号ＦＳが、他の１つには比較信号Ｆ
Ｇが入力される。位相比較器は基準信号ＦＳに対し比較
信号ＦＧが遅れているか進んでいるかを判断し、遅れて
いる場合はその位相遅れの期間を表す位相遅れ信号Ｕを
第１の出力に、進んでいる場合には位相進みの期間を表
す位相進み信号Ｄを第２の出力に出力する。
ち、１つには基準信号ＦＳが、他の１つには比較信号Ｆ
Ｇが入力される。位相比較器は基準信号ＦＳに対し比較
信号ＦＧが遅れているか進んでいるかを判断し、遅れて
いる場合はその位相遅れの期間を表す位相遅れ信号Ｕを
第１の出力に、進んでいる場合には位相進みの期間を表
す位相進み信号Ｄを第２の出力に出力する。
【００１１】クロック信号出力回路は第１及び第２のＡ
ＮＤゲート２１，２３から構成される。第１のＡＮＤゲ
ート２１の第１入力には位相遅れ信号Ｕが、第２入力に
はカウンタクロックＣＫが入力される。第２のＡＮＤゲ
ート２３の第１の入力には位相進み信号Ｄが、第２入力
にはカウンタクロックＣＫが入力される。第１のＡＮＤ
ゲート２１は位相遅れ信号ＵとカウンタクロックＣＫの
ＡＮＤをとり位相遅れクロック信号ＵＣを、第２のＡＮ
Ｄゲート２３は位相進み信号ＤとカウンタクロックＣＫ
のＡＮＤをとり位相進みクロック信号ＤＣを出力する。
ＮＤゲート２１，２３から構成される。第１のＡＮＤゲ
ート２１の第１入力には位相遅れ信号Ｕが、第２入力に
はカウンタクロックＣＫが入力される。第２のＡＮＤゲ
ート２３の第１の入力には位相進み信号Ｄが、第２入力
にはカウンタクロックＣＫが入力される。第１のＡＮＤ
ゲート２１は位相遅れ信号ＵとカウンタクロックＣＫの
ＡＮＤをとり位相遅れクロック信号ＵＣを、第２のＡＮ
Ｄゲート２３は位相進み信号ＤとカウンタクロックＣＫ
のＡＮＤをとり位相進みクロック信号ＤＣを出力する。
【００１２】アップダウンカウンタ３０はそのＵＰ入力
端子に位相遅れクロック信号ＵＣを、そのＤＯＷＮ入力
端子に位相進みクロック信号ＤＣが入力される。位相遅
れクロック信号ＵＣ又は位相進みクロック信号ＤＣのク
ロックをカウントしてカウント値を出力する。このカウ
ント値が位相進み又は位相遅れのデジタル値、即ち位相
差デジタル信号ということである。なお、このカウンタ
３０は信号Ｌによって初期値が設定される。
端子に位相遅れクロック信号ＵＣを、そのＤＯＷＮ入力
端子に位相進みクロック信号ＤＣが入力される。位相遅
れクロック信号ＵＣ又は位相進みクロック信号ＤＣのク
ロックをカウントしてカウント値を出力する。このカウ
ント値が位相進み又は位相遅れのデジタル値、即ち位相
差デジタル信号ということである。なお、このカウンタ
３０は信号Ｌによって初期値が設定される。
【００１３】なおデータラッチ４０は、アップダウンカ
ウンタの出力を一時的にラッチし、位相差デジタル信号
をデータロード信号Ｇに応答して出力する。
ウンタの出力を一時的にラッチし、位相差デジタル信号
をデータロード信号Ｇに応答して出力する。
【００１４】次に、この位相差デジタル変換回路の動作
を（１）位相遅れが起こった場合及び（２）位相進みが
起こった場合の２つに分けて説明する。
を（１）位相遅れが起こった場合及び（２）位相進みが
起こった場合の２つに分けて説明する。
【００１５】（１）位相遅れが起こった場合 図２は図１の回路において位相遅れを検出した場合のタ
イミングチャートである。
イミングチャートである。
【００１６】基準信号ＦＳに対して比較信号ＦＧは遅れ
ており、位相比較器１０はこれら信号ＦＳ，ＦＧを入力
して、その遅れを位相遅れ信号Ｕとして位相比較器１０
の第１の端子から出力する。この位相遅れ信号Ｕはクロ
ック信号出力回路２０でカウンタクロックＣＫとＡＮＤ
されて位相遅れクロック信号ＵＣとして出力される。ア
ップダウンカウンタ３０はＵＰ入力端子に位相遅れクロ
ック信号ＵＣを入力する。この時ＤＯＷＮ入力端子ＤＯ
ＷＮに入力される位相進みクロック信号ＤＣは“Ｌ”レ
ベルである。位相遅れ信号Ｕの立上り前に初期値設定信
号Ｌが第３入力端子Ｆに入力され、カウントの初期値が
定まり、この値から位相遅れクロック信号ＵＣのパルス
数分だけアップダウンカウンタ３０がカウントアップす
る。位相遅れ信号Ｕの立下り後にデータラッチ４０の入
力端子ＩＮにデータロード信号Ｇが入力され、データラ
ッチ４０はカウントアップ結果をラッチする。この後図
示していないがデータラッチ４０はこのカウント結果を
外部回路へ出力する。
ており、位相比較器１０はこれら信号ＦＳ，ＦＧを入力
して、その遅れを位相遅れ信号Ｕとして位相比較器１０
の第１の端子から出力する。この位相遅れ信号Ｕはクロ
ック信号出力回路２０でカウンタクロックＣＫとＡＮＤ
されて位相遅れクロック信号ＵＣとして出力される。ア
ップダウンカウンタ３０はＵＰ入力端子に位相遅れクロ
ック信号ＵＣを入力する。この時ＤＯＷＮ入力端子ＤＯ
ＷＮに入力される位相進みクロック信号ＤＣは“Ｌ”レ
ベルである。位相遅れ信号Ｕの立上り前に初期値設定信
号Ｌが第３入力端子Ｆに入力され、カウントの初期値が
定まり、この値から位相遅れクロック信号ＵＣのパルス
数分だけアップダウンカウンタ３０がカウントアップす
る。位相遅れ信号Ｕの立下り後にデータラッチ４０の入
力端子ＩＮにデータロード信号Ｇが入力され、データラ
ッチ４０はカウントアップ結果をラッチする。この後図
示していないがデータラッチ４０はこのカウント結果を
外部回路へ出力する。
【００１７】（２）位相進みが起こった場合 図３は図１の回路において位相進みを検出した場合のタ
イミングチャートである。
イミングチャートである。
【００１８】基準信号ＦＳに対して比較信号ＦＧは進ん
でいる。これらの信号ＦＳ，ＦＧは位相比較器１０に入
力される。位相比較器は入力された信号を比較し、この
場合位相進み信号Ｄを第２の端子から出力する。この位
相進み信号ＤとカウンタクロックＣＫとはクロック信号
出力回路でＡＮＤがとられ、位相進みクロック信号ＤＣ
が出力される。この時位相遅れクロック信号ＵＣは
“Ｌ”レベルである。位相進み信号Ｄの立上り前に初期
値設定信号Ｌがアップダウンカウンタ３０の第３入力端
子Ｆに入力される。さらにアップダウンカウンタ３０の
ＵＰ入力端子ＵＰには“Ｌ”レベルの信号（位相遅れク
ロック信号ＵＣ）が、ＤＯＷＮ入力端子ＤＯＷＮには位
相進みクロック信号ＤＣが入力される。アップダウンカ
ウンタ３０は初期値より始まって位相進みクロック信号
ＤＣのパルス数だけカウントダウンする。位相進み信号
Ｄの立下り後にデータラッチ４０の入力端子ＩＮにデー
タロード信号Ｇが入力され、データラッチ４０はアップ
ダウンカウンタ３０のカウントダウン結果をラッチす
る。この後図示していないがデータラッチ４０はカウン
ト結果を外部回路へ出力する。
でいる。これらの信号ＦＳ，ＦＧは位相比較器１０に入
力される。位相比較器は入力された信号を比較し、この
場合位相進み信号Ｄを第２の端子から出力する。この位
相進み信号ＤとカウンタクロックＣＫとはクロック信号
出力回路でＡＮＤがとられ、位相進みクロック信号ＤＣ
が出力される。この時位相遅れクロック信号ＵＣは
“Ｌ”レベルである。位相進み信号Ｄの立上り前に初期
値設定信号Ｌがアップダウンカウンタ３０の第３入力端
子Ｆに入力される。さらにアップダウンカウンタ３０の
ＵＰ入力端子ＵＰには“Ｌ”レベルの信号（位相遅れク
ロック信号ＵＣ）が、ＤＯＷＮ入力端子ＤＯＷＮには位
相進みクロック信号ＤＣが入力される。アップダウンカ
ウンタ３０は初期値より始まって位相進みクロック信号
ＤＣのパルス数だけカウントダウンする。位相進み信号
Ｄの立下り後にデータラッチ４０の入力端子ＩＮにデー
タロード信号Ｇが入力され、データラッチ４０はアップ
ダウンカウンタ３０のカウントダウン結果をラッチす
る。この後図示していないがデータラッチ４０はカウン
ト結果を外部回路へ出力する。
【００１９】さて、ここでアップダウンカウンタ３０に
ついてより詳細に説明する。図４はアップダウンカウン
タ３０を示す回路図であり、以下この図を参照しつつ説
明する。
ついてより詳細に説明する。図４はアップダウンカウン
タ３０を示す回路図であり、以下この図を参照しつつ説
明する。
【００２０】アップダウンカウンタ３０はリロード付フ
リップフロップ（以下Ｒ−ＦＦという）４１１〜４１８
を有している。このリロード付ＦＦは図５において詳し
く説明するため、ここでは説明を省略する。入力端子Ｄ
０〜Ｄ７は初期値を設定するためのデータ入力端子で、
Ｒ−ＦＦ４０１〜４０８の第１入力端子ＢＤ、及びイン
バータ４０１〜４０８を介して第２入力端子ＢＤＢに接
続される。端子ＦはＲ−ＦＦ４０１〜４０８の第３入力
端子Ｇに接続される。端子Ｆ及び入力端子Ｄ０〜Ｄ８に
は初期値設定信号Ｌが与えられる。なお、図２及び図３
に示す信号Ｌは端子Ｆに入るもののみを示しているが、
入力端子Ｄ０〜Ｄ７に入力される信号も含めて初期値設
定信号Ｌとして説明してある。
リップフロップ（以下Ｒ−ＦＦという）４１１〜４１８
を有している。このリロード付ＦＦは図５において詳し
く説明するため、ここでは説明を省略する。入力端子Ｄ
０〜Ｄ７は初期値を設定するためのデータ入力端子で、
Ｒ−ＦＦ４０１〜４０８の第１入力端子ＢＤ、及びイン
バータ４０１〜４０８を介して第２入力端子ＢＤＢに接
続される。端子ＦはＲ−ＦＦ４０１〜４０８の第３入力
端子Ｇに接続される。端子Ｆ及び入力端子Ｄ０〜Ｄ８に
は初期値設定信号Ｌが与えられる。なお、図２及び図３
に示す信号Ｌは端子Ｆに入るもののみを示しているが、
入力端子Ｄ０〜Ｄ７に入力される信号も含めて初期値設
定信号Ｌとして説明してある。
【００２１】ＵＰ入力端子ＵＰ及びＤＯＷＮ入力端子Ｄ
ＯＷＮはＯＲ回路４３０の入力端子に接続されると共
に、それぞれＡＮＤ回路４６１〜４６７及びＡＮＤ回路
４５１〜４５７の第１入力端子に接続されている。さら
にＵＰ入力端子ＵＰはＡＮＤ回路４８１の入力に、ＤＯ
ＷＮ入力端子ＤＯＷＮはインバータ４５０を介してＡＮ
Ｄ回路４９１の反転入力に接続される。
ＯＷＮはＯＲ回路４３０の入力端子に接続されると共
に、それぞれＡＮＤ回路４６１〜４６７及びＡＮＤ回路
４５１〜４５７の第１入力端子に接続されている。さら
にＵＰ入力端子ＵＰはＡＮＤ回路４８１の入力に、ＤＯ
ＷＮ入力端子ＤＯＷＮはインバータ４５０を介してＡＮ
Ｄ回路４９１の反転入力に接続される。
【００２２】ＯＲ回路４３０の出力はＲ−ＦＦ４１１の
逆相クロック入力端子ＣＫＢに接続されると共にインバ
ータ４２１を介してＲ−ＦＦ４１１のクロック入力端子
ＣＫに接続される。Ｒ−ＦＦ４１１の出力端子ＱはＡＮ
Ｄ回路４４１の第１入力端子、ＡＮＤ回路４６１の第２
入力端子、出力端子Ｑ０、ＡＮＤ回路４８１の入力端子
及びＡＮＤ回路４９１の反転入力端子に接続される。Ｒ
−ＦＦ４１１の反転出力端子ＱＢはＲ−ＦＦ４１１のデ
ータ入力端子Ｄに接続されると共に、ＡＮＤ回路４３１
の第１入力端子、ＡＮＤ回路４５１の第２入力端子に接
続される。
逆相クロック入力端子ＣＫＢに接続されると共にインバ
ータ４２１を介してＲ−ＦＦ４１１のクロック入力端子
ＣＫに接続される。Ｒ−ＦＦ４１１の出力端子ＱはＡＮ
Ｄ回路４４１の第１入力端子、ＡＮＤ回路４６１の第２
入力端子、出力端子Ｑ０、ＡＮＤ回路４８１の入力端子
及びＡＮＤ回路４９１の反転入力端子に接続される。Ｒ
−ＦＦ４１１の反転出力端子ＱＢはＲ−ＦＦ４１１のデ
ータ入力端子Ｄに接続されると共に、ＡＮＤ回路４３１
の第１入力端子、ＡＮＤ回路４５１の第２入力端子に接
続される。
【００２３】ＡＮＤ回路４５１，４６１の出力端子はＮ
ＯＲ回路４７１の入力端子に接続される。ＮＯＲ回路４
７１の出力はＲ−ＦＦ４１２のクロック入力端子ＣＫに
接続されると共にインバータ４２２を介して反転クロッ
ク入力端子ＣＫＢに接続される。
ＯＲ回路４７１の入力端子に接続される。ＮＯＲ回路４
７１の出力はＲ−ＦＦ４１２のクロック入力端子ＣＫに
接続されると共にインバータ４２２を介して反転クロッ
ク入力端子ＣＫＢに接続される。
【００２４】Ｒ−ＦＦ４１２の出力端子ＱはＡＮＤ回路
４１１の第２入力及び出力端子Ｑ１、ＡＮＤ回路４８１
の入力端子並びにＡＮＤ回路４９１の反転入力端子に接
続される。Ｒ−ＦＦ４１２の反転出力端子ＢＱはそのデ
ータ入力端子Ｄに接続されると共にＡＮＤ回路４３１の
第２入力に接続される。
４１１の第２入力及び出力端子Ｑ１、ＡＮＤ回路４８１
の入力端子並びにＡＮＤ回路４９１の反転入力端子に接
続される。Ｒ−ＦＦ４１２の反転出力端子ＢＱはそのデ
ータ入力端子Ｄに接続されると共にＡＮＤ回路４３１の
第２入力に接続される。
【００２５】ＡＮＤ回路４３１，４４１の出力はそれぞ
れＡＮＤ回路４５２，４６２の第１入力に接続されると
共に、ＡＮＤ回路４３２，４４２の第１入力に接続され
る。
れＡＮＤ回路４５２，４６２の第１入力に接続されると
共に、ＡＮＤ回路４３２，４４２の第１入力に接続され
る。
【００２６】以降各Ｒ−ＦＦ４１３，４１４，４１５，
４１６，４１７については同様の接続関係のため、その
説明を省略し、最終段のＲ−ＦＦ４１８の接続関係を説
明する。Ｒ−ＦＦ４１８の出力端子Ｑは出力端子Ｑ７、
ＡＮＤ回路４８１の入力端子及びＡＮＤ回路４９１の反
転入力端子に接続される。Ｒ−ＦＦ４１８の反転出力端
子ＱＢは、そのデータ入力端子Ｄに接続される。
４１６，４１７については同様の接続関係のため、その
説明を省略し、最終段のＲ−ＦＦ４１８の接続関係を説
明する。Ｒ−ＦＦ４１８の出力端子Ｑは出力端子Ｑ７、
ＡＮＤ回路４８１の入力端子及びＡＮＤ回路４９１の反
転入力端子に接続される。Ｒ−ＦＦ４１８の反転出力端
子ＱＢは、そのデータ入力端子Ｄに接続される。
【００２７】さてここで、Ｒ−ＦＦ４１１〜４１８につ
いて詳細に説明する。
いて詳細に説明する。
【００２８】図５はこの実施例で用いているリロード付
フリップフロップ（Ｒ−ＦＦ）を示す回路図である。
フリップフロップ（Ｒ−ＦＦ）を示す回路図である。
【００２９】Ｒ−ＦＦ５００はＳ／Ｒ付ＦＦ５０１，Ｆ
Ｆ５０３及びＡＮＤ回路５０５，５０７とから構成され
る。Ｒ−ＦＦ５００の第１入力端子ＢＤと第３入力端子
ＧはＡＮＤ回路５０５に入力され、その出力はＦＦ５０
１のＳ端子に接続される。Ｒ−ＦＦ５００データ入力端
子ＤはＦＦ５０１のデータ入力端子Ｄに接続される。Ｒ
−ＦＦ５００のクロック入力端子ＣＫはＦＦ５０１の反
転第１入力端子ＧＢに接続されると共にＦＦ５０３の第
１入力端子Ｇに、Ｒ−ＦＦ５００の反転クロック入力端
子ＣＫＢは第１入力端子Ｇに接続されると共にＦＦ５０
３の反転第１入力端子ＧＢに接続される。Ｒ−ＦＦ５０
０の第２入力端子ＢＤＢは第３入力端子Ｇと共にＡＮＤ
回路５０７に入力され、その出力はＦＦ５０１のＲ端子
に接続される。ＦＦ５０１の反転出力端子ＱＢはＦＦ５
０３のデータ入力端子Ｄに接続される。ＦＦ５０３の出
力端子Ｑ、反転出力端子ＱＢはそれぞれＲ−ＦＦ５００
の反転出力端子ＱＢ、出力端子Ｑへ接続されている。
Ｆ５０３及びＡＮＤ回路５０５，５０７とから構成され
る。Ｒ−ＦＦ５００の第１入力端子ＢＤと第３入力端子
ＧはＡＮＤ回路５０５に入力され、その出力はＦＦ５０
１のＳ端子に接続される。Ｒ−ＦＦ５００データ入力端
子ＤはＦＦ５０１のデータ入力端子Ｄに接続される。Ｒ
−ＦＦ５００のクロック入力端子ＣＫはＦＦ５０１の反
転第１入力端子ＧＢに接続されると共にＦＦ５０３の第
１入力端子Ｇに、Ｒ−ＦＦ５００の反転クロック入力端
子ＣＫＢは第１入力端子Ｇに接続されると共にＦＦ５０
３の反転第１入力端子ＧＢに接続される。Ｒ−ＦＦ５０
０の第２入力端子ＢＤＢは第３入力端子Ｇと共にＡＮＤ
回路５０７に入力され、その出力はＦＦ５０１のＲ端子
に接続される。ＦＦ５０１の反転出力端子ＱＢはＦＦ５
０３のデータ入力端子Ｄに接続される。ＦＦ５０３の出
力端子Ｑ、反転出力端子ＱＢはそれぞれＲ−ＦＦ５００
の反転出力端子ＱＢ、出力端子Ｑへ接続されている。
【００３０】次に、このアップダウンカウンタ３０の動
作について説明する。
作について説明する。
【００３１】データ入力端子Ｄ０〜Ｄ７にはあらかじめ
設定した値（データ）を入力する。端子Ｆは“Ｈ”レベ
ルの信号が入力されると、各Ｒ−ＦＦ４１１，４１２，
…，４１８にデータがリロードされる。この後、端子Ｆ
に与える信号を“Ｌ”レベルにして、ＵＰ入力端子ＵＰ
にアップカウントクロックを供給すると共に、ＤＯＷＮ
入力端子ＤＯＷＮに“Ｌ”レベルの信号を与える。これ
によりアップダウンカウンタ３０はアップカウントクロ
ックの立上りでアップカウントを始める。なお、ダウン
カウントを行ないたい時はＤＯＷＮ入力端子ＤＯＷＮに
ダウンカウントクロックを入力し、ＵＰ入力端子ＵＰに
“Ｌ”レベルの信号を入力すればよい。
設定した値（データ）を入力する。端子Ｆは“Ｈ”レベ
ルの信号が入力されると、各Ｒ−ＦＦ４１１，４１２，
…，４１８にデータがリロードされる。この後、端子Ｆ
に与える信号を“Ｌ”レベルにして、ＵＰ入力端子ＵＰ
にアップカウントクロックを供給すると共に、ＤＯＷＮ
入力端子ＤＯＷＮに“Ｌ”レベルの信号を与える。これ
によりアップダウンカウンタ３０はアップカウントクロ
ックの立上りでアップカウントを始める。なお、ダウン
カウントを行ないたい時はＤＯＷＮ入力端子ＤＯＷＮに
ダウンカウントクロックを入力し、ＵＰ入力端子ＵＰに
“Ｌ”レベルの信号を入力すればよい。
【００３２】さて、アップダウンカウンタ３０のカウン
タ結果は出力端子Ｑ０〜Ｑ７に出力される。この時、桁
上げが生じた場合はキャリー出力端子ＣＹ（ＡＮＤ回路
４８１の出力端子）から“Ｈ”レベル信号が出力され、
桁借りが生じた場合はボロー出力端子ＢＲ（ＡＮＤ回路
４９１の出力端子）から“Ｈ”レベル信号が出力され
る。
タ結果は出力端子Ｑ０〜Ｑ７に出力される。この時、桁
上げが生じた場合はキャリー出力端子ＣＹ（ＡＮＤ回路
４８１の出力端子）から“Ｈ”レベル信号が出力され、
桁借りが生じた場合はボロー出力端子ＢＲ（ＡＮＤ回路
４９１の出力端子）から“Ｈ”レベル信号が出力され
る。
【００３３】アップダウンカウンタ３０の出力端子Ｑ０
〜Ｑ７は図１に示すようにデータラッチ４０に接続され
る。
〜Ｑ７は図１に示すようにデータラッチ４０に接続され
る。
【００３４】図６はデータラッチ４０の詳細を示す回路
図であり、以下この図を参照しつつデータラッチ４０を
説明する。データラッチ４０は８つのＦＦ６０１〜６１
５から構成される。各ＦＦ６０１〜６１５の第１入力端
子Ｇは共通にデータラッチ４０の入力端子ＩＮに接続さ
れる。各ＦＦ６０１〜６１５のデータ入力端子Ｄはそれ
ぞれアップダウンカウンタ３０の出力端子Ｑ０〜Ｑ７に
接続される。また、各ＦＦ６０１〜６１５の出力端子Ｑ
はそれぞれ出力端子Ｑ１０〜Ｑ１７に接続される。これ
らの出力端子Ｑ１０〜Ｑ１７からカウント出力が出力さ
れる。
図であり、以下この図を参照しつつデータラッチ４０を
説明する。データラッチ４０は８つのＦＦ６０１〜６１
５から構成される。各ＦＦ６０１〜６１５の第１入力端
子Ｇは共通にデータラッチ４０の入力端子ＩＮに接続さ
れる。各ＦＦ６０１〜６１５のデータ入力端子Ｄはそれ
ぞれアップダウンカウンタ３０の出力端子Ｑ０〜Ｑ７に
接続される。また、各ＦＦ６０１〜６１５の出力端子Ｑ
はそれぞれ出力端子Ｑ１０〜Ｑ１７に接続される。これ
らの出力端子Ｑ１０〜Ｑ１７からカウント出力が出力さ
れる。
【００３５】
【発明の効果】以上、詳細に説明したように、この発明
によれば位相比較器が位相進みか位相遅れかを異なる端
子に出力し、これをクロック信号として初期設定可能な
アップダウンカウンタに入力して、このカウンタの出力
を位相差信号として出力するため、位相差が度合のみで
なく位相進みなのか位相遅れなのかが確認出来る。ま
た、初期設定が可能なため、様々な応用が可能となる。
によれば位相比較器が位相進みか位相遅れかを異なる端
子に出力し、これをクロック信号として初期設定可能な
アップダウンカウンタに入力して、このカウンタの出力
を位相差信号として出力するため、位相差が度合のみで
なく位相進みなのか位相遅れなのかが確認出来る。ま
た、初期設定が可能なため、様々な応用が可能となる。
【図１】この発明の概要を示すブロック図。
【図２】図１の回路のタイムチャート。
【図３】図１の回路の他のタイムチャート。
【図４】アップダウンカウンタの回路図。
【図５】リロード付フリップフロップの回路図。
【図６】データラッチの回路図。
１０ 位相比較器 ２０ クロック信号出力回路 ３０ アップダウンカウンタ ４０ データラッチ
Claims (1)
- 【請求項１】 基準信号及び比較信号を入力し、この基
準信号に対する前記比較信号の位相進みの期間を表す信
号を第１の出力端子に、位相遅れの期間を表す信号を第
２の出力端子に出力する位相比較器と、 クロック信号及び前記位相比較器の出力信号を入力し、
前記位相進みの期間、その第１出力端子に前記クロック
信号を出力し、前記位相遅れの期間、その第２出力端子
に前記クロック信号を出力するクロック信号出力回路
と、 このクロック信号出力回路の一方の出力端子を第１入力
端子に、他方の出力端子を第２入力端子に接続し、さら
に、あらかじめ設定した設定値を入力する第３の入力端
子を有し、前記クロック信号出力回路から出力されるク
ロック信号をカウントして、あらかじめ設定した設定値
からカウントアップ又はカウントダウンして出力するア
ップダウンカウンタとを有し、このアップダウンカウン
タの出力を位相進み又は位相遅れの位相差デジタル信号
とすることを特徴とする位相差デジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18821792A JPH0634684A (ja) | 1992-07-15 | 1992-07-15 | 位相差デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18821792A JPH0634684A (ja) | 1992-07-15 | 1992-07-15 | 位相差デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0634684A true JPH0634684A (ja) | 1994-02-10 |
Family
ID=16219822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18821792A Pending JPH0634684A (ja) | 1992-07-15 | 1992-07-15 | 位相差デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634684A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6126759A (en) * | 1996-02-08 | 2000-10-03 | Nkk Corporation | Steel sheet for 2-piece battery can having excellent formability, anti secondary work embrittlement and corrosion resistance |
| JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
| KR100640562B1 (ko) * | 1999-11-10 | 2006-10-31 | 삼성전자주식회사 | 램버스 디램에서 디지털 위상 검출기 |
| JP2009282047A (ja) * | 2009-09-01 | 2009-12-03 | Mitsubishi Electric Corp | 位相差検出回路および傾斜角度測定装置 |
| JP2010226303A (ja) * | 2009-03-23 | 2010-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 位相比較装置 |
-
1992
- 1992-07-15 JP JP18821792A patent/JPH0634684A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6126759A (en) * | 1996-02-08 | 2000-10-03 | Nkk Corporation | Steel sheet for 2-piece battery can having excellent formability, anti secondary work embrittlement and corrosion resistance |
| KR100640562B1 (ko) * | 1999-11-10 | 2006-10-31 | 삼성전자주식회사 | 램버스 디램에서 디지털 위상 검출기 |
| JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
| JP2010226303A (ja) * | 2009-03-23 | 2010-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 位相比較装置 |
| JP2009282047A (ja) * | 2009-09-01 | 2009-12-03 | Mitsubishi Electric Corp | 位相差検出回路および傾斜角度測定装置 |
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