JP2819127B2 - 位相測定回路 - Google Patents
位相測定回路Info
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- JP2819127B2 JP2819127B2 JP1021888A JP1021888A JP2819127B2 JP 2819127 B2 JP2819127 B2 JP 2819127B2 JP 1021888 A JP1021888 A JP 1021888A JP 1021888 A JP1021888 A JP 1021888A JP 2819127 B2 JP2819127 B2 JP 2819127B2
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- phase
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- reference clock
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ジッタ成分の多いシリアルデータの位相の
進み遅れを測定する位相測定回路に関するものである。
進み遅れを測定する位相測定回路に関するものである。
シリアルデータを例えば磁気テープレコーダに記録し
て再生した場合、モータの回転変動によって再生したシ
リアルデータには多くのジッタ成分が含まれる。
て再生した場合、モータの回転変動によって再生したシ
リアルデータには多くのジッタ成分が含まれる。
従来、このようにジッタ成分の多いシリアルデータの
位相の進み遅れは、シンクロスコープ等の測定器によっ
て測定されている。
位相の進み遅れは、シンクロスコープ等の測定器によっ
て測定されている。
ところが、シンクロスコープ等の測定器によって位相
の進み遅れを測定する場合、ジッタ成分が多いために位
相の進み量または遅れ量を判定することが非常に困難で
あるという問題がある。また、測定する進み遅れは特定
の１ビットに注目しているため、平均的な進み遅れが分
らないという問題がある。
の進み遅れを測定する場合、ジッタ成分が多いために位
相の進み量または遅れ量を判定することが非常に困難で
あるという問題がある。また、測定する進み遅れは特定
の１ビットに注目しているため、平均的な進み遅れが分
らないという問題がある。
本発明の目的は、ジッタ成分の多いシリアルデータの
位相の進み遅れの平均値を簡単に測定することができる
位相測定回路を提供することにある。
位相の進み遅れの平均値を簡単に測定することができる
位相測定回路を提供することにある。
上記目的を達成するため本発明は、 シリアルデータの極性変換点を検出するエッジ検出回
路と、 位相測定用の基準クロック信号を生成する基準クロッ
ク生成回路と、 前記基準クロック信号に対する前記極性変換点の位相
の進み量および前記基準クロック信号の1/2周期のパル
ス幅から位相の遅れ量を差し引いた量に対応した時間だ
け開状態となり、所定周波数の原発振クロック信号を通
過させる第１のゲートと、 前記基準クロック信号に対して前記極性変換点の位相
が遅れたとき、前記基準クロック信号の1/2周期のパル
ス幅の時間だけ開状態となり、前記原発振クロック信号
を通過させる第２のゲートと、 前記第１のゲートから出力される原発振クロック信号
をダウンカウントし、前記第２のゲートから出力される
原発振クロック信号をアップカウントするアップダウン
カウンタと、 前記極性変換点の数をカウントするカウンタと、 前記カウンタのカウント値により前記アップダウンカ
ウンタのカウント値を除算し、その商を前記シリアルデ
ータの位相の進み遅れの平均値として出力する除算回路
と を具備することを特徴とする。
路と、 位相測定用の基準クロック信号を生成する基準クロッ
ク生成回路と、 前記基準クロック信号に対する前記極性変換点の位相
の進み量および前記基準クロック信号の1/2周期のパル
ス幅から位相の遅れ量を差し引いた量に対応した時間だ
け開状態となり、所定周波数の原発振クロック信号を通
過させる第１のゲートと、 前記基準クロック信号に対して前記極性変換点の位相
が遅れたとき、前記基準クロック信号の1/2周期のパル
ス幅の時間だけ開状態となり、前記原発振クロック信号
を通過させる第２のゲートと、 前記第１のゲートから出力される原発振クロック信号
をダウンカウントし、前記第２のゲートから出力される
原発振クロック信号をアップカウントするアップダウン
カウンタと、 前記極性変換点の数をカウントするカウンタと、 前記カウンタのカウント値により前記アップダウンカ
ウンタのカウント値を除算し、その商を前記シリアルデ
ータの位相の進み遅れの平均値として出力する除算回路
と を具備することを特徴とする。
シリアルデータはその極性変換点がエッジ検出回路に
よって検出される。検出された極性変換点は基準クロッ
ク信号との位相が比較され、その比較結果は基準クロッ
ク信号に対する位相の進み量および基準クロック信号の
1/2周期のパルス幅から位相の遅れ量を差し引いた量に
対応した数の原発振クロック信号として第１のゲートか
ら出力され、また、基準クロック信号の1/2周期のパル
ス幅の時間に対応した数の原発振クロック信号として第
２のゲートから出力される。アップダウンカウンタは第
１のゲートから出力される原発振クロック信号をダウン
カウント、第２のゲートから出力される原発振クロック
信号をアップカウントする。これによって、アップダウ
ンカウンタにはシリアルデータの基準クロック信号に対
する位相ずれの積算値が得られる。
よって検出される。検出された極性変換点は基準クロッ
ク信号との位相が比較され、その比較結果は基準クロッ
ク信号に対する位相の進み量および基準クロック信号の
1/2周期のパルス幅から位相の遅れ量を差し引いた量に
対応した数の原発振クロック信号として第１のゲートか
ら出力され、また、基準クロック信号の1/2周期のパル
ス幅の時間に対応した数の原発振クロック信号として第
２のゲートから出力される。アップダウンカウンタは第
１のゲートから出力される原発振クロック信号をダウン
カウント、第２のゲートから出力される原発振クロック
信号をアップカウントする。これによって、アップダウ
ンカウンタにはシリアルデータの基準クロック信号に対
する位相ずれの積算値が得られる。
従って、この積算値を極性変換点の数によって割り算
することにより、シリアルデータの位相の進み遅れの平
均値が得られる。
することにより、シリアルデータの位相の進み遅れの平
均値が得られる。
第１図は本発明の一実施例を示す回路図であり、周波
数fHZのシリアルデータSDはＤ型フリップフロップ１に
入力され、256fHZの原発振クロック信号φをインバータ
２によって反転した信号φ１の立上がりに同期したタイ
ミングで取込まれる。これによって、Ｄ型フリップフロ
ップ１のセット出力ＱはシリアルデータSDの“1",“0"
の変化に対応した変化を繰返すようになるが、このセッ
ト出力Ｑはエッジ検出回路３に入力される。エッジ検出
回路３はフリップフロップ１のセット出力Ｑによってシ
リアルデータSDの極性変換点、すなわち“1"から“0"お
よび“0"から“1"への変換点を検出し、この検出タイミ
ングで幅の狭いエッジ検出パルスEPを出力する。第２図
（ａ）にシリアルデータSD、同図（ｂ）にエッジ検出パ
ルスEPの波形を示している。
数fHZのシリアルデータSDはＤ型フリップフロップ１に
入力され、256fHZの原発振クロック信号φをインバータ
２によって反転した信号φ１の立上がりに同期したタイ
ミングで取込まれる。これによって、Ｄ型フリップフロ
ップ１のセット出力ＱはシリアルデータSDの“1",“0"
の変化に対応した変化を繰返すようになるが、このセッ
ト出力Ｑはエッジ検出回路３に入力される。エッジ検出
回路３はフリップフロップ１のセット出力Ｑによってシ
リアルデータSDの極性変換点、すなわち“1"から“0"お
よび“0"から“1"への変換点を検出し、この検出タイミ
ングで幅の狭いエッジ検出パルスEPを出力する。第２図
（ａ）にシリアルデータSD、同図（ｂ）にエッジ検出パ
ルスEPの波形を示している。
エッジ検出パルスEPはナンドゲート４を介してカウン
タ５に入力されてその数がカウントされる。また、エッ
ジ検出パルスEPはＤ型フリップフロップ6,7のクロック
入力端子（CK）に入力される。このフリップフロップ6,
7はデータ入力端子（Ｄ）が常に“1"レベルに設定され
ており、またアンドゲート8,9からリセット入力端子
（Ｒ）に入力されるリセット解除信号RR1,RR2が“0"の
時にはリセット状態、“1"の時にはリセット解除状態に
制御されるようになっている。従って、フリップフロッ
プ6,7はリセット解除状態においてエッジ検出パルスEP
が入力されると、ただちにセット状態となり、そのセッ
ト出力Ｑから“1"の出力信号FP,LPを出力する。
タ５に入力されてその数がカウントされる。また、エッ
ジ検出パルスEPはＤ型フリップフロップ6,7のクロック
入力端子（CK）に入力される。このフリップフロップ6,
7はデータ入力端子（Ｄ）が常に“1"レベルに設定され
ており、またアンドゲート8,9からリセット入力端子
（Ｒ）に入力されるリセット解除信号RR1,RR2が“0"の
時にはリセット状態、“1"の時にはリセット解除状態に
制御されるようになっている。従って、フリップフロッ
プ6,7はリセット解除状態においてエッジ検出パルスEP
が入力されると、ただちにセット状態となり、そのセッ
ト出力Ｑから“1"の出力信号FP,LPを出力する。
一方、位相測定時に“1"となる測定指令信号ＭはＤ型
フリップフロップ10に入力され、256fHZの原発振クロッ
ク信号φによって取込まれる。これによって、フリップ
フロップ10のセット出力Ｑが“1"になると、直列接続さ
れた２つの1/16分周器11,12のリセット状態が解除され
る。1/16分周器11,12は256fHZの原発振クロック信号φ
を1/256分周してfHZの基準クロック信号CKRを生成する
もので、リセット状態が解除されるとfHZの基準クロッ
ク信号CKRを出力するようになる。この基準クロック信
号CKRはアンドゲート８に入力されると共に、インバー
タ13で反転されてアンドゲート９に入力される。さら
に、Ｄ型フリップフロップ14,15のクロック入力端子（C
K）に入力される。
フリップフロップ10に入力され、256fHZの原発振クロッ
ク信号φによって取込まれる。これによって、フリップ
フロップ10のセット出力Ｑが“1"になると、直列接続さ
れた２つの1/16分周器11,12のリセット状態が解除され
る。1/16分周器11,12は256fHZの原発振クロック信号φ
を1/256分周してfHZの基準クロック信号CKRを生成する
もので、リセット状態が解除されるとfHZの基準クロッ
ク信号CKRを出力するようになる。この基準クロック信
号CKRはアンドゲート８に入力されると共に、インバー
タ13で反転されてアンドゲート９に入力される。さら
に、Ｄ型フリップフロップ14,15のクロック入力端子（C
K）に入力される。
フリップフロップ14のデータ入力端子（Ｄ）には前記
フリップフロップ10のセット出力Ｑの出力信号MSが入力
されているので、基準クロック信号CKRの出力が開始さ
れ始めた時点で該フリップフロップ14はセット状態とな
る。
フリップフロップ10のセット出力Ｑの出力信号MSが入力
されているので、基準クロック信号CKRの出力が開始さ
れ始めた時点で該フリップフロップ14はセット状態とな
る。
このフリップフロップ14のセット出力Ｑの出力信号は
アンドゲート8,9に入力されると共に、次段のＤ型フリ
ップフロップ15のデータ入力端子（Ｄ）に入力される。
フリップフロップ15のクロック入力端子（CK）には基準
クロック信号CKRが入力されているので、該フリップフ
ロップ15は前段のフリップフロップ14がセットしてから
基準クロック信号CKRの１周期だけ遅れてセット状態と
なる。このフリップフロップ15のセット出力信号はカウ
ンタ５およびアップダウンカウンタ16のカウントイネー
ブル信号CENとして出力される。
アンドゲート8,9に入力されると共に、次段のＤ型フリ
ップフロップ15のデータ入力端子（Ｄ）に入力される。
フリップフロップ15のクロック入力端子（CK）には基準
クロック信号CKRが入力されているので、該フリップフ
ロップ15は前段のフリップフロップ14がセットしてから
基準クロック信号CKRの１周期だけ遅れてセット状態と
なる。このフリップフロップ15のセット出力信号はカウ
ンタ５およびアップダウンカウンタ16のカウントイネー
ブル信号CENとして出力される。
一方、アンドゲート8,9はフリップフロップ14がセッ
ト状態となったことにより開状態となり、基準クロック
信号CKRを通過させる。この場合、アンドゲート９に入
力される基準クロック信号CKRはインバータ13によって
反転されているため、アンドゲート８と９の出力信号の
位相は180度だけずれている。
ト状態となったことにより開状態となり、基準クロック
信号CKRを通過させる。この場合、アンドゲート９に入
力される基準クロック信号CKRはインバータ13によって
反転されているため、アンドゲート８と９の出力信号の
位相は180度だけずれている。
すなわち、測定指令信号Ｍが“1"になると、1/16分周
器11,12でfHZの基準クロック信号CKRの出力が開始され
る。そして、基準クロック信号CKRの出力が開始される
と、フリップフロップ14,15が順次にセット状態とな
り、カウンタ5,16がカウントイネーブル状態となる。同
時に、アンドゲート8,9から位相が180度ずれた基準クロ
ック信号が出力されるようになる。このアンドゲート8,
9の出力信号はフリップフロップ6,7のリセット解除信号
RR1,RR2として出力される。
器11,12でfHZの基準クロック信号CKRの出力が開始され
る。そして、基準クロック信号CKRの出力が開始される
と、フリップフロップ14,15が順次にセット状態とな
り、カウンタ5,16がカウントイネーブル状態となる。同
時に、アンドゲート8,9から位相が180度ずれた基準クロ
ック信号が出力されるようになる。このアンドゲート8,
9の出力信号はフリップフロップ6,7のリセット解除信号
RR1,RR2として出力される。
第２図（ｃ）〜（ｉ）は各部の出力信号波形を示すも
のであり、（ｃ）は測定指令信号、（ｄ）はフリップフ
ロップ10の出力信号MS、（ｅ）は基準クロック信号CK
R、（ｆ）はフリップフロップ14の出力信号MR2、（ｇ）
はカウントイネーブル信号CEN、（ｈ）はリセット解除
信号RR1、（ｉ）はリセット解除信号RR2を表わしてい
る。なお、第２図（ｊ）は1/16分周器12の1/8分周端子
から出力されるタイミング信号TMであり、後述するイン
バータ17によって反転された後、フリップフロップ18の
クロック入力端子（CK）に入力される。
のであり、（ｃ）は測定指令信号、（ｄ）はフリップフ
ロップ10の出力信号MS、（ｅ）は基準クロック信号CK
R、（ｆ）はフリップフロップ14の出力信号MR2、（ｇ）
はカウントイネーブル信号CEN、（ｈ）はリセット解除
信号RR1、（ｉ）はリセット解除信号RR2を表わしてい
る。なお、第２図（ｊ）は1/16分周器12の1/8分周端子
から出力されるタイミング信号TMであり、後述するイン
バータ17によって反転された後、フリップフロップ18の
クロック入力端子（CK）に入力される。
以上のようにして生成されたリセット解除信号RR1,RR
2はフリップフロップ6,7のリセット入力（Ｒ）に入力さ
れ、該フリップフロップ6,7をリセット状態とリセット
解除状態に制御するが、リセット解除状態の時にエッジ
検出パルスEPが入力されるとセット状態となる。この
時、信号RR1とRR2はその位相が180度ずれているため、
フリップフロップ６からは第２図（ｋ）に示すように信
号RR1を基準位相としたエッジ検出パルスEPの進み位相
量＋Ｐに対応した幅のパルス信号FPが出力され、一方の
フリップフロップ７からは第２図（ｌ）に示すように信
号RR2を基準位相としたエッジ検出パルスEPの遅れ位相
量−Ｐに対応した幅のパルス信号LPが出力されることに
なる。
2はフリップフロップ6,7のリセット入力（Ｒ）に入力さ
れ、該フリップフロップ6,7をリセット状態とリセット
解除状態に制御するが、リセット解除状態の時にエッジ
検出パルスEPが入力されるとセット状態となる。この
時、信号RR1とRR2はその位相が180度ずれているため、
フリップフロップ６からは第２図（ｋ）に示すように信
号RR1を基準位相としたエッジ検出パルスEPの進み位相
量＋Ｐに対応した幅のパルス信号FPが出力され、一方の
フリップフロップ７からは第２図（ｌ）に示すように信
号RR2を基準位相としたエッジ検出パルスEPの遅れ位相
量−Ｐに対応した幅のパルス信号LPが出力されることに
なる。
これらのパルス信号FP,LPはシリアルデータSDの１ビ
ット毎に出力されるが、ｎビット当たりの平均値を求め
るために、FPはナンドゲート19を介してナンドゲート20
に入力される。またLPはＤ型フリップフロップ18に1/2f
HZのタイミング信号TMによって取込まれ、第２図（ｍ）
に示すような1/2fHZの周期のパルス信号LP2に変換され
る。そして、このLP2はナンドゲート23に入力される。
ット毎に出力されるが、ｎビット当たりの平均値を求め
るために、FPはナンドゲート19を介してナンドゲート20
に入力される。またLPはＤ型フリップフロップ18に1/2f
HZのタイミング信号TMによって取込まれ、第２図（ｍ）
に示すような1/2fHZの周期のパルス信号LP2に変換され
る。そして、このLP2はナンドゲート23に入力される。
一方、フリップフロップ6,7の反転セット出力から得
られる信号FP,LPの逆極性の信号FP′,LP′は負論理のオ
アゲート24で論理和がとられ、第２図（ｎ）に示すよう
な信号FLPとなってナンドゲート20に入力される。な
お、フリップフロップ18の出力信号LP2はナンドゲート1
9にも入力され、信号FPの通過が制御される。
られる信号FP,LPの逆極性の信号FP′,LP′は負論理のオ
アゲート24で論理和がとられ、第２図（ｎ）に示すよう
な信号FLPとなってナンドゲート20に入力される。な
お、フリップフロップ18の出力信号LP2はナンドゲート1
9にも入力され、信号FPの通過が制御される。
ナンドゲート20はアップダウンカウンタ16に対しシリ
アルデータSDの進み量と遅れ量に対応した数の原発振ク
ロック信号をダウンカウント信号DSとして供給するもの
で、インバータ２で反転した原発振クロック信号φ１の
他に、位相測定動作中は“1"を保持しているフリップフ
ロップ14の出力信号MR2と、ナンドゲート19の出力信号F
P2およびノアゲート24の出力信号FLPが入力されてい
る。また、一方のナンドゲート23はアップダウンカウン
タ16に対しシリアルデータSDの遅れ量に対応した数の原
発振クロック信号をカウントアップ信号USとして供給す
るもので、遅延回路24から原発振クロック信号φ１の他
に、フリップフロップ15の出力信号CENと、アンドゲー
ト22の出力信号LP3およびナンドゲート19の出力信号FP2
が入力されている。
アルデータSDの進み量と遅れ量に対応した数の原発振ク
ロック信号をダウンカウント信号DSとして供給するもの
で、インバータ２で反転した原発振クロック信号φ１の
他に、位相測定動作中は“1"を保持しているフリップフ
ロップ14の出力信号MR2と、ナンドゲート19の出力信号F
P2およびノアゲート24の出力信号FLPが入力されてい
る。また、一方のナンドゲート23はアップダウンカウン
タ16に対しシリアルデータSDの遅れ量に対応した数の原
発振クロック信号をカウントアップ信号USとして供給す
るもので、遅延回路24から原発振クロック信号φ１の他
に、フリップフロップ15の出力信号CENと、アンドゲー
ト22の出力信号LP3およびナンドゲート19の出力信号FP2
が入力されている。
従って、第２図（ａ）に示すシリアルデータSDのよう
に、第ｋビット目および第ｋ＋１ビット目の位相はＰ＝
２だけ進み、第ｋ＋２ビット目の位相はＰ＝−３だけ遅
れている場合、ナンドゲート20からはこれらの位相進み
量（Ｐ＝２）および遅れ量（Ｐ＝−３）に対応した数の
パルス信号DSが出力される。この場合、位相の遅れ量を
表わすフリップフロップ７の出力信号LPのパルス幅W1は
第２図（ｌ）の波形図からも明らかなように基準クロッ
ク信号CKRの1/2周期のパルス幅をＷとすると、 W1＝Ｗ−Ｐ …（１） の関係にある。
に、第ｋビット目および第ｋ＋１ビット目の位相はＰ＝
２だけ進み、第ｋ＋２ビット目の位相はＰ＝−３だけ遅
れている場合、ナンドゲート20からはこれらの位相進み
量（Ｐ＝２）および遅れ量（Ｐ＝−３）に対応した数の
パルス信号DSが出力される。この場合、位相の遅れ量を
表わすフリップフロップ７の出力信号LPのパルス幅W1は
第２図（ｌ）の波形図からも明らかなように基準クロッ
ク信号CKRの1/2周期のパルス幅をＷとすると、 W1＝Ｗ−Ｐ …（１） の関係にある。
従って、第ｋ＋２ビット目についてはＷ−Ｐこのパル
スがダウンカウントされることになり、このままでは真
の遅れ量を反映しないものとなる。そこで、フリップフ
ロップ18によって生成したパルス幅Ｗの信号LP2をアン
ドゲート22を介してナンドゲート23に入力し、該ナンド
ゲート23からパルス幅Ｗに対応した数の原発振クロック
信号をアップダウンカウンタ16のアップカウント信号US
として供給する。これにより、アップダウンカウンタで
は Ｐ＝Ｗ−W1 …（２） のカウント動作が行なわれ、その結果として位相の遅れ
量に対応したカウント値が得られる。
スがダウンカウントされることになり、このままでは真
の遅れ量を反映しないものとなる。そこで、フリップフ
ロップ18によって生成したパルス幅Ｗの信号LP2をアン
ドゲート22を介してナンドゲート23に入力し、該ナンド
ゲート23からパルス幅Ｗに対応した数の原発振クロック
信号をアップダウンカウンタ16のアップカウント信号US
として供給する。これにより、アップダウンカウンタで
は Ｐ＝Ｗ−W1 …（２） のカウント動作が行なわれ、その結果として位相の遅れ
量に対応したカウント値が得られる。
第３図は、各種の位相進み遅れに対する各部の出力信
号波形を示したもので、進み量はＰ＝＋2,＋３などよう
に＋の符号を付し、遅れ量はＰ＝−2,−１などのように
−の符号を付して示している。
号波形を示したもので、進み量はＰ＝＋2,＋３などよう
に＋の符号を付し、遅れ量はＰ＝−2,−１などのように
−の符号を付して示している。
この図から明らかなように、進み位相の場合にはその
進み量に対応した数のダウンカウント動作が行なわれ
る。また、遅れ位相の場合には、「Ｗ−Ｐ」のダウンカ
ウント動作と「Ｗ」のカウントアップ動作が行なわれ
る。これにより、アップダウンカウンタ16からは測定指
令信号Ｍが“1"を保持している間における位相の進み遅
れの積算値が得られる。
進み量に対応した数のダウンカウント動作が行なわれ
る。また、遅れ位相の場合には、「Ｗ−Ｐ」のダウンカ
ウント動作と「Ｗ」のカウントアップ動作が行なわれ
る。これにより、アップダウンカウンタ16からは測定指
令信号Ｍが“1"を保持している間における位相の進み遅
れの積算値が得られる。
一方、カウンタ５はナンドゲート４から入力されるエ
ッジパルスEPをカウントしている。
ッジパルスEPをカウントしている。
従って、測定指令信号Ｍが“1"を保持している間にお
けるアップダウンカウンタの積算値ｘとカウンタ５のカ
ウント値ｙを除算器25に入力し、x/yを計算することに
より、シリアルデータSDの位相の進み遅れの平均値を得
ることができる。例えば、第３図の例ではダウンカウン
ト数の合計は「54」、アップカウント数の合計は「55」
となり、位相の進み遅れの積算値Σは Σ＝−54＋55＝＋１ となる。従って、測定指令信号Ｍで測定動作が指示され
ている間の合計12ビットのシリアルデータSDの位相の進
み遅れの平均値は＋1/12となる。
けるアップダウンカウンタの積算値ｘとカウンタ５のカ
ウント値ｙを除算器25に入力し、x/yを計算することに
より、シリアルデータSDの位相の進み遅れの平均値を得
ることができる。例えば、第３図の例ではダウンカウン
ト数の合計は「54」、アップカウント数の合計は「55」
となり、位相の進み遅れの積算値Σは Σ＝−54＋55＝＋１ となる。従って、測定指令信号Ｍで測定動作が指示され
ている間の合計12ビットのシリアルデータSDの位相の進
み遅れの平均値は＋1/12となる。
以上のように本発明によれば、ジッタ成分の多いシリ
アルデータの位相の進み遅れの平均値を簡単に測定する
ことができる。
アルデータの位相の進み遅れの平均値を簡単に測定する
ことができる。
第１図は本発明の一実施例を示す回路図、第２図および
第３図は実施例における各部の出力信号波形を示す波形
図である。 1,6,7,10,14,15……Ｄ型フリップフロップ、2,13,17…
…インバータ、エッジ検出回路、4,19,20,23……ナンド
ゲート、４……カウンタ、8,9……アンドゲート、11,12
……1/16分周器、16……アップダウンカウンタ、25……
除算器。
第３図は実施例における各部の出力信号波形を示す波形
図である。 1,6,7,10,14,15……Ｄ型フリップフロップ、2,13,17…
…インバータ、エッジ検出回路、4,19,20,23……ナンド
ゲート、４……カウンタ、8,9……アンドゲート、11,12
……1/16分周器、16……アップダウンカウンタ、25……
除算器。
Claims (1)
- 【請求項１】シリアルデータの極性変換点を検出するエ
ッジ検出回路と、 位相測定用の基準クロック信号を生成する基準クロック
生成回路と、 前記基準クロック信号に対する前記極性変換点の位相の
進み量および前記基準クロック信号の1/2周期のパルス
幅から位相の遅れ量を差し引いた量に対応した時間だけ
開状態となり、所定周波数の原発振クロック信号を通過
させる第１のゲートと、 前記基準クロック信号に対して前記極性変換点の位相が
遅れたとき、前記基準クロック信号の1/2周期のパルス
幅の時間だけ開状態となり、前記原発振クロック信号を
通過させる第２のゲートと、 前記第１のゲートから出力される原発振クロック信号を
ダウンカウントし、前記第２のゲートから出力される原
発振クロック信号をアップカウントするアップダウンカ
ウンタと、 前記極性変換点の数をカウントするカウンタと、 前記カウンタのカウント値により前記アップダウンカウ
ンタのカウント値を除算し、その商を前記シリアルデー
タの位相の進み遅れの平均値として出力する除算回路と を具備することを特徴とする位相測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021888A JP2819127B2 (ja) | 1988-01-20 | 1988-01-20 | 位相測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021888A JP2819127B2 (ja) | 1988-01-20 | 1988-01-20 | 位相測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185450A JPH01185450A (ja) | 1989-07-25 |
| JP2819127B2 true JP2819127B2 (ja) | 1998-10-30 |
Family
ID=11744132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021888A Expired - Lifetime JP2819127B2 (ja) | 1988-01-20 | 1988-01-20 | 位相測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819127B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105021890A (zh) * | 2015-07-10 | 2015-11-04 | 嘉兴百盛光电有限公司 | 一种谐振状态检测及状态指示电路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2010137076A1 (ja) * | 2009-05-28 | 2012-11-12 | 株式会社アドバンテスト | パルス測定装置およびパルス測定方法ならびにそれらを用いた試験装置 |
-
1988
- 1988-01-20 JP JP1021888A patent/JP2819127B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105021890A (zh) * | 2015-07-10 | 2015-11-04 | 嘉兴百盛光电有限公司 | 一种谐振状态检测及状态指示电路 |
| CN105021890B (zh) * | 2015-07-10 | 2017-12-05 | 嘉兴百盛光电有限公司 | 一种谐振状态检测及状态指示电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01185450A (ja) | 1989-07-25 |
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