JP3047261B2 - 時間測定装置 - Google Patents
時間測定装置Info
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- JP3047261B2 JP3047261B2 JP3210751A JP21075191A JP3047261B2 JP 3047261 B2 JP3047261 B2 JP 3047261B2 JP 3210751 A JP3210751 A JP 3210751A JP 21075191 A JP21075191 A JP 21075191A JP 3047261 B2 JP3047261 B2 JP 3047261B2
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- signal
- pulse signal
- memory
- latch
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- Measurement Of Unknown Time Intervals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、パルス信号のパルス幅
と周期の時間をクロック信号に基づいて測定する時間測
定装置に関し、更に詳しくは、クロック信号に基づいて
カウンタが連続してパルス信号を計数した計数値をパル
ス信号の立ち上がり／立ち下がりエッジ毎にラッチに保
持し、この計数値に基づいてパルス信号のパルス幅と周
期を連続して時間測定するようにした時間測定装置に関
する。
と周期の時間をクロック信号に基づいて測定する時間測
定装置に関し、更に詳しくは、クロック信号に基づいて
カウンタが連続してパルス信号を計数した計数値をパル
ス信号の立ち上がり／立ち下がりエッジ毎にラッチに保
持し、この計数値に基づいてパルス信号のパルス幅と周
期を連続して時間測定するようにした時間測定装置に関
する。
【０００２】
【従来の技術】従来の時間測定装置は、カウンタが基準
クロックに基づいてパルス信号のパルス幅を計数し、そ
の結果を一旦メモリに記憶した後、このメモリに記憶し
た計数値をＣＰＵが演算してパルス信号のパルス幅とし
て算出している。
クロックに基づいてパルス信号のパルス幅を計数し、そ
の結果を一旦メモリに記憶した後、このメモリに記憶し
た計数値をＣＰＵが演算してパルス信号のパルス幅とし
て算出している。
【０００３】図７は、従来の時間測定装置の動作を示す
タイムチャ−トで、（ａ）は被測定パルス信号Ｓ0 、
（ｃ）はカウンタに入力される基準クロック信号ＣＬＫ
0 、（ｆ）は基準クロック信号ＣＬＫ0 を計数するカウ
ンタのＱ出力、（ｊ）ライト信号ＷＲである。 (1) カウンタは、被測定パルス信号Ｓ0 の立上がりによ
ってイネ−ブルとなり、クロック端子に入力されている
基準クロック信号ＣＬＫ0 の計数を開始する。 (2) カウンタは、被測定パルス信号Ｓ0 が立ち下がると
ディセ−ブルとなり、カウンタが計数した値、この場合
はカウント“９”をメモリに出力する。 (3) カウンタは、計数値がメモリに書き込まれる間は計
数値を保持していて、ライト信号がメモリに与えられて
計数値が書き込まれた後に、リセット信号によって計数
値がクリアされる。
タイムチャ−トで、（ａ）は被測定パルス信号Ｓ0 、
（ｃ）はカウンタに入力される基準クロック信号ＣＬＫ
0 、（ｆ）は基準クロック信号ＣＬＫ0 を計数するカウ
ンタのＱ出力、（ｊ）ライト信号ＷＲである。 (1) カウンタは、被測定パルス信号Ｓ0 の立上がりによ
ってイネ−ブルとなり、クロック端子に入力されている
基準クロック信号ＣＬＫ0 の計数を開始する。 (2) カウンタは、被測定パルス信号Ｓ0 が立ち下がると
ディセ−ブルとなり、カウンタが計数した値、この場合
はカウント“９”をメモリに出力する。 (3) カウンタは、計数値がメモリに書き込まれる間は計
数値を保持していて、ライト信号がメモリに与えられて
計数値が書き込まれた後に、リセット信号によって計数
値がクリアされる。
【０００４】
【発明が解決しようとする課題】このような従来の時間
測定装置は、カウンタが計数したパルス幅のデ−タをメ
モリに書き込むために時間が必要で、パルス幅を計数し
た後に連続して周期を計数することができないという欠
点を有していた。
測定装置は、カウンタが計数したパルス幅のデ−タをメ
モリに書き込むために時間が必要で、パルス幅を計数し
た後に連続して周期を計数することができないという欠
点を有していた。
【０００５】本発明は、このような点に鑑みてなされた
もので、クロック信号に基づいてカウンタが連続してパ
ルス信号を計数した計数値をパルス信号の立上がり／立
ち下がりエッジ毎にラッチで保持し、このラッチが保持
したデ−タをメモリに記憶するようにしたもので、被測
定パルス信号のパルス幅と周期を連続して測定すること
ができる時間測定装置を提供することを目的としてい
る。
もので、クロック信号に基づいてカウンタが連続してパ
ルス信号を計数した計数値をパルス信号の立上がり／立
ち下がりエッジ毎にラッチで保持し、このラッチが保持
したデ−タをメモリに記憶するようにしたもので、被測
定パルス信号のパルス幅と周期を連続して測定すること
ができる時間測定装置を提供することを目的としてい
る。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、パルス信号の立ち上がりと立ち下
がりの時刻をクロック信号に基づいて連続的に測定する
時間測定装置であって、前記パルス信号の立ち上がり／
立ち下がりのエッジに基づいてエッジパルス信号を出力
するエッジ発生回路と、測定開始のスタ−ト信号によっ
てイネ−ブルとなり前記パルス信号を前記クロック信号
によって計数し、測定終了のストップ信号によってディ
セ−ブルとなり計数を停止するカウンタと、このカウン
タの計数値を前記エッジ発生回路のエッジパルス信号と
前記クロック信号に基づいて一時的に保持するラッチ
と、このラッチの保持した計数値を記憶するメモリと、
このメモリに前記ラッチの計数値を記憶するアドレスを
指定するアドレスカウンタと、を設け、前記メモリに記
憶した計数値に基づいて前記パルス信号のパルス幅及び
周期を連続して測定することを特徴としている。
るために、本発明は、パルス信号の立ち上がりと立ち下
がりの時刻をクロック信号に基づいて連続的に測定する
時間測定装置であって、前記パルス信号の立ち上がり／
立ち下がりのエッジに基づいてエッジパルス信号を出力
するエッジ発生回路と、測定開始のスタ−ト信号によっ
てイネ−ブルとなり前記パルス信号を前記クロック信号
によって計数し、測定終了のストップ信号によってディ
セ−ブルとなり計数を停止するカウンタと、このカウン
タの計数値を前記エッジ発生回路のエッジパルス信号と
前記クロック信号に基づいて一時的に保持するラッチ
と、このラッチの保持した計数値を記憶するメモリと、
このメモリに前記ラッチの計数値を記憶するアドレスを
指定するアドレスカウンタと、を設け、前記メモリに記
憶した計数値に基づいて前記パルス信号のパルス幅及び
周期を連続して測定することを特徴としている。
【０００７】
【作用】本発明の各構成要素は次のような作用をする。
エッジ発生回路は、被測定パルス信号に基づいて生成し
たエッジパルス信号をタイミング生成回路に出力する。
カウンタは、タイミング生成回路からのイネ−ブル信号
によってイネ−ブルになり、タイムベ−スから入力され
る基準クロック信号を計数する。ラッチは、カウンタが
計数している計数値を被測定パルス信号の立ち上がり／
立ち下りエッジ毎に保持する。メモリは、ラッチが保持
したカウンタの計数値を連続的に記憶する。アドレスカ
ウンタは、タイミング生成回路の出力するアドレスクロ
ック信号によってアドレスをインクリメントされ、メモ
リにアドレスを指定する。
エッジ発生回路は、被測定パルス信号に基づいて生成し
たエッジパルス信号をタイミング生成回路に出力する。
カウンタは、タイミング生成回路からのイネ−ブル信号
によってイネ−ブルになり、タイムベ−スから入力され
る基準クロック信号を計数する。ラッチは、カウンタが
計数している計数値を被測定パルス信号の立ち上がり／
立ち下りエッジ毎に保持する。メモリは、ラッチが保持
したカウンタの計数値を連続的に記憶する。アドレスカ
ウンタは、タイミング生成回路の出力するアドレスクロ
ック信号によってアドレスをインクリメントされ、メモ
リにアドレスを指定する。
【０００８】
【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明の時間測定装置の一実施例
を示す構成ブロック図である。図中、１はエッジ検出回
路で、被測定パルス信号Ｓ0 の立ち上がり／立ち下がり
エッジに基づいてエッジパルス信号Ｓ1 を生成し、タイ
ミング生成回路２に出力する。タイミング生成回路２
は、測定の開始と終了を指示するスタ−ト信号Ｓ2 とス
トップ信号Ｓ3 が入力されていて、スタ−ト信号Ｓ2 に
基づいて測定開始を指示する測定イネ−ブル信号Ｓ4 を
アクティブに同期式カウンタ３及びバッファ６に出力
し、ストップ信号Ｓ3 に基づいてインアクティブに出力
する。
に説明する。図１は、本発明の時間測定装置の一実施例
を示す構成ブロック図である。図中、１はエッジ検出回
路で、被測定パルス信号Ｓ0 の立ち上がり／立ち下がり
エッジに基づいてエッジパルス信号Ｓ1 を生成し、タイ
ミング生成回路２に出力する。タイミング生成回路２
は、測定の開始と終了を指示するスタ−ト信号Ｓ2 とス
トップ信号Ｓ3 が入力されていて、スタ−ト信号Ｓ2 に
基づいて測定開始を指示する測定イネ−ブル信号Ｓ4 を
アクティブに同期式カウンタ３及びバッファ６に出力
し、ストップ信号Ｓ3 に基づいてインアクティブに出力
する。
【０００９】同期式カウンタ３は、測定イネ−ブル信号
Ｓ4 が入力されてアクティブになるとタイムベ−ス４か
らクロック端子に入力されている基準クロックＣＬＫ0
の計数を開始し、測定イネ−ブル信号Ｓ4 がインアクテ
ィブに切り替わってディセ−ブルとなると基準クロック
ＣＬＫ0 の計数を停止する。５は同期式カウンタ３の計
数したデ−タを保持するラッチで、エッジパルス信号Ｓ
1 と基準クロックＣＬＫ0 に基づいてタイミング生成回
路２がクロック端子に出力したラッチ信号Ｓ5 によって
計数値デ−タを保持する。すなわち、パルス信号Ｓ0 の
立ち上がり／立ち下がりの時点の同期式カウンタ３の計
数値を保持する。
Ｓ4 が入力されてアクティブになるとタイムベ−ス４か
らクロック端子に入力されている基準クロックＣＬＫ0
の計数を開始し、測定イネ−ブル信号Ｓ4 がインアクテ
ィブに切り替わってディセ−ブルとなると基準クロック
ＣＬＫ0 の計数を停止する。５は同期式カウンタ３の計
数したデ−タを保持するラッチで、エッジパルス信号Ｓ
1 と基準クロックＣＬＫ0 に基づいてタイミング生成回
路２がクロック端子に出力したラッチ信号Ｓ5 によって
計数値デ−タを保持する。すなわち、パルス信号Ｓ0 の
立ち上がり／立ち下がりの時点の同期式カウンタ３の計
数値を保持する。
【００１０】ラッチ５に保持された計数値は、バッファ
６を介してメモリ７に入力され、バッファ８を介してア
ドレスカウンタ９が指定したアドレスにタイミング生成
回路２が出力するライト信号Ｓ6 によって書き込まれ
る。このアドレスカウンタ９がメモリ７に指定するアド
レスは、タイミング発生器２からのアドレスクロック信
号Ｓ7 によってインクリメントされる。
６を介してメモリ７に入力され、バッファ８を介してア
ドレスカウンタ９が指定したアドレスにタイミング生成
回路２が出力するライト信号Ｓ6 によって書き込まれ
る。このアドレスカウンタ９がメモリ７に指定するアド
レスは、タイミング発生器２からのアドレスクロック信
号Ｓ7 によってインクリメントされる。
【００１１】尚、このライト信号Ｓ6 とアドレスクロッ
ク信号Ｓ7 は、タイミング生成回路２に入力されるクロ
ック信号ＣＬＫ1 に基づいて生成される。
ク信号Ｓ7 は、タイミング生成回路２に入力されるクロ
ック信号ＣＬＫ1 に基づいて生成される。
【００１２】このようにして被測定パルス信号Ｓ0 のエ
ッジ毎の計数値デ−タがメモリ７に記憶された後、ＣＰ
Ｕ１０は、メモリ７のアドレスを指定して計数値デ−タ
を読出し、演算によってパルス幅と周期の時間を算出す
る。
ッジ毎の計数値デ−タがメモリ７に記憶された後、ＣＰ
Ｕ１０は、メモリ７のアドレスを指定して計数値デ−タ
を読出し、演算によってパルス幅と周期の時間を算出す
る。
【００１３】図２は、本発明の時間測定装置のエッジ検
出回路１を抽出して示した回路図である。図中、１１は
排他的論理和回路で、一方の入力端子には被測定パルス
信号Ｓ0 が直接に入力されるようになっていて、他方の
入力端子には被測定パルス信号Ｓ0 がディレイライン１
２を介して入力されるようになっている。すなわち、排
他的論理和回路１１は、被測定パルス信号Ｓ0 の立ち上
がりエッジに対し、ディレイ時間幅のエッジパルス信号
Ｓ1 を出力すことになる。
出回路１を抽出して示した回路図である。図中、１１は
排他的論理和回路で、一方の入力端子には被測定パルス
信号Ｓ0 が直接に入力されるようになっていて、他方の
入力端子には被測定パルス信号Ｓ0 がディレイライン１
２を介して入力されるようになっている。すなわち、排
他的論理和回路１１は、被測定パルス信号Ｓ0 の立ち上
がりエッジに対し、ディレイ時間幅のエッジパルス信号
Ｓ1 を出力すことになる。
【００１４】図３は、本発明の時間測定装置のタイミン
グ生成回路２を抽出して示した回路図である。図中、２
１はＤ端子とクロック端子に共通のハイレベル信号が印
加されているＤ型フリップフロップで、プリセット端子
（ＰＲ）にスタ−ト信号Ｓ2が入力されるとアクティブ
の測定イネ−ブル信号Ｓ4 を反転端子Ｑ（以下、Ｑ＊端
子と省略）から同期式カウンタ、アドレスカウンタ等に
出力し、クリア端子（ＣＬＲ）にストップ信号Ｓ3 が入
力されると測定イネ−ブル信号Ｓ4 が反転してインアク
ティブとなる。
グ生成回路２を抽出して示した回路図である。図中、２
１はＤ端子とクロック端子に共通のハイレベル信号が印
加されているＤ型フリップフロップで、プリセット端子
（ＰＲ）にスタ−ト信号Ｓ2が入力されるとアクティブ
の測定イネ−ブル信号Ｓ4 を反転端子Ｑ（以下、Ｑ＊端
子と省略）から同期式カウンタ、アドレスカウンタ等に
出力し、クリア端子（ＣＬＲ）にストップ信号Ｓ3 が入
力されると測定イネ−ブル信号Ｓ4 が反転してインアク
ティブとなる。
【００１５】２２はＤ端子にハイレベル信号が印加され
たＤ型フリップフロップで、エッジパルス信号Ｓ1 がク
ロック端子に入力され、Ｑ出力がＤ型フリップフロップ
２３のＤ端子に接続されている。Ｄ型フリップフロップ
２３は、タイムベ−スからインバ−タ２３1 を介して基
準クロック信号ＣＬＫ0 がクロック端子に入力され、Ｄ
型フリップフロップ２１のＱ出力がクリア端子に接続さ
れ、Ｑ出力がラッチ信号Ｓ5 としてラッチ５に接続され
ている。
たＤ型フリップフロップで、エッジパルス信号Ｓ1 がク
ロック端子に入力され、Ｑ出力がＤ型フリップフロップ
２３のＤ端子に接続されている。Ｄ型フリップフロップ
２３は、タイムベ−スからインバ−タ２３1 を介して基
準クロック信号ＣＬＫ0 がクロック端子に入力され、Ｄ
型フリップフロップ２１のＱ出力がクリア端子に接続さ
れ、Ｑ出力がラッチ信号Ｓ5 としてラッチ５に接続され
ている。
【００１６】２３2 は負論理のＯＲゲ−トで、一方の入
力端子にはＤ型フリップフロップ２３のＱ＊出力が接続
され、他方の入力端子にはＤ型フリップフロップ２１の
Ｑ出力が接続されている。このＯＲゲ−ト２３2 の出力
信号は、Ｄ型フリップフロップ２２のクリア端子に接続
されている。
力端子にはＤ型フリップフロップ２３のＱ＊出力が接続
され、他方の入力端子にはＤ型フリップフロップ２１の
Ｑ出力が接続されている。このＯＲゲ−ト２３2 の出力
信号は、Ｄ型フリップフロップ２２のクリア端子に接続
されている。
【００１７】２４はＤ端子にハイレベル信号が印加され
たＤ型フリップフロップで、エッジパルス信号Ｓ1 がク
ロック端子に入力され、Ｑ出力がＤ型フリップフロップ
２５のＤ端子に接続されている。Ｄ型フリップフロップ
２５は、クロック端子にクロック信号ＣＬＫ1 が入力さ
れ、クリア端子にＤ型フリップフロップ２１のＱ出力が
接続され、Ｑ出力がＡＮＤゲ−ト２５1 の一方の入力端
子に接続されている。
たＤ型フリップフロップで、エッジパルス信号Ｓ1 がク
ロック端子に入力され、Ｑ出力がＤ型フリップフロップ
２５のＤ端子に接続されている。Ｄ型フリップフロップ
２５は、クロック端子にクロック信号ＣＬＫ1 が入力さ
れ、クリア端子にＤ型フリップフロップ２１のＱ出力が
接続され、Ｑ出力がＡＮＤゲ−ト２５1 の一方の入力端
子に接続されている。
【００１８】２６はＤ端子にＡＮＤゲ−ト２５1 の出力
が接続されたＤ型フリップフロップで、インバ−タ２６
1 を介してクロック端子にクロック信号ＣＬＫ1 が入力
され、クリア端子にＤ型フリップフロップ２１のＱ出力
が入力され、Ｑ出力がＤ型フリップフロップ２７のＤ端
子に出力されるとともにＱ＊出力がライト信号Ｓ6 とし
てメモリ７に出力される。Ｄ型フリップフロップ２７
は、クロック端子にクロック信号ＣＬＫ1 が入力され、
クリア端子にＤ型フリップフロップ２１のＱ出力が接続
され、Ｑ＊出力がアドレスクロック信号Ｓ7 としてアド
レスカウンタ８に接続されている。
が接続されたＤ型フリップフロップで、インバ−タ２６
1 を介してクロック端子にクロック信号ＣＬＫ1 が入力
され、クリア端子にＤ型フリップフロップ２１のＱ出力
が入力され、Ｑ出力がＤ型フリップフロップ２７のＤ端
子に出力されるとともにＱ＊出力がライト信号Ｓ6 とし
てメモリ７に出力される。Ｄ型フリップフロップ２７
は、クロック端子にクロック信号ＣＬＫ1 が入力され、
クリア端子にＤ型フリップフロップ２１のＱ出力が接続
され、Ｑ＊出力がアドレスクロック信号Ｓ7 としてアド
レスカウンタ８に接続されている。
【００１９】２４1 は負論理のＯＲゲ−トで、一方の入
力端子にはＤ型フリップフロップ２７のＱ＊出力が接続
され、他方の入力端子にはＤ型フリップフロップ２１の
Ｑ出力が接続されている。このＯＲゲ−ト２４1 の出力
信号は、Ｄ型フリップフロップ２４のクリア端子に接続
される。
力端子にはＤ型フリップフロップ２７のＱ＊出力が接続
され、他方の入力端子にはＤ型フリップフロップ２１の
Ｑ出力が接続されている。このＯＲゲ−ト２４1 の出力
信号は、Ｄ型フリップフロップ２４のクリア端子に接続
される。
【００２０】図４は、本発明の時間測定装置の動作を示
すタイムチャ−トで、（ａ）は被測定パルス信号Ｓ0 、
（ｂ）はエッジ検出回路が出力するエッジパルス信号Ｓ
1 、（ｃ）はタイムベ−スの発生する基準クロック信号
ＣＬＫ0 、（ｄ）はタイミング生成回路に入力されるス
タ−ト信号Ｓ2 、（ｅ）はタイミング生成回路が出力す
る測定イネ−ブル信号Ｓ4 、（ｆ）は同期式カウンタの
Ｑ出力、（ｇ）はタイミング生成回路が出力するラッチ
信号Ｓ5 、（ｈ）はラッチのＱ出力、（ｉ）はタイミン
グ生成回路に入力されるクロック信号ＣＬＫ1 、（ｊ）
はタイミング生成回路が出力するライト信号Ｓ6 、
（ｋ）はタイミング生成回路が出力するアドレスクロッ
ク信号Ｓ7 、（ｌ）はアドレスカウンタのＱ出力、
（ｍ）はタイミング生成回路に入力されるストップ信号
Ｓ3 である。尚、クロック信号ＣＬＫ1 は、基準クロッ
ク信号ＣＬＫ0 等と特に同期する必要はなく、メモリの
アクセス時間に応じてなるべく速いものを用いれば、極
端に短かな被測定パルス周期の測定も可能になる。
すタイムチャ−トで、（ａ）は被測定パルス信号Ｓ0 、
（ｂ）はエッジ検出回路が出力するエッジパルス信号Ｓ
1 、（ｃ）はタイムベ−スの発生する基準クロック信号
ＣＬＫ0 、（ｄ）はタイミング生成回路に入力されるス
タ−ト信号Ｓ2 、（ｅ）はタイミング生成回路が出力す
る測定イネ−ブル信号Ｓ4 、（ｆ）は同期式カウンタの
Ｑ出力、（ｇ）はタイミング生成回路が出力するラッチ
信号Ｓ5 、（ｈ）はラッチのＱ出力、（ｉ）はタイミン
グ生成回路に入力されるクロック信号ＣＬＫ1 、（ｊ）
はタイミング生成回路が出力するライト信号Ｓ6 、
（ｋ）はタイミング生成回路が出力するアドレスクロッ
ク信号Ｓ7 、（ｌ）はアドレスカウンタのＱ出力、
（ｍ）はタイミング生成回路に入力されるストップ信号
Ｓ3 である。尚、クロック信号ＣＬＫ1 は、基準クロッ
ク信号ＣＬＫ0 等と特に同期する必要はなく、メモリの
アクセス時間に応じてなるべく速いものを用いれば、極
端に短かな被測定パルス周期の測定も可能になる。
【００２１】(10)タイミング生成回路２は、入力された
スタ−ト信号Ｓ2 に基づいて、測定イネ−ブル信号Ｓ4
を同期式カウンタ３、ラッチ５、バッファ６、８及びア
ドレスカウンタ９に出力する。 (11)測定イネ−ブル信号Ｓ4 が入力されて測定可能な状
態になってから、エッジ回路１は、被測定パルス信号Ｓ
0 に基づいて生成したエッジパルス信号Ｓ1 をタイミン
グ生成回路２に出力する。
スタ−ト信号Ｓ2 に基づいて、測定イネ−ブル信号Ｓ4
を同期式カウンタ３、ラッチ５、バッファ６、８及びア
ドレスカウンタ９に出力する。 (11)測定イネ−ブル信号Ｓ4 が入力されて測定可能な状
態になってから、エッジ回路１は、被測定パルス信号Ｓ
0 に基づいて生成したエッジパルス信号Ｓ1 をタイミン
グ生成回路２に出力する。
【００２２】(12)タイミング生成回路２は、エッジパル
ス信号Ｓ1 と続いてタイムベ−ス４から入力される基準
クロック信号ＣＬＫ0 の立ち下がりによって生成したラ
ッチ信号Ｓ5 をラッチ５に出力する。 (13)ラッチ５は、ラッチ信号Ｓ5 が入力されると、その
時の同期式カウンタ３の計数値を保持する。この場合
は、計数値“１”の値が保持される。
ス信号Ｓ1 と続いてタイムベ−ス４から入力される基準
クロック信号ＣＬＫ0 の立ち下がりによって生成したラ
ッチ信号Ｓ5 をラッチ５に出力する。 (13)ラッチ５は、ラッチ信号Ｓ5 が入力されると、その
時の同期式カウンタ３の計数値を保持する。この場合
は、計数値“１”の値が保持される。
【００２３】(14)一方、タイミング生成回路２は、エッ
ジパルス信号Ｓ1 が入力された後に入力されるクロック
信号ＣＬＫ1 の立ち下がりによって生成したライト信号
Ｓ6 をメモリ７に出力し、ラッチ５が保持した計数値
“１”をメモリ７に書き込む。
ジパルス信号Ｓ1 が入力された後に入力されるクロック
信号ＣＬＫ1 の立ち下がりによって生成したライト信号
Ｓ6 をメモリ７に出力し、ラッチ５が保持した計数値
“１”をメモリ７に書き込む。
【００２４】(15)更に、タイミング生成回路２は、クロ
ック信号ＣＬＫ1 の次の立ち上がりによって生成したア
ドレスクロック信号Ｓ7 をアドレスカウンタ９に出力す
る。
ック信号ＣＬＫ1 の次の立ち上がりによって生成したア
ドレスクロック信号Ｓ7 をアドレスカウンタ９に出力す
る。
【００２５】(16)アドレスカウンタ９は、クロック端子
に入力されたアドレスクロック信号Ｓ7 によってメモリ
７のアドレスをインクリメントする。 (17)被測定パルス信号Ｓ0 が立ち下ると、エッジ検出回
路１は、被測定パルス信号Ｓ0 に基づいた生成したエッ
ジパルス信号Ｓ1 をタイミング生成回路２に出力する。
に入力されたアドレスクロック信号Ｓ7 によってメモリ
７のアドレスをインクリメントする。 (17)被測定パルス信号Ｓ0 が立ち下ると、エッジ検出回
路１は、被測定パルス信号Ｓ0 に基づいた生成したエッ
ジパルス信号Ｓ1 をタイミング生成回路２に出力する。
【００２６】(18)タイミング生成回路２は、エッジパル
ス信号Ｓ1 と続いてタイムベ−ス４から入力される基準
クロック信号ＣＬＫ0 の立ち下がりによって生成したラ
ッチ信号Ｓ5 をラッチ５に出力する。 (19)ラッチ５は、ラッチ信号Ｓ5 が入力されると、その
時の同期式カウンタ２の計数値を保持する。この場合
は、計数値“１６”の値が保持される。以下、(14)〜(1
6)のプロセスが繰り返される。
ス信号Ｓ1 と続いてタイムベ−ス４から入力される基準
クロック信号ＣＬＫ0 の立ち下がりによって生成したラ
ッチ信号Ｓ5 をラッチ５に出力する。 (19)ラッチ５は、ラッチ信号Ｓ5 が入力されると、その
時の同期式カウンタ２の計数値を保持する。この場合
は、計数値“１６”の値が保持される。以下、(14)〜(1
6)のプロセスが繰り返される。
【００２７】図５は、図４で説明した被測定パルス信号
のデ−タがメモリに書き込まれた様子を示したもので、
図６は、メモリに書き込まれたデ−タに基づいてＣＰＵ
が演算によって被測定パルス信号のパルス幅及び周期を
算出する説明図である。
のデ−タがメモリに書き込まれた様子を示したもので、
図６は、メモリに書き込まれたデ−タに基づいてＣＰＵ
が演算によって被測定パルス信号のパルス幅及び周期を
算出する説明図である。
【００２８】メモリは、アドレス“００００Ｈ ”にデ
−タＤＴ1 、すなわち最初の立ち上がり時の計数値
“１”が書き込まれ、アドレス“０００１Ｈ ”にデ−
タＤＴ2、すなわち，次ぎの立ち下りの時の計数値“１
６”が書き込まれ、アドレス“０００２Ｈ ”に２回目
の立ち上がりの時の計数値“２８”が書き込まれる。こ
のようにして、交互に出力される被測定パルス信号Ｓ0
の立ち上がり／立ち下りの時の計数値がメモリに書き込
まれていく。
−タＤＴ1 、すなわち最初の立ち上がり時の計数値
“１”が書き込まれ、アドレス“０００１Ｈ ”にデ−
タＤＴ2、すなわち，次ぎの立ち下りの時の計数値“１
６”が書き込まれ、アドレス“０００２Ｈ ”に２回目
の立ち上がりの時の計数値“２８”が書き込まれる。こ
のようにして、交互に出力される被測定パルス信号Ｓ0
の立ち上がり／立ち下りの時の計数値がメモリに書き込
まれていく。
【００２９】メモリに書き込まれたデ−タＤＴn （ｎは
１以上の整数）は、ＣＰＵによって次式に示される演算
がおこなわれ、任意の時点のパルス巾及び周期が求めら
れる。 尚、ｔは基準クロック信号ＣＬＫ0 の周期、Ｔ
ｗi （i は１以上の整数）はパルス幅、Ｔｃi （i は１
以上の整数）は周期である。 Ｔｗi ＝（ＤＴｎ＋１ −ＤＴｎ ）ｔ Ｔｃi ＝（ＤＴ２ｎ＋１−ＤＴ２ｎ−１）ｔ
１以上の整数）は、ＣＰＵによって次式に示される演算
がおこなわれ、任意の時点のパルス巾及び周期が求めら
れる。 尚、ｔは基準クロック信号ＣＬＫ0 の周期、Ｔ
ｗi （i は１以上の整数）はパルス幅、Ｔｃi （i は１
以上の整数）は周期である。 Ｔｗi ＝（ＤＴｎ＋１ −ＤＴｎ ）ｔ Ｔｃi ＝（ＤＴ２ｎ＋１−ＤＴ２ｎ−１）ｔ
【００３０】
【発明の効果】以上、詳細に説明したように、本発明の
時間測定装置は、クロック信号に基づいてカウンタが連
続してパルス信号を計数した計数値をパルス信号の立ち
上がり／立ち下がりエッジ毎にラッチに保持し、このパ
ルス信号の計数値に基づいて時間測定するようにしたた
め、連続してパルス信号の立ち上がり／立ち下がり時間
を測定できる。このため、パルス信号のパルス幅及び周
期が連続して変化するような場合でも、パルス信号の変
化に追従して正確な測定を行うことができる。
時間測定装置は、クロック信号に基づいてカウンタが連
続してパルス信号を計数した計数値をパルス信号の立ち
上がり／立ち下がりエッジ毎にラッチに保持し、このパ
ルス信号の計数値に基づいて時間測定するようにしたた
め、連続してパルス信号の立ち上がり／立ち下がり時間
を測定できる。このため、パルス信号のパルス幅及び周
期が連続して変化するような場合でも、パルス信号の変
化に追従して正確な測定を行うことができる。
【図１】本発明の時間測定装置の一実施例を示す構成ブ
ロック図である。
ロック図である。
【図２】本発明の時間測定装置のエッジ検出回路を抽出
して示した回路図である。
して示した回路図である。
【図３】本発明の時間測定装置のタイミング生成回路を
抽出して示した回路図である。
抽出して示した回路図である。
【図４】本発明の時間測定装置の動作を示すタイムチャ
−トである。
−トである。
【図５】図４で説明した被測定パルス信号のデ−タがメ
モリに書き込まれた様子を示したものである。
モリに書き込まれた様子を示したものである。
【図６】メモリに書き込まれたデ−タに基づいてＣＰＵ
が演算によってパルス幅及び周期を算出する説明図であ
る。
が演算によってパルス幅及び周期を算出する説明図であ
る。
【図７】従来の時間測定装置の動作を示すタイムチャ−
トである。
トである。
１ エッジ検出回路 ２ タイミング生成回路 ３ 同期式カウンタ ４ タイムベ−ス ５ ラッチ ７ メモリ １０ ＣＰＵ
Claims (1)
- 【請求項１】 パルス信号の立ち上がりと立ち下がりの
時刻をクロック信号に基づいて連続的に測定する時間測
定装置であって、 前記パルス信号の立ち上がり／立ち下がりのエッジに基
づいてエッジパルス信号を出力するエッジ発生回路と、 測定開始のスタ−ト信号によってイネ−ブルとなり前記
パルス信号を前記クロック信号によって計数し、測定終
了のストップ信号によってディセ−ブルとなり計数を停
止するカウンタと、 このカウンタの計数値を前記エッジ発生回路のエッジパ
ルス信号と前記クロック信号に基づいて一時的に保持す
るラッチと、 このラッチの保持した計数値を記憶するメモリと、 このメモリに前記ラッチの計数値を記憶するアドレスを
指定するアドレスカウンタと、 を設け、前記メモリに記憶した計数値に基づいて前記パ
ルス信号のパルス幅及び周期を連続して測定することを
特徴とした時間測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210751A JP3047261B2 (ja) | 1991-08-22 | 1991-08-22 | 時間測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210751A JP3047261B2 (ja) | 1991-08-22 | 1991-08-22 | 時間測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0552971A JPH0552971A (ja) | 1993-03-02 |
| JP3047261B2 true JP3047261B2 (ja) | 2000-05-29 |
Family
ID=16594525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210751A Expired - Lifetime JP3047261B2 (ja) | 1991-08-22 | 1991-08-22 | 時間測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047261B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9236852B2 (en) * | 2012-02-01 | 2016-01-12 | Microchip Technology Incorporated | Input capture peripheral with gating logic |
-
1991
- 1991-08-22 JP JP3210751A patent/JP3047261B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0552971A (ja) | 1993-03-02 |
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