JP2000138588A - パルス幅信号変換回路 - Google Patents
パルス幅信号変換回路Info
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- JP2000138588A JP2000138588A JP10313384A JP31338498A JP2000138588A JP 2000138588 A JP2000138588 A JP 2000138588A JP 10313384 A JP10313384 A JP 10313384A JP 31338498 A JP31338498 A JP 31338498A JP 2000138588 A JP2000138588 A JP 2000138588A
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- Japan
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- pulse width
- clock
- width signal
- signal
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Abstract
(57)【要約】
【課題】 画一的にかつ確実にパルス幅信号を変換可能
なパルス幅信号変換回路を提供することを目的とする。 【解決手段】 ＰＷＭ信号Ｄｉをパラレルのデジタルデ
ータに変換する際に、エッジ検出回路１０２によりＰＷ
Ｍ信号Ｄｉの立上がりエッジを検出し、ゲート１０３に
よて変換用クロックＣＬＫをエッジ検出したタイミング
で同期し、遅延回路１０４により所定時間遅延してカウ
ント用クロックＳＣＫを出力し、アップ／ダウンカウン
タ１０１では、エッジ検出したタイミングでリセット
し、ＰＷＭ信号Ｄｉをカウント用クロックＳＣＫでカウ
ントアップまたはカウントダウンする。
なパルス幅信号変換回路を提供することを目的とする。 【解決手段】 ＰＷＭ信号Ｄｉをパラレルのデジタルデ
ータに変換する際に、エッジ検出回路１０２によりＰＷ
Ｍ信号Ｄｉの立上がりエッジを検出し、ゲート１０３に
よて変換用クロックＣＬＫをエッジ検出したタイミング
で同期し、遅延回路１０４により所定時間遅延してカウ
ント用クロックＳＣＫを出力し、アップ／ダウンカウン
タ１０１では、エッジ検出したタイミングでリセット
し、ＰＷＭ信号Ｄｉをカウント用クロックＳＣＫでカウ
ントアップまたはカウントダウンする。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス幅信号をパ
ラレルのデジタルデータに変換するパルス幅信号変換回
路に係り、特に、パルス幅信号を生成するためのクロッ
クと該パルス幅信号をパラレルのデジタルデータに変換
するためのクロックとの間に差があっても画一的にかつ
正確に変換を行うパルス幅信号変換回路に関する。
ラレルのデジタルデータに変換するパルス幅信号変換回
路に係り、特に、パルス幅信号を生成するためのクロッ
クと該パルス幅信号をパラレルのデジタルデータに変換
するためのクロックとの間に差があっても画一的にかつ
正確に変換を行うパルス幅信号変換回路に関する。
【０００２】
【従来の技術】従来より、パルス幅変調（以下、ＰＷＭ
（Pulse Wide Modulation）と略記する）による信号伝
送は、高速にデジタルデータを簡単に伝えるために、し
ばしば用いられている。すなわち、ＰＷＭ信号を生成す
る側では、生成用のクロックに基づき、データに比例し
た一定周期のＰＷＭ信号を生成し、該ＰＷＭ信号を受け
取って使用する側では、これをＰＷＭ信号変換回路でパ
ラレルのデジタルデータに変換して使用する。従来のパ
ルス幅信号変換回路としては、例えば、図３に示すよう
なものがある。同図に示す従来のパルス幅信号変換回路
は、タイミング発生回路３０２およびアップ／ダウンカ
ウンタ３０１を備えた構成である。図中、Ｄｉは入力さ
れるＰＷＭ信号であり、ＣＬＫは変換用のクロックでＰ
ＷＭ信号生成用のクロックに相当する周波数を持つもの
である。タイミング発生回路３０２では、ＰＷＭ信号Ｄ
ｉに基づきアップ／ダウンカウンタ３０１をクリアする
タイミング信号（負論理信号）を生成する。すなわち、
該タイミング信号がカウンタのＣＬＲに供給されて、該
タイミング信号の立下がりエッジのタイミングでクリア
され、変換用クロックＣＬＫで計数する。この時、ＰＷ
Ｍ信号ＤｉがカウンタのＵ／Ｄに供給されており、ＰＷ
Ｍ信号Ｄｉがハイレベルの時にカウント用クロックＣＬ
Ｋでカウントアップし、ＰＷＭ信号Ｄｉがロウレベルの
時にカウント用クロックＣＬＫでカウントダウンする。
すなわち、アップ／ダウンカウンタ３０１の出力Ｄｏ’
がパラレルのデジタルデータとなる。
（Pulse Wide Modulation）と略記する）による信号伝
送は、高速にデジタルデータを簡単に伝えるために、し
ばしば用いられている。すなわち、ＰＷＭ信号を生成す
る側では、生成用のクロックに基づき、データに比例し
た一定周期のＰＷＭ信号を生成し、該ＰＷＭ信号を受け
取って使用する側では、これをＰＷＭ信号変換回路でパ
ラレルのデジタルデータに変換して使用する。従来のパ
ルス幅信号変換回路としては、例えば、図３に示すよう
なものがある。同図に示す従来のパルス幅信号変換回路
は、タイミング発生回路３０２およびアップ／ダウンカ
ウンタ３０１を備えた構成である。図中、Ｄｉは入力さ
れるＰＷＭ信号であり、ＣＬＫは変換用のクロックでＰ
ＷＭ信号生成用のクロックに相当する周波数を持つもの
である。タイミング発生回路３０２では、ＰＷＭ信号Ｄ
ｉに基づきアップ／ダウンカウンタ３０１をクリアする
タイミング信号（負論理信号）を生成する。すなわち、
該タイミング信号がカウンタのＣＬＲに供給されて、該
タイミング信号の立下がりエッジのタイミングでクリア
され、変換用クロックＣＬＫで計数する。この時、ＰＷ
Ｍ信号ＤｉがカウンタのＵ／Ｄに供給されており、ＰＷ
Ｍ信号Ｄｉがハイレベルの時にカウント用クロックＣＬ
Ｋでカウントアップし、ＰＷＭ信号Ｄｉがロウレベルの
時にカウント用クロックＣＬＫでカウントダウンする。
すなわち、アップ／ダウンカウンタ３０１の出力Ｄｏ’
がパラレルのデジタルデータとなる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のパルス幅信号変換回路にあっては、ＰＷＭ信号を生
成するためのクロックと該ＰＷＭ信号をパラレルのデジ
タルデータに変換するためのクロックＣＬＫとで差があ
る場合、同じデータであっても異なる結果を生成してし
まうという問題点があった。本発明は、上記従来の問題
点に鑑みてなされたものであって、ＰＷＭ信号を生成す
るためのクロックと該ＰＷＭ信号をパラレルのデジタル
データに変換するためのクロックに差があっても画一的
にかつ正確に変換を行うパルス幅信号変換回路を提供す
ることを目的としている。
来のパルス幅信号変換回路にあっては、ＰＷＭ信号を生
成するためのクロックと該ＰＷＭ信号をパラレルのデジ
タルデータに変換するためのクロックＣＬＫとで差があ
る場合、同じデータであっても異なる結果を生成してし
まうという問題点があった。本発明は、上記従来の問題
点に鑑みてなされたものであって、ＰＷＭ信号を生成す
るためのクロックと該ＰＷＭ信号をパラレルのデジタル
データに変換するためのクロックに差があっても画一的
にかつ正確に変換を行うパルス幅信号変換回路を提供す
ることを目的としている。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係るパルス幅信号変換回路は、
パルス幅信号の立上がりまたは立下がりエッジを検出す
るエッジ検出手段と、前記パルス幅信号をパラレルデー
タに変換する変換用クロックを前記エッジ検出手段によ
り検出したタイミングで同期させたカウント用クロック
を出力する同期手段と、前記エッジ検出手段により検出
したタイミングでリセットされ、前記パルス幅信号を前
記カウント用クロックでカウントアップまたはカウント
ダウンするアップ／ダウンカウンタとを具備するもので
ある。また、請求項２に係るパルス幅信号変換回路は、
請求項１に記載のパルス幅信号変換回路において、前記
同期手段は、前記変換用クロックを前記エッジ検出手段
により検出したタイミングで同期させ、所定時間遅延さ
せて前記カウント用クロックを出力するものである。本
発明のパルス幅信号変換回路では、パルス幅信号をパラ
レルのデジタルデータに変換する際に、エッジ検出手段
によりパルス幅信号の立上がりまたは立下がりエッジを
検出し、同期手段により変換用クロックをエッジ検出手
段により検出したタイミングで同期させたカウント用ク
ロックとして出力し、アップ／ダウンカウンタでは、エ
ッジ検出手段による検出タイミングでリセットし、パル
ス幅信号を同期クロックでカウントアップまたはカウン
トダウンするようにしている。なお、同期手段において
は、変換用クロックをエッジ検出手段による検出タイミ
ングで同期させ、所定時間遅延させてカウント用クロッ
クを出力する。このように、パルス幅信号をカウント用
クロックでカウントアップまたはカウントダウンするの
で、パルス幅信号を生成するためのクロックと該パルス
幅信号をパラレルのデジタルデータに変換するための変
換用クロックとの間に差がある場合でも、同期手段にお
いて変換用クロックがエッジ検出したタイミングに同期
し、所定時間の信号遅延が付加されることによって、該
クロック差を吸収することとなるので、結果として、画
一的にかつ正確にパルス幅信号を変換することができ
る。
に、本発明の請求項１に係るパルス幅信号変換回路は、
パルス幅信号の立上がりまたは立下がりエッジを検出す
るエッジ検出手段と、前記パルス幅信号をパラレルデー
タに変換する変換用クロックを前記エッジ検出手段によ
り検出したタイミングで同期させたカウント用クロック
を出力する同期手段と、前記エッジ検出手段により検出
したタイミングでリセットされ、前記パルス幅信号を前
記カウント用クロックでカウントアップまたはカウント
ダウンするアップ／ダウンカウンタとを具備するもので
ある。また、請求項２に係るパルス幅信号変換回路は、
請求項１に記載のパルス幅信号変換回路において、前記
同期手段は、前記変換用クロックを前記エッジ検出手段
により検出したタイミングで同期させ、所定時間遅延さ
せて前記カウント用クロックを出力するものである。本
発明のパルス幅信号変換回路では、パルス幅信号をパラ
レルのデジタルデータに変換する際に、エッジ検出手段
によりパルス幅信号の立上がりまたは立下がりエッジを
検出し、同期手段により変換用クロックをエッジ検出手
段により検出したタイミングで同期させたカウント用ク
ロックとして出力し、アップ／ダウンカウンタでは、エ
ッジ検出手段による検出タイミングでリセットし、パル
ス幅信号を同期クロックでカウントアップまたはカウン
トダウンするようにしている。なお、同期手段において
は、変換用クロックをエッジ検出手段による検出タイミ
ングで同期させ、所定時間遅延させてカウント用クロッ
クを出力する。このように、パルス幅信号をカウント用
クロックでカウントアップまたはカウントダウンするの
で、パルス幅信号を生成するためのクロックと該パルス
幅信号をパラレルのデジタルデータに変換するための変
換用クロックとの間に差がある場合でも、同期手段にお
いて変換用クロックがエッジ検出したタイミングに同期
し、所定時間の信号遅延が付加されることによって、該
クロック差を吸収することとなるので、結果として、画
一的にかつ正確にパルス幅信号を変換することができ
る。
【０００５】
【発明の実施の形態】以下、本発明のパルス幅信号変換
回路の実施の形態について、図面を参照して詳細に説明
する。図１は本発明の一実施形態に係るパルス幅信号変
換回路の構成図である。同図において、本実施形態のパ
ルス幅信号変換回路は、アップ／ダウンカウンタ１０
１、エッジ検出回路１０２、ゲート１０３および遅延回
路１０４を備えて構成されている。図中、Ｄｉは入力さ
れるＰＷＭ信号（パルス幅信号）であり、Ｄｏは出力デ
ータ（変換したパラレルのデジタルデータ）であり、Ｃ
ＬＫはＰＷＭ信号Ｄｉを出力データＤｏに変換するため
の変換用クロックである。エッジ検出回路１０２は、例
としてＰＷＭ信号Ｄｉの立上がりエッジを検出して、エ
ッジ検出信号を出力する。また、ゲート１０３および遅
延回路１０４は特許請求の範囲にいう同期手段に該当
し、ゲート１０３のデータ入力として変換用クロックＣ
ＬＫを、制御入力としてエッジ検出信号をそれぞれ入力
することにより、変換用クロックＣＬＫをエッジ検出し
たタイミングに同期し、さらに遅延回路１０４によって
所定時間だけ遅延させカウント用クロックＳＣＫを出力
する。ここで、遅延回路１０４の遅延時間は、クロック
差を吸収するため、例えば概ね変換用クロックＣＬＫの
４分の１周期程度の時間とする。さらに、アップ／ダウ
ンカウンタ１０１では、エッジ検出信号はカウンタのＣ
ＬＲに入力し、該エッジ検出信号の立上がりエッジのタ
イミングでクリアされ、カウンタのＣＫに供給されるカ
ウント用クロックＳＣＫにより計数する。この時、ＰＷ
Ｍ信号ＤｉがカウンタのＵ／Ｄに供給されており、ＰＷ
Ｍ信号Ｄｉがハイレベルの時にカウントアップし、ＰＷ
Ｍ信号Ｄｉがロウレベルの時にカウントダウンする。す
なわち、アップ／ダウンカウンタ１０１の出力Ｄｏがパ
ラレルのデジタルデータとなる。
回路の実施の形態について、図面を参照して詳細に説明
する。図１は本発明の一実施形態に係るパルス幅信号変
換回路の構成図である。同図において、本実施形態のパ
ルス幅信号変換回路は、アップ／ダウンカウンタ１０
１、エッジ検出回路１０２、ゲート１０３および遅延回
路１０４を備えて構成されている。図中、Ｄｉは入力さ
れるＰＷＭ信号（パルス幅信号）であり、Ｄｏは出力デ
ータ（変換したパラレルのデジタルデータ）であり、Ｃ
ＬＫはＰＷＭ信号Ｄｉを出力データＤｏに変換するため
の変換用クロックである。エッジ検出回路１０２は、例
としてＰＷＭ信号Ｄｉの立上がりエッジを検出して、エ
ッジ検出信号を出力する。また、ゲート１０３および遅
延回路１０４は特許請求の範囲にいう同期手段に該当
し、ゲート１０３のデータ入力として変換用クロックＣ
ＬＫを、制御入力としてエッジ検出信号をそれぞれ入力
することにより、変換用クロックＣＬＫをエッジ検出し
たタイミングに同期し、さらに遅延回路１０４によって
所定時間だけ遅延させカウント用クロックＳＣＫを出力
する。ここで、遅延回路１０４の遅延時間は、クロック
差を吸収するため、例えば概ね変換用クロックＣＬＫの
４分の１周期程度の時間とする。さらに、アップ／ダウ
ンカウンタ１０１では、エッジ検出信号はカウンタのＣ
ＬＲに入力し、該エッジ検出信号の立上がりエッジのタ
イミングでクリアされ、カウンタのＣＫに供給されるカ
ウント用クロックＳＣＫにより計数する。この時、ＰＷ
Ｍ信号ＤｉがカウンタのＵ／Ｄに供給されており、ＰＷ
Ｍ信号Ｄｉがハイレベルの時にカウントアップし、ＰＷ
Ｍ信号Ｄｉがロウレベルの時にカウントダウンする。す
なわち、アップ／ダウンカウンタ１０１の出力Ｄｏがパ
ラレルのデジタルデータとなる。
【０００６】図２は、本実施形態のパルス幅信号変換回
路の動作を説明するタイミングチャートである。尚、こ
こでは、図２（ａ）は入力となるＰＷＭ信号Ｄｉであ
り、図２（ｂ）はクロックが早い場合の変換用クロック
ＣＬＫ、図２（ｃ）はクロックが早い場合のカウント用
クロックＳＣＫ、図２（ｄ）はクロックが遅い場合の変
換用クロックＣＬＫ、図２（ｅ）はクロックが遅い場合
のカウント用クロックＳＣＫのそれぞれ信号波形を示
す。 まず、図２（ｂ）および（ｃ）に示される変換用
クロックＣＬＫが早い場合について考察する。従来例の
構成（図３）により、図２（ｂ）に示す変換用クロック
ＣＬＫをそのままカウンタのＣＫに供給したのでは、ア
ップダウン／カウンタ３０１の計数結果は、本来予定さ
れている計数値よりも”１”多い値となって誤った値を
生成することになる。これに対して本実施形態の構成
（図１）により、ゲート１０３によって同期し、遅延回
路１０４の遅延時間だけ遅れた図２（ｃ）に示すカウン
ト用クロックＳＣＫをカウンタのＣＫに供給したときに
は、生成用クロックＣＬＫとの差が同期および信号遅延
によって吸収されることとなって、出力データＤｏに影
響が及ぶことがなくなる。次に、図２（ｄ）および
（ｅ）に示される変換用クロックＣＬＫが遅い場合につ
いて考察する。従来例の構成（図３）により、図２
（ｄ）に示す変換用クロックＣＬＫをそのままカウンタ
のＣＫに供給したのでは、アップダウン／カウンタ３０
１の計数結果は、本来予定されている計数値よりも”
１”少ない値となって誤った値を生成することになる。
これに対して本実施形態の構成（図１）により、ゲート
１０３によって同期（エッジ検出したタイミングにかか
る変換用クロックＣＬＫのパルスの前衛部がカット）さ
れ、遅延回路１０４の遅延時間だけ遅れた図２（ｅ）に
示すカウント用クロックＳＣＫをカウンタのＣＫに供給
したときには、生成用クロックＣＬＫとの差が同期およ
び信号遅延によって吸収されることとなって、出力デー
タＤｏに影響が及ぶことがなくなる。以上のように本実
施形態のパルス幅信号変換回路では、ＰＷＭ信号Ｄｉを
パラレルのデジタルデータに変換する際に、エッジ検出
回路１０２によりＰＷＭ信号Ｄｉの立上がりエッジを検
出し、ゲート１０３によて変換用クロックＣＬＫをエッ
ジ検出したタイミングで同期し、遅延回路１０４により
所定時間遅延してカウント用クロックＳＣＫを出力し、
アップ／ダウンカウンタ１０１では、エッジ検出のタイ
ミングでリセットし、ＰＷＭ信号Ｄｉをカウント用クロ
ックＳＣＫでカウントアップまたはカウントダウンす
る。これにより、ＰＷＭ信号Ｄｉを生成するためのクロ
ックと該ＰＷＭ信号Ｄｉをパラレルのデジタルデータに
変換するための変換用クロックＣＬＫとの間に差があっ
ても、ゲート１０３による同期および遅延回路１０４に
よる信号遅延によって吸収されるので、結果として、画
一的にかつ正確にパルス幅信号を変換することができ
る。
路の動作を説明するタイミングチャートである。尚、こ
こでは、図２（ａ）は入力となるＰＷＭ信号Ｄｉであ
り、図２（ｂ）はクロックが早い場合の変換用クロック
ＣＬＫ、図２（ｃ）はクロックが早い場合のカウント用
クロックＳＣＫ、図２（ｄ）はクロックが遅い場合の変
換用クロックＣＬＫ、図２（ｅ）はクロックが遅い場合
のカウント用クロックＳＣＫのそれぞれ信号波形を示
す。 まず、図２（ｂ）および（ｃ）に示される変換用
クロックＣＬＫが早い場合について考察する。従来例の
構成（図３）により、図２（ｂ）に示す変換用クロック
ＣＬＫをそのままカウンタのＣＫに供給したのでは、ア
ップダウン／カウンタ３０１の計数結果は、本来予定さ
れている計数値よりも”１”多い値となって誤った値を
生成することになる。これに対して本実施形態の構成
（図１）により、ゲート１０３によって同期し、遅延回
路１０４の遅延時間だけ遅れた図２（ｃ）に示すカウン
ト用クロックＳＣＫをカウンタのＣＫに供給したときに
は、生成用クロックＣＬＫとの差が同期および信号遅延
によって吸収されることとなって、出力データＤｏに影
響が及ぶことがなくなる。次に、図２（ｄ）および
（ｅ）に示される変換用クロックＣＬＫが遅い場合につ
いて考察する。従来例の構成（図３）により、図２
（ｄ）に示す変換用クロックＣＬＫをそのままカウンタ
のＣＫに供給したのでは、アップダウン／カウンタ３０
１の計数結果は、本来予定されている計数値よりも”
１”少ない値となって誤った値を生成することになる。
これに対して本実施形態の構成（図１）により、ゲート
１０３によって同期（エッジ検出したタイミングにかか
る変換用クロックＣＬＫのパルスの前衛部がカット）さ
れ、遅延回路１０４の遅延時間だけ遅れた図２（ｅ）に
示すカウント用クロックＳＣＫをカウンタのＣＫに供給
したときには、生成用クロックＣＬＫとの差が同期およ
び信号遅延によって吸収されることとなって、出力デー
タＤｏに影響が及ぶことがなくなる。以上のように本実
施形態のパルス幅信号変換回路では、ＰＷＭ信号Ｄｉを
パラレルのデジタルデータに変換する際に、エッジ検出
回路１０２によりＰＷＭ信号Ｄｉの立上がりエッジを検
出し、ゲート１０３によて変換用クロックＣＬＫをエッ
ジ検出したタイミングで同期し、遅延回路１０４により
所定時間遅延してカウント用クロックＳＣＫを出力し、
アップ／ダウンカウンタ１０１では、エッジ検出のタイ
ミングでリセットし、ＰＷＭ信号Ｄｉをカウント用クロ
ックＳＣＫでカウントアップまたはカウントダウンす
る。これにより、ＰＷＭ信号Ｄｉを生成するためのクロ
ックと該ＰＷＭ信号Ｄｉをパラレルのデジタルデータに
変換するための変換用クロックＣＬＫとの間に差があっ
ても、ゲート１０３による同期および遅延回路１０４に
よる信号遅延によって吸収されるので、結果として、画
一的にかつ正確にパルス幅信号を変換することができ
る。
【０００７】
【発明の効果】以上説明したように、本発明のパルス幅
信号変換回路によれば、パルス幅信号をパラレルのデジ
タルデータに変換する際に、エッジ検出手段によりパル
ス幅信号の立上がりまたは立下がりエッジを検出し、同
期手段により変換用クロックをエッジ検出手段により検
出したタイミングで同期させたカウント用クロックとし
て出力し、アップ／ダウンカウンタでは、エッジ検出手
段により検出したタイミングでリセットし、パルス幅信
号を同期クロックでカウントアップまたはカウントダウ
ンすることとしたので、パルス幅信号を生成するための
クロックと該パルス幅信号をパラレルのデジタルデータ
に変換するための変換用クロックとの間に差がある場合
でも、同期手段において変換用クロックがエッジ検出し
たタイミングで同期され、所定時間の信号遅延が付加さ
れることによって該クロック差が吸収されるので、結果
として、画一的にかつ正確にパルス幅信号を変換し得る
パルス幅信号変換回路を提供することができる。
信号変換回路によれば、パルス幅信号をパラレルのデジ
タルデータに変換する際に、エッジ検出手段によりパル
ス幅信号の立上がりまたは立下がりエッジを検出し、同
期手段により変換用クロックをエッジ検出手段により検
出したタイミングで同期させたカウント用クロックとし
て出力し、アップ／ダウンカウンタでは、エッジ検出手
段により検出したタイミングでリセットし、パルス幅信
号を同期クロックでカウントアップまたはカウントダウ
ンすることとしたので、パルス幅信号を生成するための
クロックと該パルス幅信号をパラレルのデジタルデータ
に変換するための変換用クロックとの間に差がある場合
でも、同期手段において変換用クロックがエッジ検出し
たタイミングで同期され、所定時間の信号遅延が付加さ
れることによって該クロック差が吸収されるので、結果
として、画一的にかつ正確にパルス幅信号を変換し得る
パルス幅信号変換回路を提供することができる。
【図１】本発明の一実施形態に係るパルス幅信号変換回
路の構成図である。
路の構成図である。
【図２】実施形態のパルス幅信号変換回路の動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図３】従来のパルス幅信号変換回路の構成図である。
【符号の説明】 １０１，３０１ アップ／ダウンカウンタ １０２ エッジ検出回路 １０３ ゲート（同期手段） １０４ 遅延回路（同期手段） ３０２ タイミング発生回路 Ｄｉ ＰＷＭ信号 ＣＬＫ 変換用クロック Ｄｏ，Ｄｏ’ 出力データ（変換したパラレルのデジ
タルデータ）
タルデータ）
Claims (2)
- 【請求項１】 パルス幅信号の立上がりまたは立下がり
エッジを検出するエッジ検出手段と、 前記パルス幅信号をパラレルデータに変換する変換用ク
ロックを前記エッジ検出手段により検出したタイミング
で同期させたカウント用クロックを出力する同期手段
と、 前記エッジ検出手段により検出したタイミングでリセッ
トされ、前記パルス幅信号を前記カウント用クロックで
カウントアップまたはカウントダウンするアップ／ダウ
ンカウンタと、を有することを特徴とするパルス幅信号
変換回路。 - 【請求項２】 前記同期手段は、前記変換用クロックを
前記エッジ検出手段により検出したタイミングで同期さ
せ、所定時間遅延させて前記カウント用クロックを出力
することを特徴とする請求項１に記載のパルス幅信号変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313384A JP2000138588A (ja) | 1998-11-04 | 1998-11-04 | パルス幅信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313384A JP2000138588A (ja) | 1998-11-04 | 1998-11-04 | パルス幅信号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000138588A true JP2000138588A (ja) | 2000-05-16 |
Family
ID=18040625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10313384A Pending JP2000138588A (ja) | 1998-11-04 | 1998-11-04 | パルス幅信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000138588A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016027676A1 (ja) * | 2014-08-19 | 2016-02-25 | ソニー株式会社 | Ｐｗｍ復調回路、ならびに受信装置および伝送システム |
| CN112558514A (zh) * | 2020-11-17 | 2021-03-26 | 中山大学 | 一种多设备硬件同步方法 |
| CN112771736A (zh) * | 2018-09-26 | 2021-05-07 | Asml荷兰有限公司 | 在光刻系统中提供高精度延迟的装置和方法 |
-
1998
- 1998-11-04 JP JP10313384A patent/JP2000138588A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016027676A1 (ja) * | 2014-08-19 | 2016-02-25 | ソニー株式会社 | Ｐｗｍ復調回路、ならびに受信装置および伝送システム |
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| CN112558514A (zh) * | 2020-11-17 | 2021-03-26 | 中山大学 | 一种多设备硬件同步方法 |
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