JP2000092034A - カウンタインタフェース - Google Patents
カウンタインタフェースInfo
- Publication number
- JP2000092034A JP2000092034A JP10261223A JP26122398A JP2000092034A JP 2000092034 A JP2000092034 A JP 2000092034A JP 10261223 A JP10261223 A JP 10261223A JP 26122398 A JP26122398 A JP 26122398A JP 2000092034 A JP2000092034 A JP 2000092034A
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- JP
- Japan
- Prior art keywords
- clock
- signal
- counter
- control signal
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 リロード信号と分周クロックの同期を取っ
てカウンタの精度を高めることを目的とする。 【解決手段】クロック１１とそれを分周した分周クロッ
ク１２とを用いて、カウンタ７をプリセットするための
リロード信号１６を出力するカウンタインタフェース１
０において、伝送データを受けて同期フレームが含まれ
ていればクロック１１に同期して同期指令信号１３を出
力する演算処理部１と、同期指令信号１３を入力すると
クロック１１に同期してクロック１１の１周期分のパル
ス信号１４を出力する制御信号変換部２と、クロック１
１の立ち下がりで制御信号変換部２の信号１４をホール
ドする制御信号保持部３と、クロック１１に基づいて分
周クロック１２を遅延させる遅延回路４と、制御信号保
持部３の信号でセットし、遅延回路４の信号でリセット
してリロード信号１６を出力するリロード信号部５とを
備える。
てカウンタの精度を高めることを目的とする。 【解決手段】クロック１１とそれを分周した分周クロッ
ク１２とを用いて、カウンタ７をプリセットするための
リロード信号１６を出力するカウンタインタフェース１
０において、伝送データを受けて同期フレームが含まれ
ていればクロック１１に同期して同期指令信号１３を出
力する演算処理部１と、同期指令信号１３を入力すると
クロック１１に同期してクロック１１の１周期分のパル
ス信号１４を出力する制御信号変換部２と、クロック１
１の立ち下がりで制御信号変換部２の信号１４をホール
ドする制御信号保持部３と、クロック１１に基づいて分
周クロック１２を遅延させる遅延回路４と、制御信号保
持部３の信号でセットし、遅延回路４の信号でリセット
してリロード信号１６を出力するリロード信号部５とを
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、カウンタインタフ
ェースに関し、特に動作クロックの異なる演算処理部な
らびに制御信号変換部とカウンタとの間であらゆるタイ
ミングの制御信号を扱うカウンタインタフェースに関す
る。
ェースに関し、特に動作クロックの異なる演算処理部な
らびに制御信号変換部とカウンタとの間であらゆるタイ
ミングの制御信号を扱うカウンタインタフェースに関す
る。
【０００２】
【従来の技術】複数の電子装置を通信回線で接続して相
互に同期を取る必要がある場合、例えば通信の伝送周期
を一定にするため同期フレームというデータを送受信す
る場合や、１台の制御装置で複数のサーボモータの同期
運転をする際に同期フレームというデータを送受信して
完全な同期を取るような場合、カウンタのプリセット値
をリロードするタイミングを完全に同期させる必要があ
る。この同期がとれない場合、通信がうまく行なわれな
くなるとか、モータの同期運転が十分でなくなり、モー
タを用いた機械装置の性能が著しく低下するという問題
があった。そのため、カウンタのプリセットの同期をと
るカウンタインタフェースが開発されている。その従来
の回路を図３を用いて説明する。図において、１１は基
準となるクロックであり、１２はクロック１１を６分周
した分周クロックである。１は通信装置の伝送データと
クロック１１を受け、データの中から同期データを検出
するとクロック１１に同期して同期指令信号１３を出力
する演算処理装置、２は同期指令信号１３を入力すると
クロック１１に同期してクロック１１と同じ時間幅のパ
ルス信号１４を出力する制御信号変換部、３はインバー
タ６１で反転されたクロック１１の立ち下がりで信号１
４を保持して信号１５を出力する制御信号保持部、５は
信号１５でセットし、分周クロック１２をインバータ６
２で反転した信号でリセットして生成されるリロード信
号２６を出力するリロード信号部である。そして演算処
理部１と、制御信号変換部２、制御信号保持部３、リロ
ード信号部５、インバータ６１、６２とでカウンタイン
タフェース２０を成している。８はカウンタ７のプリセ
ット値１７を常時出力しているプリセット部であり、カ
ウンタ７がリロード信号２６を受けると、カウンタ７
は、カウント値をプリセット値１７にセットし、分周ク
ロック１２をカウントアップまたはカウントダウンして
カウント値２８を出力する。
互に同期を取る必要がある場合、例えば通信の伝送周期
を一定にするため同期フレームというデータを送受信す
る場合や、１台の制御装置で複数のサーボモータの同期
運転をする際に同期フレームというデータを送受信して
完全な同期を取るような場合、カウンタのプリセット値
をリロードするタイミングを完全に同期させる必要があ
る。この同期がとれない場合、通信がうまく行なわれな
くなるとか、モータの同期運転が十分でなくなり、モー
タを用いた機械装置の性能が著しく低下するという問題
があった。そのため、カウンタのプリセットの同期をと
るカウンタインタフェースが開発されている。その従来
の回路を図３を用いて説明する。図において、１１は基
準となるクロックであり、１２はクロック１１を６分周
した分周クロックである。１は通信装置の伝送データと
クロック１１を受け、データの中から同期データを検出
するとクロック１１に同期して同期指令信号１３を出力
する演算処理装置、２は同期指令信号１３を入力すると
クロック１１に同期してクロック１１と同じ時間幅のパ
ルス信号１４を出力する制御信号変換部、３はインバー
タ６１で反転されたクロック１１の立ち下がりで信号１
４を保持して信号１５を出力する制御信号保持部、５は
信号１５でセットし、分周クロック１２をインバータ６
２で反転した信号でリセットして生成されるリロード信
号２６を出力するリロード信号部である。そして演算処
理部１と、制御信号変換部２、制御信号保持部３、リロ
ード信号部５、インバータ６１、６２とでカウンタイン
タフェース２０を成している。８はカウンタ７のプリセ
ット値１７を常時出力しているプリセット部であり、カ
ウンタ７がリロード信号２６を受けると、カウンタ７
は、カウント値をプリセット値１７にセットし、分周ク
ロック１２をカウントアップまたはカウントダウンして
カウント値２８を出力する。
【０００３】次に、各部の信号波形を示す図４を用いて
カウンタインタフェース２０の動作について説明する。
まず、演算処理部１へ伝送データを入力し、そこに同期
をとる必要性を示す同期フレームが含まれているとき
は、クロック１１に同期してカウンタ７のプリセットを
要求する同期指令信号１３を出力する。この信号を入力
した制御信号変換部２は、クロック１１の立上りエッジ
に同期してクロック１１の１周期分のパルス信号１４を
出力する。この信号１４は制御信号保持部３によってク
ロック１１の立ち下りエッジで保持され、信号１５が出
力される。リロード信号部５は、信号１５の立ち上がり
エッジによってリロード信号２６をＨレベルにし、分周
クロック１２の立ち上がりエッジでリロード信号２６を
Ｌレベルにする。ただし、制御信号保持部３の信号１５
がＨレベルのときのクロック１１の立ち下りエッジによ
り、リロード信号２６はＨレベルになる。こうしてリロ
ード信号２６は、カウンタ７に入力されている分周クロ
ック１２の立ち上がりエッジに同期される。従って、演
算処理部１で出力されたプリセットを要求する信号１３
は、カウンタ７に入力される分周クロック１２の立ち上
がりエッジで同期されるので、カウンタ７でも捕らえる
ことができるのである。
カウンタインタフェース２０の動作について説明する。
まず、演算処理部１へ伝送データを入力し、そこに同期
をとる必要性を示す同期フレームが含まれているとき
は、クロック１１に同期してカウンタ７のプリセットを
要求する同期指令信号１３を出力する。この信号を入力
した制御信号変換部２は、クロック１１の立上りエッジ
に同期してクロック１１の１周期分のパルス信号１４を
出力する。この信号１４は制御信号保持部３によってク
ロック１１の立ち下りエッジで保持され、信号１５が出
力される。リロード信号部５は、信号１５の立ち上がり
エッジによってリロード信号２６をＨレベルにし、分周
クロック１２の立ち上がりエッジでリロード信号２６を
Ｌレベルにする。ただし、制御信号保持部３の信号１５
がＨレベルのときのクロック１１の立ち下りエッジによ
り、リロード信号２６はＨレベルになる。こうしてリロ
ード信号２６は、カウンタ７に入力されている分周クロ
ック１２の立ち上がりエッジに同期される。従って、演
算処理部１で出力されたプリセットを要求する信号１３
は、カウンタ７に入力される分周クロック１２の立ち上
がりエッジで同期されるので、カウンタ７でも捕らえる
ことができるのである。
【０００４】
【発明が解決しようとする課題】しかしながら、制御信
号保持部３の信号１５が、分周クロック１２の立ち上が
りエッジよりその１クロック前に発生した場合、タイミ
ングによってはリロード信号２６は分周クロック１２の
立ち上がりエッジを２回に亘ってまたがる信号になる。
カウンタ７は、分周クロック１２の立ち上がりエッジで
リロード信号２６がＨレベルであれば初期値を読み込ん
でしまうため、２回連続して初期値を取り込んでいた。
その結果、カウントする期間がずれてしまうことになり
カウンタの精度が悪化するという問題があった。そこで
本発明は、かかる問題を解消するためになされたもので
あり、リロード信号と分周クロックの同期を取ってカウ
ンタの精度を高めることを目的とするものである。
号保持部３の信号１５が、分周クロック１２の立ち上が
りエッジよりその１クロック前に発生した場合、タイミ
ングによってはリロード信号２６は分周クロック１２の
立ち上がりエッジを２回に亘ってまたがる信号になる。
カウンタ７は、分周クロック１２の立ち上がりエッジで
リロード信号２６がＨレベルであれば初期値を読み込ん
でしまうため、２回連続して初期値を取り込んでいた。
その結果、カウントする期間がずれてしまうことになり
カウンタの精度が悪化するという問題があった。そこで
本発明は、かかる問題を解消するためになされたもので
あり、リロード信号と分周クロックの同期を取ってカウ
ンタの精度を高めることを目的とするものである。
【０００５】
【課題を解決するための手段】本発明のカウンタインタ
フェースは、伝送データを受けて同期フレームが含まれ
ていればクロックに同期して同期指令信号を出力する演
算処理部と、該同期指令信号を入力するとクロックに同
期してクロックの１周期分のパルス信号を出力する制御
信号変換部と、クロックの立ち下がりで該制御信号変換
部の信号をホールドする制御信号保持部と、クロックに
基づいて分周クロックを遅延させる遅延回路と、前記制
御信号保持部の信号でセットし、前記遅延回路の信号で
リセットして前記リロード信号を出力するリロード信号
部とを備えたことを特徴としたのである。このため、連
続するクロックエッジでプリセットされることがなくな
るのでカウンタのカウント精度を向上することができる
のである。
フェースは、伝送データを受けて同期フレームが含まれ
ていればクロックに同期して同期指令信号を出力する演
算処理部と、該同期指令信号を入力するとクロックに同
期してクロックの１周期分のパルス信号を出力する制御
信号変換部と、クロックの立ち下がりで該制御信号変換
部の信号をホールドする制御信号保持部と、クロックに
基づいて分周クロックを遅延させる遅延回路と、前記制
御信号保持部の信号でセットし、前記遅延回路の信号で
リセットして前記リロード信号を出力するリロード信号
部とを備えたことを特徴としたのである。このため、連
続するクロックエッジでプリセットされることがなくな
るのでカウンタのカウント精度を向上することができる
のである。
【０００６】
【発明の実施の形態】以下、本発明の具体的実施例につ
いて図を用いて説明する。図１は本発明のカウンタイン
タフェースの構成を示すブロック図である。図におい
て、カウンタインタフェース１０が図３に示した従来の
カウンタインタフェース２０と異なるのは遅延回路４が
追加された点である。遅延回路４は分周クロック１２を
クロック１１に同期して遅延する機能を持っており、そ
の信号がインバータ６２を介してリロード信号部５のリ
セット信号とされている。その他の構成要素で図３と同
じ符号を持つものは同じ動作をする。次に動作について
説明する。まず、演算処理部１が伝送データを入力し、
そこに同期をとる必要性を示す同期フレームが含まれて
いるときは、クロック１１に同期してカウンタ７のプリ
セットを要求する同期指令信号１３を出力する。この信
号を入力した制御信号変換部２は、クロック１１の立上
りエッジに同期してクロック１１の１周期分のパルス信
号１４を出力する。この信号１４は制御信号保持部３に
よってクロック１１の立ち下りエッジで保持され、信号
１５が出力される。遅延回路４はクロック１１に同期し
て分周クロック２を遅延させ、信号１７を出力する。
いて図を用いて説明する。図１は本発明のカウンタイン
タフェースの構成を示すブロック図である。図におい
て、カウンタインタフェース１０が図３に示した従来の
カウンタインタフェース２０と異なるのは遅延回路４が
追加された点である。遅延回路４は分周クロック１２を
クロック１１に同期して遅延する機能を持っており、そ
の信号がインバータ６２を介してリロード信号部５のリ
セット信号とされている。その他の構成要素で図３と同
じ符号を持つものは同じ動作をする。次に動作について
説明する。まず、演算処理部１が伝送データを入力し、
そこに同期をとる必要性を示す同期フレームが含まれて
いるときは、クロック１１に同期してカウンタ７のプリ
セットを要求する同期指令信号１３を出力する。この信
号を入力した制御信号変換部２は、クロック１１の立上
りエッジに同期してクロック１１の１周期分のパルス信
号１４を出力する。この信号１４は制御信号保持部３に
よってクロック１１の立ち下りエッジで保持され、信号
１５が出力される。遅延回路４はクロック１１に同期し
て分周クロック２を遅延させ、信号１７を出力する。
【０００７】リロード信号部５は、信号１５の立ち上が
りエッジによってリロード信号１６をＨレベルにし、遅
延回路１７で遅延された信号１７の立ち上がりエッジで
リロード信号１６をＬレベルにする。ただし、制御信号
保持部３の信号１５がＨレベルのときのクロック１１の
立ち下りエッジにより、リロード信号１６はＨレベルに
なる。こうしてリロード信号１６は、カウンタ７に入力
されている分周クロック１２の立ち上がりエッジに同期
される。従って、演算処理部１で出力されたプリセット
を要求する信号１３はカウンタ７に入力され、分周クロ
ック１２の立ち上がりエッジで同期されるので、カウン
タ７でも捕らえることができるのである。従って、リロ
ード信号はカウンタクロックの立ち上がりエッジと確実
に１回重なるため、初期値の読み込みも確実に1回とな
るのである。
りエッジによってリロード信号１６をＨレベルにし、遅
延回路１７で遅延された信号１７の立ち上がりエッジで
リロード信号１６をＬレベルにする。ただし、制御信号
保持部３の信号１５がＨレベルのときのクロック１１の
立ち下りエッジにより、リロード信号１６はＨレベルに
なる。こうしてリロード信号１６は、カウンタ７に入力
されている分周クロック１２の立ち上がりエッジに同期
される。従って、演算処理部１で出力されたプリセット
を要求する信号１３はカウンタ７に入力され、分周クロ
ック１２の立ち上がりエッジで同期されるので、カウン
タ７でも捕らえることができるのである。従って、リロ
ード信号はカウンタクロックの立ち上がりエッジと確実
に１回重なるため、初期値の読み込みも確実に1回とな
るのである。
【０００８】
【発明の効果】以上説明したように本を発明によれば、
あらゆるタイミングで発行されたリロード要求の制御信
号を受けてもカウンタインタフェース回路でカウンタ回
路に適合したリロード信号を出力するため、カウンタ回
路の精度を向上することができる。
あらゆるタイミングで発行されたリロード要求の制御信
号を受けてもカウンタインタフェース回路でカウンタ回
路に適合したリロード信号を出力するため、カウンタ回
路の精度を向上することができる。
【図１】本発明のカウンタインタフェースのブロック図
【図２】本発明のカウンタインタフェースの各部の信号
波形図
波形図
【図３】従来のカウンタインタフェースのブロック図
【図４】従来のカウンタインタフェースの各部の信号波
形図
形図
１ 演算処理部 ２ 制御信号変換部 ３ 制御信号保持部 ４ 遅延回路 ５ リロード信号部 ７ カウンタ ８ プリセット部 １０、２０ カウンタインタフェース １１ クロック １２ 分周クロック １３ 同期指令信号 １６ リロード信号 ６１、６２ インバータ 整理番号 １２６１３
Claims (1)
- 【請求項１】クロックとそれを分周した分周クロックと
を用いて、伝送データに基づいてカウンタをプリセット
するためのリロード信号を出力するカウンタインタフェ
ースにおいて、 前記伝送データを受けて同期フレームが含まれていれば
前記クロックに同期して同期指令信号を出力する演算処
理部と、 該同期指令信号を入力すると前記クロックに同期して前
記クロックの１周期分のパルス信号を出力する制御信号
変換部と、 前記クロックの立ち下がりで該制御信号変換部の信号を
ホールドする制御信号保持部と、 前記クロックに基づ
いて前記分周クロックを遅延させる遅延回路と、 前記制御信号保持部の信号でセットし、前記遅延回路の
信号でリセットして前記リロード信号を出力するリロー
ド信号部とを備えたことを特徴とするカウンタインタフ
ェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261223A JP2000092034A (ja) | 1998-09-16 | 1998-09-16 | カウンタインタフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261223A JP2000092034A (ja) | 1998-09-16 | 1998-09-16 | カウンタインタフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000092034A true JP2000092034A (ja) | 2000-03-31 |
Family
ID=17358863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10261223A Pending JP2000092034A (ja) | 1998-09-16 | 1998-09-16 | カウンタインタフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000092034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113867476A (zh) * | 2021-12-02 | 2021-12-31 | 深圳市鼎阳科技股份有限公司 | 一种信号发生装置和方法 |
-
1998
- 1998-09-16 JP JP10261223A patent/JP2000092034A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113867476A (zh) * | 2021-12-02 | 2021-12-31 | 深圳市鼎阳科技股份有限公司 | 一种信号发生装置和方法 |
| CN113867476B (zh) * | 2021-12-02 | 2022-03-01 | 深圳市鼎阳科技股份有限公司 | 一种信号发生装置和方法 |
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