JPH04373230A - ビット位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速ディジタル信号の
伝送において、受信側装置の内部クロックを受信データ
の位相に調整して安定したデータ受信を可能にするビッ
ト位相同期回路に関する。

【０００２】

【従来の技術】図７は、従来のビット位相同期回路の構
成例を示すブロック図である。なお、本従来例は、特願
平２−１１５５５９号「ビット位相同期回路」に示され
ているものである。

【０００３】図において、データ変化点検出手段７０の
排他的論理和回路７１は、受信データ信号Ｄｉｎの変化
点でデータ変化点検出パルスＤｅ　を出力する。クロッ
ク立ち上がり検出手段７５の論理積回路７６は、内部ク
ロックＣＫｉ　の立ち上がりに応じてクロック立ち上が
り検出パルスＣｅ　を出力する。なお、データ変化点検
出パルスＤｅ　およびクロック立ち上がり検出パルスＣ
ｅ　のパルス幅は、各遅延素子７２，７７に設定される
遅延量で決定される。

【０００４】受信データ信号Ｄｉｎの変化点と、内部ク
ロックＣＫｉ　の立ち上がりが近接している場合、すな
わち内部クロックＣＫｉ　による受信データ信号Ｄｉｎ
のラッチ動作が不確定となる位相非同期状態では、デー
タ変化点検出パルスＤｅ　とクロック立ち上がり検出パ
ルスＣｅ　とを入力とする同期判定手段８０の論理積回
路８１は、その重なり時間に対応するパルス幅を有する
非同期検出パルスＣＳを出力する。

【０００５】この非同期検出パルスＣＳが発生すると、
クロック選択手段８５のトグル形フリップフロップ８６
は、選択信号ＳＥＬの論理を反転する。したがって、セ
レクタ８７は、選択信号ＳＥＬの反転により選択するク
ロックＣＫ、ＣＫｂ　を切り替え、内部クロックＣＫｉ
　の位相をπだけずらす。

【０００６】このようにして新たに選択された内部クロ
ックＣＫｉ　の立ち上がりは、受信データ信号Ｄｉｎの
変化点とは十分な位相差（切り替え時点では約π）があ
るので、受信データ信号Ｄｉｎが入力されるラッチ回路
９１では、確実に受信データを取り込むことができる。

【０００７】なお、ラッチ回路９２では、システムクロ
ックＣＫｓ　に同期してラッチ回路１１が出力する受信
データを取り込むことにより、システム全体と同期をと
った再生データを得ることができる。

【０００８】

【発明が解決しようとする課題】このような従来のビッ
ト位相同期回路では、主要な構成要素であるデータ変化
点検出手段７０およびクロック立ち上がり検出手段７５
において、受信データの変化点の検出およびクロックの
立ち上がり点の検出のために遅延素子７２，７７が用い
られている。

【０００９】ところで、受信データのビットレートが高
くなると、それに反比例した微小な遅延時間を正確に実
現する遅延素子が不可欠になる。しかし、ディジタル集
積回路の内部における遅延素子は、複数のゲートあるい
は複数の配線長の線路を用いており、高速データに対応
させることが困難になってきている。すなわち、ゲート
によるものは一般に使用されている半導体で実現できる
最小の遅延量が約　３００〜４００　ピコ秒以上と大き
く、また製造上のバラツキも大きいために２ギガビット
毎秒以上のビットレートに適用することが困難であった
。また、線路によるものは大きなチップ面積を必要とす
るために集積化に不都合であった。

【００１０】本発明は、遅延素子を含まない構成により
２ギガビット毎秒以上のビットレートに対応することが
できるビット位相同期回路を提供することを目的とする
。

【００１１】

【課題を解決するための手段】本発明は、受信データの
ビットレートに対応する周波数の内部クロックを受信デ
ータの位相に合わせた位相に調整し、この内部クロック
によって受信データの取り込み、後段の回路に送出する
とともに後段の回路の動作位相を決定するためのクロッ
クを供給するビット位相同期回路において、前記内部ク
ロックは、同一の周波数を有しかつ相異なる複数の位相
を有する多相クロックとして供給され、前記多相クロッ
クから１つのクロックを選択する第１のセレクタと、前
記多相クロックから前記第１のセレクタが選択するクロ
ックの次の位相のクロックを選択する第２のセレクタと
、前記第１のセレクタで選択されたクロックに同期して
前記受信データを取り込む第１のラッチ手段と、前記第
２のセレクタで選択されたクロックに同期して前記受信
データを取り込む第２のラッチ手段と、前記第１のラッ
チ手段および前記第２のラッチ手段に取り込まれた受信
データを所定のクロックサイクル数にわたって比較し、
連続した不一致検出により同期外れを判定する同期外れ
判定手段と、前記同期外れ判定手段が同期外れを判定し
たときに、前記第１のセレクタおよび前記第２のセレク
タに対して、それぞれ次の位相のクロックを選択させる
クロック選択制御手段とを備え、前記第２のラッチ手段
に取り込まれた受信データおよび前記第２のセレクタで
選択されたクロックを後段に出力する構成であることを
特徴とする。

【００１２】請求項２に記載の発明は、受信データのビ
ットレートに対応する周波数の内部クロックを受信デー
タの位相に合わせた位相に調整し、この内部クロックに
よって受信データの取り込み、後段の回路に送出すると
ともに後段の回路の動作位相を決定するためのクロック
を供給するビット位相同期回路において、前記内部クロ
ックは、同一の周波数を有しかつ相異なる複数の位相を
有する多相クロックとして供給され、前記多相クロック
から１つのクロックを選択する第１のセレクタと、前記
多相クロックから前記第１のセレクタが選択するクロッ
クの次の位相のクロックを選択する第２のセレクタと、
前記第１のセレクタで選択されたクロックに同期して前
記受信データを取り込む第１のラッチ手段と、前記第２
のセレクタで選択されたクロックに同期して前記受信デ
ータを取り込む第２のラッチ手段と、前記第１のラッチ
手段および前記第２のラッチ手段に取り込まれた受信デ
ータを所定のクロックサイクル数にわたって比較し、連
続した不一致検出により同期外れを判定する同期外れ判
定手段と、前記同期外れ判定手段が同期外れを判定した
ときに、前記第１のセレクタおよび前記第２のセレクタ
に対して、それぞれ直前の位相のクロックを選択させる
クロック選択制御手段とを備え、前記第１のラッチ手段
に取り込まれた受信データおよび前記第１のセレクタで
選択されたクロックを後段に出力する構成であることを
特徴とする。

【００１３】

【作用】図１は、本発明の基本構成例を示すブロック図
である。図において、本発明のビット位相同期回路には
、あらかじめ外部の位相調整手段（図外）から出力され
る同一周波数で相異なる位相の多相クロック１０が供給
される。なお、多相クロックの発生には、配線長差を利
用した遅延調整を行う必要があるが、本発明のビット位
相同期回路の前段で行うことができるので、複数のビッ
ト位相同期回路に対して共通な１つの回路を設けるだけ
でよく、またビット位相同期回路の集積化の支障にはな
らない。

【００１４】第１のセレクタ１２および第２のセレクタ
１３は、多相クロック１０の連続する位相のクロックを
それぞれ選択する。第１のラッチ手段１４は、第１のセ
レクタ１２によって選択された多相クロックの１つのク
ロックに応じて受信データ１１を取り込み、第２のラッ
チ手段１５は、第２のセレクタ１３によって選択された
多相クロックの１つのクロックに応じて受信データ１１
を取り込む。同期外れ判定手段１６は、第１のラッチ手
段１４および第２のラッチ手段１５が取り込んだ受信デ
ータを所定のクロックサイクル数にわたって比較し、連
続した不一致検出により同期外れを判定する。クロック
選択制御手段１７は、同期外れ判定手段１６が同期外れ
を判定したときに、第１のセレクタ１２および第２のセ
レクタ１３に対して、それぞれ次の位相のクロックある
いは直前の位相のクロックを選択するように切り換える
。

【００１５】なお、第１のセレクタ１２および第２のセ
レクタ１３で次の位相のクロックを選択する構成（請求
項１）では、同期確立時には受信データの変化点が第１
のラッチ手段１４のデータ取り込み時点の直前になるの
で、第２のラッチ手段１５が取り込むデータおよびその
取り込みタイミングとなる第２のセレクタ１３が選択し
たクロックを後段に出力する。

【００１６】また、第１のセレクタ１２および第２のセ
レクタ１３で直前の位相のクロックを選択する構成（請
求項２）では、同期確立時には受信データの変化点が第
２のラッチ手段１５のデータ取り込み時点の直後になる
ので、第１のラッチ手段１４が取り込むデータおよびそ
の取り込みタイミングとなる第１のセレクタ１２が選択
したクロックを後段に出力する。

【００１７】

【実施例】図２は、請求項１に記載の発明の一実施例の
構成を示すブロック図である。なお、本実施例では、説
明を容易にするために多相クロックの相数を４とし、論
理回路の表現はすべて正論理とし、クロックの作用はポ
ジティブエッジトリガとする。

【００１８】図２において、受信データは受信バッファ
２０を介して本回路内部のディジタル回路の入力電圧レ
ベルまで増幅される。４相の多相クロックは、入力バッ
ファ２１，２２，２３，２４を介してそれぞれ本回路内
部のディジタル回路の入力電圧レベルまで増幅され、セ
レクタ２５，２６に分配される。セレクタ２５，２６は
、共通に接続される４進カウンタ２７の出力値に従って
、左側の入力端子から順にかつそれぞれ異なるクロック
を選択出力する。たとえば、４進カウンタ２７の出力値
が「０」のときには、セレクタ２５は入力バッファ２１
からのクロックを選択し、セレクタ２６は入力バッファ
２２からのクロックを選択する。また、「１」のときに
は、セレクタ２５は入力バッファ２２からのクロックを
選択し、セレクタ２６は入力バッファ２３からのクロッ
クを選択する。Ｄフリップフロップ２８は、セレクタ２
５が選択したクロックの立ち上がりエッジで受信バッフ
ァ２０から入力されるデータを取り込み、Ｄフリップフ
ロップ２９は、セレクタ２６が選択したクロックの立ち
上がりエッジで受信バッファ２０から入力されるデータ
を取り込む。

【００１９】同期外れ判定回路１６は、排他的ＮＯＲ回
路３０、Ｄフリップフロップ３１，３２およびＮＡＮＤ
回路３３により構成される。Ｄフリップフロップ２８，
２９の各出力を取り込む排他的ＮＯＲ回路３０は、各Ｄ
フリップフロップ出力が異なる場合に「０」を出力し、
各Ｄフリップフロップ出力が一致する場合に「１」を出
力する。Ｄフリップフロップ３１，３２のクロック端子
には、セレクタ２５が選択したクロックが反転回路３４
を介して入力される。Ｄフリップフロップ３１では、そ
のクロックの立ち下がりエッジで排他的ＮＯＲ回路３０
の出力を取り込み、Ｄフリップフロップ３２はそのクロ
ックの立ち下がりエッジでＤフリップフロップ３１の出
力を取り込む。Ｄフリップフロップ２８およびＤフリッ
プフロップ２９が取り込んだデータが２クロック周期連
続して相違する場合には、Ｄフリップフロップ３１は２
回連続して「０」を取り込み、その２回目の「０」を取
り込むエッジでＤフリップフロップ３２も「０」を取り
込む。したがって、そのときにはＤフリップフロップ３
１，３２の反転出力はともに「１」となる。Ｄフリップ
フロップ３１，３２の各反転出力を取り込むＮＡＮＤ回
路３３は、各反転出力がともに「１」となると、「０」
を出力する。ＮＡＮＤ回路３３の出力は４進カウンタ２
７のホールド入力Ｈになっており、これが「０」になっ
ているときにはセレクタ２６が選択したクロックの立ち
上がりエッジで４進カウンタ２７がインクリメントされ
る（０→１→２→３→０→…）。

【００２０】Ｄフリップフロップ２９が取り込んだデー
タは出力バッファ３５を介して出力され、またセレクタ
２６が選択したクロックは出力バッファ３６を介して出
力され、それぞれ後段で用いられる。

【００２１】図３は、請求項１に記載の発明の第一実施
例の動作を説明するタイムチャートである。なお、タイ
ムチャートは左から右に向かって時間が進行し、タイム
チャートの波形番号は図２に示すブロック図の同一番号
各部の出力波形に対応する。また、本タイムチャートは
同期がとれていない状態から始まり、同期が確立するま
での様子を示す。

【００２２】以下、本タイムチャートを参照して本実施
例の動作について説明する。受信バッファ２０の出力と
して示される受信データの前半は、伝送路のゆらぎある
いは外来雑音によって波形が乱れて同期外れを起こして
いる。４進カウンタ２７の出力値は、受信データの前半
で「１（０１）」を示している。したがって、セレクタ
２５，２６は受信データの前半で入力バッファ２２，２
３からのクロックを選択する。セレクタ２５，２６が選
択したクロック（入力バッファ２２，２３からのクロッ
ク）の立ち上がりエッジでそれぞれ受信データを取り込
むＤフリップフロップ２８，２９は、「０」，「１」を
相次いで出力し（ａ，ｂ）、次のタイミングで「１」，
「０」を相次いで出力する（ｃ，ｄ）。

【００２３】ここで、排他的ＮＯＲ回路３０は各タイミ
ングでその不一致を検出して「０」を出力し（ｅ，ｆ）
、Ｄフリップフロップ３１はセレクタ２５が選択したク
ロックの立ち下がりエッジで「１」を出力し（ｇ）、Ｄ
フリップフロップ３２はセレクタ２５が選択したクロッ
クの次の立ち下がりエッジで「１」を出力する（ｈ）。 したがって、ＮＡＮＤ回路３３は、Ｄフリップフロップ
３１，３２の各反転出力が「１」になるので「０」を出
力する（ｉ）。この連続した不一致を検出したことを示
すＮＡＮＤ回路３３の出力は、４進カウンタ２７のホー
ルド入力Ｈを「０」とするものである。４進カウンタ２
７では、セレクタ２６が選択したクロックの立ち上がり
エッジで出力値のインクリメントを行い（ｊ）、「２（
１０）」を出力する。したがって、セレクタ２５，２６
は、入力バッファ２３，２４からのクロックを選択する
。

【００２４】このクロックの切り換え後は、セレクタ２
５が選択したクロックの立ち下がりエッジでＤフリップ
フロップ３１の出力が「０」となり（ｋ）、ＮＡＮＤ回
路３３の出力が「１」となって４進カウンタ２７がホー
ルドされる（ｍ）。セレクタ２５，２６が選択したクロ
ック（入力バッファ２３，２４からのクロック）の立ち
上がりエッジでそれぞれ受信データを取り込むＤフリッ
プフロップ２８，２９は、「０」，「０」を相次いで出
力し（ｐ，ｑ）、次のタイミングで「１」，「１」を相
次いで出力する（ｒ，ｓ）。ここで、排他的ＮＯＲ回路
３０はそれぞれその一致を検出して「１」を出力し（ｔ
，ｕ）、Ｄフリップフロップ３２はセレクタ２５が選択
したクロックの立ち下がりエッジで「０」を出力する（
ｖ）。

【００２５】このように、本実施例では、ＮＡＮＤ回路
３３の出力が「０」となって位相非同期状態が検出され
たときに、多相クロックの中から次の位相のクロックを
選択することによりビット位相同期を確立する。これは
、同期確立時には受信データの変化点がＤフリップフロ
ップ２８のデータ取り込み時点の直前になるので、Ｄフ
リップフロップ２９が取り込むデータおよびその取り込
みタイミングとなるセレクタ２６が選択したクロックを
後段に出力する。すなわち、データ取り込み時点が変化
点から遠くになるので、伝送系のゆらぎ（ジッタ）によ
る誤りの発生確率を低減することができる。

【００２６】以上説明した請求項１に記載の発明の実施
例に対して、請求項２に記載の発明は、多相クロックの
切り換え時に直前の位相のクロックを選択することによ
りビット位相同期を確立する構成である。

【００２７】図４および図５は、請求項２に記載の発明
の実施例構成を示すブロック図およびその動作を説明す
るタイムチャートである。本実施例の特徴とするところ
は、４進カウンタ４１を減算カウンタで構成し、ＮＡＮ
Ｄ回路３３の出力が「０」になっているときにセレクタ
２６が選択したクロックの立ち上がりエッジで４進カウ
ンタ４１をデクリメントする（３→２→１→０→３→…
）。また、Ｄフリップフロップ２８が取り込んだデータ
は出力バッファ３５を介して出力され、またセレクタ２
５が選択したクロックは出力バッファ３６を介して出力
され、それぞれ後段で用いられる。

【００２８】本実施例における動作は、図２および図３
に示した実施例と基本的には同じであるが、ＮＡＮＤ回
路３３の出力が「０」となって位相非同期状態が検出さ
れたときに、多相クロックの中から直前の位相のクロッ
クを選択することによりビット位相同期を確立すること
を特徴とする。すなわち、セレクタ２５，２６は、それ
ぞれ入力バッファ２２，２３からのクロックを入力バッ
ファ２１，２２からのクロックに切り換える。これによ
り、同期確立時には受信データの変化点がＤフリップフ
ロップ２８のデータ取り込み時点の直後になるので、Ｄ
フリップフロップ２８が取り込むデータおよびその取り
込みタイミングとなるセレクタ２５が選択したクロック
を後段に出力する。すなわち、データ取り込み時点が変
化点から遠くになるので、伝送系のゆらぎ（ジッタ）に
よる誤りの発生確率を低減することができる。

【００２９】なお、図３および図５に示す受信データ波
形（２０）は、それぞれ説明上都合のよいものを用いて
いるが、一方の受信データを他方の回路に加えた場合に
は、同期確立までにセレクタ２５，２６の切り換えがそ
れぞれ３回行われる。これは、各実施例回路の性能差に
よるものではなく、受信データの位相状態に応じて同期
確立までに必要な最大のセレクタ切り換え回数が多相ク
ロックの相数から１を引いた値であることを示している
。

【００３０】図６は、多チャネルのデータ受信回路を構
成する場合における従来構成と本発明構成の相違点を説
明する図である。図６（ａ）　は従来構成であるが、チ
ャネルごとのビット位相同期回路６０に集積化に不都合
な遅延素子（ＤＬ）６１を含む回路が設けられる。図６
（ｂ）　は本発明による構成であるが、遅延素子（ＤＬ
）６１を必要とするのは全チャネルに共通に多相クロッ
クを供給する多相クロック発生回路６２のみである。チ
ャネルごとのビット位相同期回路６３は、図２あるいは
図４に示す構成例のように遅延素子を必要としない構成
であるので集積化が極めて容易になる。

【００３１】

【発明の効果】以上説明したように本発明は、内部に遅
延素子を含まないビット位相同期回路を構成することが
できるので、２ギガビット毎秒以上のビットレートを有
する高速データの受信回路にも適用することができる。 また、一般に使用されている半導体素子を用いて集積化
することができるので、装置の小型化を実現することが
できる。

【図面の簡単な説明】

【図１】本発明の基本構成例を示すブロック図である。

【図２】請求項１に記載の発明の一実施例の構成を示す
ブロック図である。

【図３】請求項１に記載の発明の第一実施例の動作を説
明するタイムチャートである。

【図４】請求項２に記載の発明の一実施例の構成を示す
ブロック図である。

【図５】請求項２に記載の発明の第一実施例の動作を説
明するタイムチャートである。

【図６】多チャネルのデータ受信回路を構成する場合に
おける従来構成と本発明構成の相違点を説明する図であ
る。

【図７】従来のビット位相同期回路の構成例を示すブロ
ック図である。

【符号の説明】 １０　　多相クロック １１　　受信データ １２，１３　　セレクタ １４，１５　　ラッチ手段 １６　　同期外れ判定手段 １７　　クロック選択制御手段 ２０　　受信バッファ ２１，２２，２３，２４　　入力バッファ２５，２６　
　セレクタ ２７，４１　　４進カウンタ ２８，２９　　Ｄフリップフロップ ３０　　排他的ＮＯＲ回路 ３１，３２　　Ｄフリップフロップ ３３　　ＮＡＮＤ回路 ３４　　反転回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　受信データのビットレートに対応する
   周波数の内部クロックを受信データの位相に合わせた位
   相に調整し、この内部クロックによって受信データの取
   り込み、後段の回路に送出するとともに後段の回路の動
   作位相を決定するためのクロックを供給するビット位相
   同期回路において、前記内部クロックは、同一の周波数
   を有しかつ相異なる複数の位相を有する多相クロックと
   して供給され、前記多相クロックから１つのクロックを
   選択する第１のセレクタと、前記多相クロックから前記
   第１のセレクタが選択するクロックの次の位相のクロッ
   クを選択する第２のセレクタと、前記第１のセレクタで
   選択されたクロックに同期して前記受信データを取り込
   む第１のラッチ手段と、前記第２のセレクタで選択され
   たクロックに同期して前記受信データを取り込む第２の
   ラッチ手段と、前記第１のラッチ手段および前記第２の
   ラッチ手段に取り込まれた受信データを所定のクロック
   サイクル数にわたって比較し、連続した不一致検出によ
   り同期外れを判定する同期外れ判定手段と、前記同期外
   れ判定手段が同期外れを判定したときに、前記第１のセ
   レクタおよび前記第２のセレクタに対して、それぞれ次
   の位相のクロックを選択させるクロック選択制御手段と
   を備え、前記第２のラッチ手段に取り込まれた受信デー
   タおよび前記第２のセレクタで選択されたクロックを後
   段に出力する構成であることを特徴とするビット位相同
   期回路。
2. 【請求項２】　　受信データのビットレートに対応する
   周波数の内部クロックを受信データの位相に合わせた位
   相に調整し、この内部クロックによって受信データの取
   り込み、後段の回路に送出するとともに後段の回路の動
   作位相を決定するためのクロックを供給するビット位相
   同期回路において、前記内部クロックは、同一の周波数
   を有しかつ相異なる複数の位相を有する多相クロックと
   して供給され、前記多相クロックから１つのクロックを
   選択する第１のセレクタと、前記多相クロックから前記
   第１のセレクタが選択するクロックの次の位相のクロッ
   クを選択する第２のセレクタと、前記第１のセレクタで
   選択されたクロックに同期して前記受信データを取り込
   む第１のラッチ手段と、前記第２のセレクタで選択され
   たクロックに同期して前記受信データを取り込む第２の
   ラッチ手段と、前記第１のラッチ手段および前記第２の
   ラッチ手段に取り込まれた受信データを所定のクロック
   サイクル数にわたって比較し、連続した不一致検出によ
   り同期外れを判定する同期外れ判定手段と、前記同期外
   れ判定手段が同期外れを判定したときに、前記第１のセ
   レクタおよび前記第２のセレクタに対して、それぞれ直
   前の位相のクロックを選択させるクロック選択制御手段
   とを備え、前記第１のラッチ手段に取り込まれた受信デ
   ータおよび前記第１のセレクタで選択されたクロックを
   後段に出力する構成であることを特徴とするビット位相
   同期回路。