KR20010029434A - 클럭 선택을 위한 디지탈 스위칭 이행 시의 타임-워킹방지 방법 및 시스템 - Google Patents

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Abstract

제1 클럭에서 제2 클럭으로 스위칭할 때 디지탈 스위칭 네트워크에서 타임-워킹(time-walking)을 방지하기 위한 시스템 및 방법을 제공한다. 상기 제1 및 제2 클럭은 위상이 다른 동일한 주파수일 수 있고 여기서 이용가능한 최고 레졸루션의 주파수를 갖는다. 상기 시스템은 클럭 분할기 선택 회로, 향상된 디지탈 위상 정렬기, 및 클럭 선택 제어 회로를 포함할 수 있다. 클럭 분할기 선택 회로는 온-라인 분할 클럭 및 오프-라인 클럭을 향상된 디지탈 위상 정렬기에 출력할 수 있다. 향상된 디지탈 위상 정렬기는 온-라인 분할 클럭을 4개 위상의 오프-라인 클럭으로 샘플링하고, 상기 오프-라인 클럭의 클럭 주기의 ±1/2 내에서 온-라인 분할 클럭과 동위상이 될 수 있도록 타임 시프트된 오프-라인 분할 클럭을 출력한다. 클럭 선택 제어 회로는 클럭 분할기 선택 회로로부터의 온-라인 분할 클럭, 향상된 디지탈 위상 정렬기로부터의 오프-라인 분할 클럭 및 평활 클럭을 수신할 수 있다. 클럭 1과 클럭 2 간에 스위칭에 대한 요청이 있다면, 클럭 선택 제어 회로는 온-라인 분할 클럭 및 오프-라인 분할 클럭을 평활 클럭과 비교할 수 있고 이 비교에 기초하여 클럭 선택 제어 신호를 클럭 분할기 선택 회로에 출력한다.

Description

클럭 선택을 위한 디지탈 스위칭 이행 시의 타임-워킹 방지 방법 및 시스템{TIME-WALKING PREVENTION IN A DIGITAL SWITCHING IMPLEMENTATION FOR CLOCK SELECTION}
본 발명은 전형적으로 디지탈 스위칭 네트워크에 관한 것이다. 좀 더 상세히는, 본 발명은 디지탈 스위칭 네트워크에서 중복 클럭(redundant clock)들 간에 스위칭 시 타임-워킹(time-walking)을 방지하기 위한 시스템 및 방법에 관한 것이다.
디지탈 스위칭 네트워크에서, 다수의 모듈을 구동시키기 위해 시스템 클럭이 사용될 수 있다. 상기 시스템 클럭은 각 모듈에 동기 펄스를 제공하여 이를 구동시키므로써 상기 모듈이 상호 통신할 수 있도록 한다. 만약 어떤 이유로 클럭이 없다면, 디지탈 스위칭 네트워크는 중복 클럭을 스위칭하여 모듈 간의 통신에서 어떠한 인터럽션을 피한다. 그러나, 임의의 디지탈 스위칭 네트워크에서 타임-워킹이라는 시나리오 때문에 데이타가 손실될 수 있다.
만약 위상이 다르고 동일 주파수로 고정된 두개 클럭이 선택된 클럭으로 반복하여 스위칭된다면 타임-워킹이 생길 수 있다. 타임-워킹은 선택된 클럭을 사용하는 디지탈 스위칭 네트워크 내에서 회로를 동기화시키기 위해 생성되는 타임 베이스를 구축한다. 타임-워킹이 방지되지 않는다면, 데이타를 재구성하지 않은 디지탈 스위칭 네트워크를 통해 데이타가 더 이상 신뢰성있게 스위칭되지는 않을 것이다. 타임 워킹 시나리오의 예를 도 1 내지 도 3을 통해 이하에서 좀 더 상세히 설명하기로 한다.
도 1은 종래 기술의 디지탈 스위칭 네트워크(100)의 블럭도를 도시한다. 종래 기술의 디지탈 스위칭 네트워크(100)는 클럭 1(105), 클럭 2(110), 선택기 회로 A(120), 선택기 회로 B(125), 모듈 A(130), 모듈 B(135), 및 모듈 C(140)를 포함한다. 선택기 회로 A(120) 및 선택기 회로 B(125)는 어느 하나의 클럭이 동작하지 않는다면 클럭 1(105)과 클럭 2(110) 간을 스위칭한다. 본 예에서, 모듈 A(130), 모듈 B(135), 및 모듈 C(140)는 8번째 단계에서 펄스를 생성하는 간단한 8상 카운터이다. 모듈 A(130) 및 모듈 B(135)는 상호 간에 데이타를 전달한다. 모듈 C(140)는 선택기 회로 A(120)와 선택기 회로 B(125)가 클럭 1(105)과 클럭 2(110) 간을 스위칭하는 동안 안정 상태 기준을 제공한다.
도 1에서, 클럭 2(110) 및 선택기 회로 A(120) 간에 지연(115)이 있다. 그리하여, 선택기 회로 A(120)에서 클럭 1(105) 및 클럭 2(110)는 동위상이 아니다. 클럭 1(105) 또는 클럭 2(110) 및 선택기 회로 B(125) 간에 지연은 없다. 그리하여, 선택기 회로 B에서 클럭 1(105) 및 클럭 2(110)는 동위상이다. 모듈 C(140)는 클럭 1(105)에 의해서만 구동된다.
도 2는 정상 상태 (선택기 회로 A(120) 또는 선택기 회로 B(125)에서 클럭 1(105) 및 클럭 2(110) 간에 스위칭이 없음) 하에서 선택기 회로 A(205)의 타이밍도, 선택기 회로 B(210)의 타이밍도, 및 모듈 C(215)에서의 타이밍도를 도시한다. 도 2에 도시된 바와 같이, 클럭 1(105) 및 클럭 2(110)는 동일한 주파수이다. 선택기 회로 A(120), 선택기 회로 B(125), 및 모듈 C(140)에서 스위칭이 발생하지 않고, 클럭 1(105)이 동위상이기 때문에 타임-워킹은 발생하지 않을 것이다. 그리하여, 각 타이밍도(205, 210, 및 215)에서 도시된 모듈 A 펄스(145), 모듈 B 펄스(150), 및 모듈 C 펄스(155) 각각이 동시에 발생된다.
도 3은 선택기 회로 A(305)에서의 타이밍도, 선택기 회로 B(310)에서의 타이밍도, 선택기 회로 A(120), 선택기 회로 B(125)가 클럭 1(105)에서 클럭 2(110)로 스위칭하고 다시 클럭1(105)으로 귀환하는 모듈 C(315)에서의 타이밍도를 도시한다. 다시, 클럭 1(105)과 클럭 2(110)는 주파수가 동일하지만, 선택기 회로 A(305)에서의 타이밍도는 지연(115) 때문에 클럭 1(105)과 클럭 2(110)의 위상이 달라짐을 도시한다. 만약 선택기 회로 A(120)가 클럭 1(105)과 클럭 2(110) 간의 위상차를 고려하지 않는다면, 도 3에 도시된 바와 같이 모듈 A 펄스(145)는 모듈 B 펄스(150) 및 모듈 C 펄스(155)를 시간비로 워크할 것이다. 이 타임-워킹 시나리오는 모듈 A(130) 및 모듈 B(135) 간에 전달되는 데이타 손실을 야기시킬 수 있다. 선택기 회로 A(120)는 클럭 1(105)과 클럭 2(110) 사이에서 계속해서 스위칭한다면 더 많은 데이타가 손실될 것이다.
본 발명은 디지탈 스위칭 네트워크에서 타임-워킹을 방지하기 위해 사용된 이전에 개발된 시스템 및 방법과 연관된 단점 및 문제점들을 실질적으로 제거하거나 감소시키는 시스템 및 방법을 제공한다. 좀 더 상세히는, 본 발명은 주파수가 동일하고 위상이 다르며, 디지탈 스위칭 네트워크에서 이용가능한 최고 레졸루션의 주파수가 중복 클럭 주파수인 디지탈 스위칭 네트워크에서 중복 클럭들 간에 스위칭 시 타임-워킹을 방지하기 위한 시스템을 제공한다.
디지탈 스위칭 네트워크에서 타임-워킹을 방지하기 위한 시스템은 클럭 분할 선택 회로, 향상된 디지탈 위상 정렬기, 및 클럭 선택 제어 회로를 포함한다. 클럭 분할기 선택 회로는 온-라인 분할 클럭 및 오프-라인 클럭을 향상된 디지탈 위상 정렬기에 출력한다. 향상된 디지탈 위상 정렬기는 온-라인 분할 클럭을 4개 위상의 오프-라인 클럭으로 샘플링하고, 오프-라인 분할 클럭의 ±1/2 클럭 주기 내에서 온-라인 분할 클럭과 동위상이 될 수 있도록 타임 시프트된 오프-라인 분할 클럭을 출력한다.
클럭 선택 제어 회로는 클럭 분할기 선택 회로로부터 온-라인 분할 클럭과, 향상된 디지탈 위상 정렬기로부터 오프-라인 분할 클럭과, 평활 클럭을 수신한다. 제1 클럭과 제2 클럭 간에 스위칭 요청이 있다면, 클럭 선택 제어 회로는 온-라인 분할 클럭과 오프-라인 분할 클럭을 평활 클럭과 비교하여 클럭 선택 제어 신호를 클럭 분할기 선택 회로에 출력한다.
본 발명은 디지탈 스위칭 네트워크에서 주파수는 동일하지만 위상이 다른 중복 클럭들간에 스위칭 시 타임-워킹을 방지하기 위한 시스템 및 방법을 제공함으로써 중요한 기술적인 장점을 제공한다.
본 발명은 디지탈 스위칭 네트워크를 통해 사용자 데이타를 좀 더 안정된 환경을 제공함으로써 좀 더 신뢰성있게 스위칭될 수 있으므로써 사용자 비용을 절감할 수 있는 다른 기술적인 장점을 제공한다.
도 1은 종래 기술의 디지탈 스위칭 네트워크의 블럭도.
도 2는 정상 상태 하에서 선택기 회로 A에서의 타이밍도, 선택기 회로 B에서의 타이밍도, 및 모듈 C에서의 타이밍도.
도 3은 선택기 회로 A에서의 타이밍도, 선택기 회로 B에서의 타이밍도, 및 선택기 회로 A와 선택기 회로 B가 클럭1로부터 클럭2로 스위칭하고 다시 클럭1로 귀환하는 모듈 C에서의 타이밍도.
도 4는 본 발명에 따른 클럭 선택 동안 디지탈 스위칭 네트워크에서 타임-워킹을 방지하는 회로의 일례를 도시하는 도면.
도 5는 본 발명에 따른 향상된 디지탈 위상 정렬기 회로의 일례를 도시하는 도면.
도 6은 본 발명에 따라 클럭 발생기가 오프-라인 클럭을 4개의 위상으로 분할하는 방법을 도시하는 타이밍도.
도 7는 본 발명에 따른 타임 시프터 회로의 일례를 도시하는 도면.
도 8은 제1 및 제2 직렬 레지스터에 대한 온-라인 분할 클럭 입력으로부터 각 플립플롭 이후의 나노초의 시간 지연량을 상세히 설명하는 표.
도 9는 본 발명에 따른 클럭 선택 제어 회로의 일례를 도시하는 도면.
도 10은 제1 및 제2 클럭에 대한 스위칭 타임을 상세히 도시하는 클럭 제어 도면.
〈도면의 주요부분에 대한 부호의 설명〉
405 : 클럭 분할기 선택 회로
410, 415 : 클럭 분할기 회로
420, 425, 450, 455 : 멀티플렉서
440 : 향상된 디지탈 위상 정렬기
470 : 위상 동기 루프
490 : 클럭 분할기 잼 회로
본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 하고, 다수개 도면에서 동일한 부분 및 대응하는 부분을 나타내기 위해 동일한 참조 번호를 사용하였다.
본 발명은 디지탈 스위칭 네트워크에서 제1 클럭으로부터 제2 클럭으로 스위칭 시 타임-워킹(time-walking)을 방지하기 위한 시스템 및 방법을 제공하며, 여기서 상기 제1 및 제2 클럭은 위상은 다르지만 동일한 주파수이고, 이용가능한 최고 레졸루션 주파수는 상기 제1 및 제2 클럭의 주파수이다. 본 발명은 클럭 분할기 선택 회로, 향상된 디지탈 위상 정렬기, 및 클럭 선택 제어 회로를 포함한다. 상기 디지탈 스위칭 네트워크에서 타임-워킹을 방지하기 위한 시스템은 클럭 분할기 선택 회로, 향상된 디지탈 위상 정렬기, 및 클럭 선택 제어 회로를 포함한다. 클럭 분할기 선택 회로는 온-라인 분할 클럭과 오프-라인 클럭을 향상된 디지탈 위상 정렬기에 출력한다.
상기 향상된 디지탈 위상 정렬기는 온-라인 분할 클럭을 4개의 위상을 갖는 오프-라인 클럭으로 샘플링하고, 상기 오프-라인 클럭의 ±1/2 클럭 주기내에서 온-라인 분할 클럭과 동위상이 되도록 타임 시프트된 오프-라인 분할 클럭을 출력한다. 클럭 선택 제어 회로는 클럭 분할기 선택 회로로부터의 온-라인 분할 클럭, 향상된 디지탈 위상 정렬기로부터의 오프-라인 분할 클럭, 및 평활 클럭을 수신한다. 제1 클럭 및 제2 클럭 사이에 스위칭의 요구가 있으면, 클럭 선택 제어 회로는 온-라인 분할 클럭과 오프-라인 분할 클럭을 평활 클럭과 비교하여 클럭 선택 제어 신호를 클럭 분할기 선택 회로에 출력한다. 도 4는 본 발명(400)에 따른 클럭 선택 동안 디지탈 스위칭 네트워크에서 타임-워킹을 방지하는 회로의 일례를 도시한다. 타임-워킹 방지 회로(400)는 클럭 분할기 선택 회로(405), 향상된 디지탈 위상 정렬기(440), 위상 동기 루프(470), 클럭 선택 제어 회로(475), 및 클럭 분할기 잼 회로(clock divider jamming circuit: 490)를 포함한다. 클럭 분할기 선택 회로(405)는 제1 클럭 분할기 회로(410), 제2 클럭 분할기 회로(415), 제1 멀티플렉서(420), 및 제2 멀티플렉서(425)를 포함한다. 클럭 분할기 잼 회로(490)는 제3 멀티플렉서(450) 및 제4 멀티플렉서(455)를 포함한다. 본 예를 위해, 제1 및 제2 클럭 분할기 회로(410 및 415) 각각은 8개의 분할기 회로에 의해 분할되지만, 다른 크기의 분할기 회로도 사용될 수 있다. 또한, 본 예를 위해, 제1, 제2, 제3 및 제4 멀티플렉서(420, 425, 450, 및 455) 각각이 2:1 멀티플렉서이지만, 다른 크기도 사용될 수 있다.
클럭 분할기 선택 회로(405)는 상호 위상이 다른 제1 클럭(105) 및 제2 클럭(110)을 수신한다. 제1 클럭(105)은 제1 클럭 분할기 회로(410)로의 입력된 다음 바로 8개로 분할된다. 제2 클럭(110)은 제2 클럭 분할기 회로(415)로의 입력된 다음 바로 8개로 분할된다. 제1 클럭(105)과 제2 클럭(110)이 일단 8로 분할되면, 이들 둘다 제2 멀티플렉서(425) 내로 입력된다. 제1 클럭(105)과 제2 클럭(110)은 또한 제1 멀티플렉서(420)로의 입력이다. 제1 멀티플렉서(420) 및 제2 멀티플렉서(425)는 클럭 선택 제어 회로(475)로부터의 클럭 선택 제어 신호(480)를 수신한다. 제1 멀티플렉서(420)는 클럭 선택 제어 신호(480)에 기초한 오프-라인 클럭(435)으로서 제1 클럭(105) 또는 제2 클럭(110)을 향상된 디지탈 위상 정렬기(440)에 출력한다. 유사하게, 제2 멀티플렉서(425)는 클럭 선택 제어 신호(480)에 기초한 온-라인 분할 클럭(430)으로서 분할된 제1 클럭 또는 분할된 제2 클럭을 향상된 디지탈 위상 정렬기(440)에 출력한다. 본 예를 위해, 분할된 제1 클럭을 온-라인 분할 클럭(430)으로서 선택하고 제2 클럭(110)을 오프-라인 클럭(435)으로서 선택한다.
제1 클럭(105)과 제2 클럭(110)은 위상이 다르기 때문에, 향상된 디지탈 위상 정렬기(440)의 목적은 온-라인 분할 클럭(430)을 오프-라인 체계로 전달하는 데 있다. 그리하여 향상된 디지탈 위상 정렬기(440)는 클럭 분할기 선택 회로(405)로부터 온-라인 분할 클럭(430)을 수신하고, 클럭 분할기 선택 회로(405)로부터 오프-라인 클럭(435)을 수신하고, 오프-라인 클럭(420)의 클럭 주기의 ±1/2 범위 내에서 오프-라인 분할 클럭(445)이 온-라인 분할 클럭(430)과 동위상이 되도록 타임 시프트된 오프-라인 분할 클럭(445)을 출력한다.
일단 오프-라인 분할 클럭(445)이 향상된 디지탈 위상 정렬기(440)로부터 출력되면, 클럭 선택 제어 회로(475)로 입력된다. 클럭 선택 제어 회로(475)는 또한 클럭 분할기 선택 회로(405)로부터 온-라인 분할 클럭(430)을, 위상 동기 루프(470)로부터 평활 클럭(485)을 수신한다. 일단 제1 클럭(105)과 제2 클럭(110) 간에 스위칭 효구가 있으면, 클럭 선택 제어 회로(475)는 온-라인 분할 클럭(430)과 오프-라인 분할 클럭(445)을 평활 클럭(485)과 비교하여 클럭 선택 제어 신호(480)를 클럭 분할기 선택 회로(405)의 제1 멀티플렉서(420) 및 제2 멀티플렉서(425)로 출력한다. 앞서 설명한 바와 같이, 제1 멀티플렉서(420)는 클럭 선택 제어 신호(480)에 기초한 오프-라인 클럭(435)으로서 제1 클럭(105) 또는 제2 클럭(110)을 선택한다. 유사하게, 앞서 설명된 바와 같이, 제2 멀티플렉서(425)는 클럭 선택 제어 신호(480)에 기초한 온-라인 분할 클럭(430)으로서 제1 분할 클럭 또는 제2 분할 클럭을 선택한다.
오프-라인 분할 클럭(445)은 또한 클럭 분할기 잼 회로(490)로 출력된다. 클럭 분할기 잼 회로(490)는 또한 클럭 분할기 선택 회로(405)로부터의 온-라인 분할 클럭(430)과 클럭 선택 제어 회로(475)로부터의 클럭 선택 제어 신호(480)를 수신한다. 클럭 선택 제어 신호(480), 오프-라인 분할 클럭(445), 및 온-라인 분할 클럭(430)은 각각 제3 멀티플렉서(450) 및 제4 멀티플렉서(455)로 입력된다. 제3 멀티플렉서(450)는 클럭 선택 제어 신호(480)에 기초한 제1 클럭 분할기 잼 신호(460)로서 온-라인 분할 클럭(430) 또는 오프-라인 분할 클럭(445)을 출력한다. 유사하게, 제4 멀티플렉서(455)는 클럭 선택 제어 신호(480)에 기초한 제2 클럭 분할기 잼 신호(465)로서 온-라인 분할 클럭(430) 또는 오프-라인 분할 클럭(445) 둘 중 하나를 출력한다.
제1 클럭 분할기 잼 신호(460)는 클럭 분할기 선택 회로(405)에 위치된 제1 클럭 분할기 회로(410)로 귀환된다. 제2 클럭 분할기 잼 신호(465)는 클럭 분할기 선택 회로(405)에 위치한 제2 클럭 분할기 회로(415)로 귀환된다. 제1 및 제2 클럭 분할기 잼 신호(460 및 465) 각각은 제1 및 제2 클럭 분할기 회로(410 및 415)에 제공되므로써 제1 클럭 분할기 회로(410) 및 제2 클럭 분할기 회로(415) 둘다에서 제1 클럭(105)과 제2 클럭(110) 사이에서와 같은 동일한 위상 시프트에서와 같은 위상 시프트를 제외하고는 정확하게 똑같이 보이는 분할된 신호를 출력한다.
도 5는 본 발명에 따른 향상된 디지탈 위상 정렬기(440)에 대한 회로도의 일예를 도시한다. 향상된 디지탈 위상 정렬기(440)는 클럭 발생기(505), 위상 분석기(510), 및 타임 시프터(515)를 포함한다. 위상 분석기(510)는 데이타 샘플러(520), 제어 회로(525), 카운터(530), 제1 플립플롭(535), 제2 플립플롭(540), 제1 직렬 시프트 레지스터(545), 제2 직렬 시프트 레지스터(550), 제5 멀티플렉서(555) 및 제3 플립플롭(560)을 포함한다. 본 예에서, 제1 및 제2 직렬 시프트 레지스터(545, 550)은 1:8 직렬 시프트 레지스터이고, 카운터(530)는 4 비트 카운터이고, 제5 멀티플렉서는 16:1 멀티플렉서이지만, 다른 크기를 사용할 수도 있다.
클럭 발생기(505)는 상기 클럭 분할기 선택 회로로부터 오프-라인 클럭(435)을 수신하고, 4개 위상의 오프-라인 클럭(435)을 생성하고, 4개 위상을 위상 분석기(510)에 입력한다. 본 예에서, 생성된 4개 위상은 0, 90, 180, 및 270도이다. 다른 위상들도 생성될 수 있다. 도 6은 4개 위상의 타이밍도를 도시한다. 위상 분석기(510)에 입력된 다음, 4개 위상은 일단 데이타 샘플러(520)에서 수신된다. 데이타 샘플러(520)는 4개 위상의 오프-라인 클럭(435)을 사용하여 온-라인 분할 클럭(430)을 샘플링하고 온-라인 분할 클럭(430)의 다수 데이타 샘플을 제어 회로(525)에 출력한다.
제어 회로(525)는 데이타 샘플러(520)로부터의 다수 데이타 샘플을 분석하고 온-라인 분할 클럭(430)의 리딩 에지와 가장 먼 오프-라인 클럭의 위상을 선택한다. 데이타 전송을 위해 현재 선택된 샘플링점이 90°보다 더 근접하여 취해진다면, 출력 샘플은 180°변경된다. 이는 제어 회로(525)로부터의 신호를 카운터(530)에 송신함으로써 카운터(530)를 증분 또는 감분시킨다. 일단 카운터(530)가 증분 또는 감분된다면, 카운터(530)는 위상 선택 제어 신호(470)를 제5 멀티플렉서(555)에 전송하여 여기서 샘플을 카운트 값에 기초하여 180°조정한다. 카운트가 동작한다면 (예를 들어, 0000 에서 1111 또는 1111 에서 0000), 스필(spill)은 카운터(530)로부터 스필 신호(465)를 출력함으로써 나타날 것이다. 위상 선택 제어 신호(470)는 또한 타임 시프터(515)에 출력된다.
도 7은 본 발명에 따른 타임 시프터 회로(515)의 일 예를 도시한다. 타임 시프터(515)는 멀티플렉서(705), 탭 시프트 레지스터(710), 및 플립플롭(715)을 포함한다. 타임 시프터(515)는 클럭 분할기 선택 회로(405)로부터의 오프-라인 클럭(435)을, 위상 분석기(510)로부터의 온-라인 분할 클럭(475)을 및 위상 분석기(515)로부터의 위상 선택 제어 신호(470)를 수신한다. 시프터(515)의 목적은 상기 오프-라인 클럭(435)의 클럭 주기의 ±1/2 주기 내에서 오프-라인 분할 클럭(445)이 온-라인 분할 클럭(430)과 동위상이 되도록 오프-라인 분할 클럭(445)을 타임 시프트하는 데 있다. 멀티플렉서(705)의 선택은 카운터(530)의 카운트 값에 기초한다. 상기 정보는 위상 선택 제어 신호(470)를 통해 카운터(530)로부터 멀티플렉서(705)로 전송된다. 카운트 값 중 최하위 3비트는 샘플링된 온-라인 분할 클럭(470)에 얼마의 지연량이 가산될 필요가 있는 지 결정하는 데 사용되므로써 오프-라인 분할 클럭(445)의 에지가 온-라인 분할 클럭(430)의 에지에 가능한한 근접된다.
표 1은 샘플링된 온-라인 분할 클럭(475)을 타임 시프트하는 데 얼마의 지연량이 필요한 지를 설명하는 표이다.
플립플롭(FF) 온라인 분할 클럭 입력으로부터 FF 이후의 지연 카운트 상태(2에서 0로 감분) 전체 지연이 온라인 분할 클럭 주기의 n배가 되도록 지연이 가산될 필요가 있음.온 라인 클럭이 155 ㎒클럭, n=48㎱의 입력을 8로 분할하기 때문임.
A 6 -
C 6 -
C0 12 0 48-12-12-6=8
A0 18 1 48-18-12-6=12
C1 24 10 48-24-12-6=6
A1 30 11 48-30-12-6=0
C2 36 100 96-36-12-6=42
A2 42 101 96-42-12-6=36
C3 48 110 96-48-12-6=30
A3 54 111 96-54-12-6=24
C4 60 1000 96-60-12-6=18
A4 66 1001 96-36-12-6=42
C5 72 1010 96-72-12-6=6
A5 78 1011 96-78-12-6=0
C6 84 1100 144-84-12-6=42
A6 90 1101 144-90-12-6=36
C7 90 1110 144-90-12-6=30
A7 102 1111 144-102-12-6=24
선택된 데이타 상기 수학식에서 도시된 바와 같이 12 ㎱가산
오프라인 분활 클럭 상기 수학식에서 도시된 바와 같이 6 ㎱가산
예를 들어, 플립플롭 컬럼(FF)에서, A 및 C가 있다. C0가 선택된다면, 1 주기보다 적은 주기가 샘플링된 온-라인 분할 클럭(475)에 가산될 필요가 있을 것이다. 마지막 컬럼에서, 48 나노초는 전체 주기를 나타낸다. 일단, C0가 가산하는 12 나노초를 감산하고, 다음 플립플롭(715)이 가산하는 12 나노초를 감산하며, 마지막으로 플립플롭 C가 가산하는 6초가 감산된다. 그리하여 오프-라인 클럭(435)의 ±1/2 클럭 주기 내에서 온-라인 분할 클럭(430)과 동위상이 되도록 오프-라인 분할 클럭(445)은 오프-라인 분할 클럭(445)을 18 나노초 타임 시프트시킬 필요가 있다. 탭 시프트 레지스터(710)의 탭 시프트 레지스터(710)는 지연량 6을 갖기 때문에 탭 시프트 레지스터(710)의 제3 플립플롭에서 탭 오프할 것이다.
도 8은 클럭 선택 제어 회로(475)의 일 예를 도시한다. 클럭 선택 제어 회로는 멀티플렉서(905)와 다수의 플립플롭(910)을 포함한다. 온-라인 분할 클럭(430)과 오프-라인 분할 클럭(445)은 멀티플렉서(905)로 입력된다. 평활 클럭(485)은 멀티플렉서(905)와 각 플립플롭(910)에 입력된다. 도 9는 제1 클럭(105)이 제2 클럭으로 스위칭될 수 있거나 또는 제2 클럭(110)이 제1 클럭(105)으로 스위칭될 수 있는 2개 타임을 상세히 도시하는 클럭 제어 타이밍도(100)를 도시한다. 제1 클럭(105)과 제2 클럭(110) 간에 스위칭하라는 요청이 있으면, 클럭 선택 제어 회로(475)는 상기 온-라인 분할 클럭과 상기 오프-라인 분할 클럭을 상기 평활 클럭과 비교하여 상기 요청이 제1 스위칭 타임(1005) 또는 제2 스위칭 타임(1010) 둘 중 하나에서 있는 지 판정한다. 다음, 클럭 선택 제어 회로(475)는 클럭 선택 제어 신호를 클럭 분할기 선택 회로 및 클럭 분할기 잼 회로에 전송한다.
요약하면, 본 발명은 디지탈 스위칭 네트워크에서 제1 클럭으로부터 제2 클럭으로 스위칭 시 타임-워킹을 방지하기 위한 시스템 및 방법을 제공하며, 여기서 상기 제1 및 제2 클럭은 위상이 다른 동일한 주파수이고, 이용가능한 최고 레졸루션 주파수는 상기 제1 및 제2 클럭의 주파수이며, 본 발명은 클럭 분할기 선택 회로, 향상된 디지탈 위상 정렬기, 및 클럭 선택 제어 회로를 포함한다. 클럭 분할기 선택 회로는 온-라인 분할 클럭과 오프-라인 클럭을 향상된 디지탈 위상 정렬기에 출력한다. 상기 향상된 디지탈 위상 정렬기는 온-라인 분할 클럭을 4개의 위상을 갖는 오프-라인 클럭으로 샘플링하고, 상기 오프-라인 클럭의 ±1/2 클럭 주기내에서 오프-라인 분할 클럭이 온-라인 분할 클럭과 동위상이 되도록 타임 시프트된 오프-라인 분할 클럭을 출력한다.
클럭 선택 제어 회로는 클럭 분할기 선택 회로로부터의 온-라인 분할 클럭, 향상된 디지탈 위상 정렬기로부터의 오프-라인 분할 클럭, 및 평활 클럭을 수신한다. 클럭 1 및 클럭 2 사이에 스위칭의 요구가 있으면, 클럭 선택 제어 회로는 온-라인 분할 클럭과 오프-라인 분할 클럭을 평활 클럭과 비교하여 클럭 선택 제어 신호를 클럭 분할기 선택 회로에 출력한다.
이상에서 본 발명을 상세히 설명하였다고 하더라도, 첨부된 청구항에 의해 설명되는 본 발명의 사상 및 범주를 벗어나지 않는 범위에서 다양한 변경, 교체 및 수정이 가능함은 분명하다.
상술한 바와 같이, 본 발명은 주파수가 동일하고 위상이 다르며, 디지탈 스위칭 네트워크에서 이용가능한 최고 레졸루션의 주파수가 중복 클럭 주파수인 디지탈 스위칭 네트워크에서 중복 클럭들 간에 스위칭 시 타임-워킹을 방지하기 위한 시스템을 제공하므로써, 임의의 디지탈 스위칭 네트워크에서 타임-워킹이라는 시나리오 때문에 데이타가 손실될 수 있는 문제를 해결하고, 만약 위상이 다르고 동일 주파수로 고정된 두개 클럭이 선택된 클럭으로 반복하여 스위칭된다면 타임-워킹이 생길 수 있으며 타임-워킹이 방지되 않는다면 디지탈 스위칭 네트워크를 통해 데이타가 더 이상 신뢰성있게 스위칭될 수 없는 문제를 해소하는 효과가 있다.

Claims (26)

  1. 디지탈 스위칭 네트워크에서 제1 클럭에서 제2 클럭으로 스위칭할 때 타임-워킹(time-walking)을 방지하기 위한 시스템에 있어서,
    온-라인 분할 클럭 및 오프-라인 클럭을 출력하도록 동작가능한 클럭 분할기 선택 회로,
    상기 클럭 분할기 선택 회로로부터 상기 온-라인 분할 클럭 및 상기 오프-라인 클럭을 수신하고, 상기 오프-라인 클럭의 ±1/2 클럭 주기 내에서 상기 온-라인 분할 클럭과 동위상이 되도록 타임 시프트된 오프-라인 분할 클럭을 출력하도록 동작가능한 향상된 디지탈 위상 정렬기, 및
    상기 향상된 디지탈 위상 정렬기로부터의 상기 온-라인 분할 클럭 및 상기 오프-라인 분할 클럭을 수신하고, 평활 클럭(smoothed clock)을 수신하며, 상기 온-라인 분할 클럭과 상기 오프-라인 분할 클럭을 상기 평활 클럭과 비교하여, 클럭 선택 제어 신호를 상기 클럭 분할기 선택 회로에 출력하도록 동작가능한 클럭 선택 제어 회로
    를 포함하는 시스템.
  2. 제1항에 있어서, 상기 제1 클럭 및 제2 클럭은 주파수가 같고, 위상이 다르며, 이용가능한 최고 레졸루션 주파수를 갖는 시스템.
  3. 제1항에 있어서, 상기 클럭 선택 제어 신호는 상기 클럭 분할기 선택 회로로 하여금 제1 클럭 또는 제2 클럭을 상기 오프-라인 클럭으로서 선택하도록 지시하는 시스템.
  4. 제1항에 있어서, 상기 클럭 선택 제어 신호는 상기 클럭 분할기 선택 회로로 하여금 제1 분할 클럭 또는 제2 분할 클럭을 상기 온-라인 분할 클럭으로서 선택하도록 지시하는 시스템.
  5. 제1항에 있어서, 상기 클럭 선택 제어 회로는 상기 온-라인 분할 클럭과 상기 오프-라인 분할 클럭을 상기 평활 클럭과 비교한 후에 제1 스위칭 타임과 제2 스위칭 타임 사이에서 선택하는 시스템.
  6. 제1항에 있어서, 상기 클럭 분할기 선택 회로로부터 상기 온-라인 분할 클럭을 수신하고 평활 클럭을 상기 클럭 선택 제어 회로 및 상기 디지탈 스위칭 네트워크에 출력하도록 동작가능한 위상 동기 루프, 및
    상기 클럭 분할기 선택 회로로부터 상기 온-라인 분할 클럭을 수신하고, 상기 향상된 디지탈 위상 정렬기로부터 상기 오프-라인 분할 클럭을 수신하고, 상기 클럭 선택 제어 회로로부터 상기 클럭 선택 제어 신호를 수신하고, 상기 클럭 분할기 선택 회로에 제1 클럭 분할기 잼 신호(clock divider jamming signal)를 출력하고, 상기 클럭 분할기 선택 회로에 제2 클럭 분할기 잼 신호를 출력하도록 동작가능한 클럭 분할기 잼 회로
    를 더 포함하는 시스템.
  7. 제5항에 있어서, 상기 클럭 분할기 선택 회로는,
    상기 제1 클럭을 분할하고, 상기 클럭 분할기 잼 회로로부터 상기 제1 클럭 분할기 잼 신호를 수신하고, 상기 분할된 제1 클럭을 출력하도록 동작가능한 제1 클럭 분할기 회로,
    상기 제2 클럭을 분할하고, 상기 분할기 잼 회로로부터 상기 제2 클럭 분할기 잼 신호를 수신하고, 상기 분할된 제2 클럭을 출력하도록 동작가능한 제2 클럭 분할기 회로,
    상기 제1 클럭, 상기 제2 클럭, 및 상기 클럭 선택 제어 신호를 수신하고, 상기 클럭 제어 선택 신호에 기초하여 상기 제1 클럭 또는 상기 제2 클럭 둘 중 하나를 상기 오프-라인 클럭으로서 출력하도록 동작가능한 제1 멀티플렉서, 및
    상기 분할된 제1 클럭, 상기 분할된 제2 클럭, 및 상기 클럭 제어 선택 신호를 수신하고, 상기 클럭 제어 선택 신호에 기초하여 상기 제1 분할 클럭 또는 상기 제2 분할 클럭을 상기 온-라인 분할 클럭으로서 출력하도록 동작가능한 제2 멀티플렉서
    를 포함하는 시스템.
  8. 제1항에 있어서, 상기 향상된 디지탈 위상 정렬기는,
    상기 클럭 분할기 선택 회로로부터 상기 오프-라인 클럭을 수신하고 상기 오프-라인 클럭의 4개 위상을 생성하도록 동작가능한 클럭 발생기,
    상기 온-라인 분할 클럭을 상기 오프-라인 클럭의 상기 4개 위상으로 샘플링하고, 상기 오프-라인 클럭의 위상 중 상기 온-라인 분할 클럭의 리딩 에지로부터 가장 먼 위상을 선택하며, 스필 신호(spill signal)를 출력하고, 상기 온-라인 분할 클럭의 샘플링에 기초하여 위상 선택 제어 신호를 출력하도록 동작가능한 위상 분석기, 및
    상기 클럭 분할기 선택 회로로부터 상기 오프-라인 클럭을 수신하고, 상기 위상 분석기로부터 상기 샘플링된 온-라인 분할 클럭을 수신하며, 상기 위상 분석기로부터 상기 위상 선택 제어 신호를 수신하고, 상기 오프-라인 클럭의 ±1/2 클럭 주기 내에서 상기 오프-라인 분할 클럭이 상기 온-라인 분할 클럭과 동위상으로 되도록 상기 오프-라인 분할 클럭을 타임 시프트시키고, 상기 오프-라인 분할 클럭을 출력하도록 동작가능한 타임 시프터
    를 포함하는 시스템.
  9. 제8항에 있어서, 상기 위상 분석기는,
    상기 온-라인 분할 클럭을 상기 오프-라인 클럭의 4개 위상으로 샘플링하고 상기 온-라인 분할 클럭의 다수개 데이타 샘플을 출력하도록 동작가능한 데이타 샘플러,
    상기 데이타 샘플러로부터 상기 다수개 샘플을 분석하고, 상기 오프-라인 클럭의 위상 중 상기 온-라인 분할 클럭의 리딩 에지로부터 가장 먼 위상을 선택하도록 동작가능한 제어 회로,
    카운터,
    제1 직렬 시프트 레지스터,
    제2 직렬 시프트 레지스터,
    멀티플렉서, 및
    복수의 플립플롭
    을 포함하는 시스템.
  10. 제8항에 있어서, 상기 타임 시프터는 탭 시프트 레지스터(tapped shift register), 플립플롭, 및 멀티플렉서를 포함하는 시스템.
  11. 제1항에 있어서, 상기 클럭 선택 제어 회로는 멀티플렉서 및 다수의 플립플롭을 포함하는 시스템.
  12. 제1항에 있어서, 상기 클럭 분할기 선택 회로는 제1 클럭 및 제2 클럭을 수신하고, 상기 제1 클럭 및 제2 클럭을 분할하도록 동작가능한 시스템.
  13. 제8항에 있어서, 상기 오프-라인 클럭의 상기 4개 위상은 0°, 90°, 180°및 270°와 동일할 수 있고, 각각의 4개 위상을 2개씩 더 분할하는 시스템.
  14. 제1 클럭 및 제2 클럭이 주파수가 동일하고, 위상이 다르며, 이용가능한 최고 레졸루션 주파수를 갖는 디지탈 스위칭 네트워크에서 상기 제1 클럭으로부터 상기 제2 클럭으로 스위칭할 때 타임-워킹(time-walking)을 방지하기 위한 시스템에 있어서,
    온-라인 분할 클럭 및 오프-라인 클럭을 출력하도록 동작가능한 클럭 분할기 선택 회로,
    상기 클럭 분할기 선택 회로로부터 상기 온-라인 분할 클럭 및 상기 오프-라인 클럭을 수신하고, 상기 오프-라인 클럭의 ±1/2 클럭 주기 내에서 상기 온-라인 분할 클럭과 동위상이 되도록 타임 시프트된 오프-라인 분할 클럭을 출력하도록 동작가능한 향상된 디지탈 위상 정렬기,
    상기 향상된 디지탈 위상 정렬기로부터 상기 온-라인 분할 클럭 및 상기 오프-라인 분할 클럭을 수신하고, 평활 클럭을 수신하며, 상기 온-라인 분할 클럭과 상기 오프-라인 분할 클럭을 상기 평활 클럭과 비교하여, 클럭 선택 제어 신호를 상기 클럭 분할기 선택 회로에 출력하도록 동작가능한 클럭 선택 제어 회로,
    상기 클럭 분할기 선택 회로로부터 상기 온-라인 분할 클럭을 수신하고 상기 클럭 선택 제어 회로 및 상기 디지탈 스위칭 네트워크에 평활 클럭을 출력하도록 동작가능한 위상 동기 루프, 및
    상기 클럭 분할기 선택 회로로부터 상기 온-라인 분할 클럭을 수신하고, 상기 향상된 디지탈 위상 정렬기로부터 상기 오프-라인 분할 클럭을 수신하며, 상기 클럭 선택 제어 회로로부터 상기 클럭 선택 제어 신호를 수신하고, 제1 클럭 분할기 잼 신호를 상기 클럭 분할기 선택 회로로 출력하고, 상기 제2 클럭 분할기 잼 신호를 상기 클럭 분할기 선택 회로에 출력하도록 동작가능한 클럭 분할기 잼 회로
    를 포함하는 시스템.
  15. 제1 클럭 및 제2 클럭이 주파수가 동일하고, 위상이 다르며, 이용가능한 최고 레졸루션 주파수를 갖는 디지탈 스위칭 네트워크에서 상기 제1 클럭으로부터 상기 제2 클럭으로 스위칭 할 때 타임-워킹(time-walking)을 방지하기 위한 방법에 있어서,
    클럭 분할기 선택 회로로부터 향상된 디지탈 위상 정렬기에서 온-라인 분할 클럭 및 오프-라인 클럭을 수신하는 단계,
    상기 향상된 디지탈 위상 정렬기로부터의 상기 오프-라인 클럭의 ±1/2 클럭 주기 내에서 상기 온-라인 분할 클럭과 동위상이 되도록 타임 시프트된 오프-라인 분할 클럭을 출력하는 단계,
    상기 클럭 분할기 선택 회로로부터 클럭 선택 제어 회로에서 상기 온-라인 분할 클럭을 수신하는 단계,
    상기 향상된 디지탈 위상 정렬기로부터 상기 클럭 선택 제어 회로에서 상기 오프-라인 분할 클럭을 수신하는 단계,
    상기 클럭 선택 제어 회로에서 평활 클럭을 수신하는 단계,
    상기 클럭 선택 제어 회로에서 상기 온-라인 분할 클럭 및 상기 오프-라인 분할 클럭을 상기 평활 클럭과 평가하는 단계, 및
    상기 클럭 선택 제어 회로로부터 상기 클럭 분할기 선택 회로로 클럭 선택 제어 신호를 출력하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서, 상기 클럭 선택 제어 신호는 상기 클럭 분할기 선택 회로로 하여금 제1 클럭 또는 제2 클럭을 상기 오프-라인 클럭으로서 선택하도록 지시하는 방법.
  17. 제15항에 있어서, 상기 클럭 선택 제어 신호는 상기 클럭 분할기 선택 회로로 하여금 제1 분할 클럭 또는 제2 분할 클럭을 상기 온-라인 분할 클럭으로서 선택하도록 지시하는 방법.
  18. 제15항에 있어서, 상기 클럭 선택 제어 회로는 상기 온-라인 분할 클럭 및 상기 오프-라인 분할 클럭을 상기 평활 클럭과 비교한 후에 제1 스위칭 타임 및 제2 스위칭 타임 사이에서 선택하는 방법.
  19. 제15항에 있어서,
    상기 클럭 분할기 선택 회로로부터 위상 동기 루프에서 상기 온-라인 분할 클럭을 수신하는 단계,
    상기 위상 동기 루프로부터 상기 클럭 선택 제어 회로 및 상기 디지탈 스위칭 네트워크에 평활 클럭을 출력하는 단계,
    상기 클럭 분할기 선택 회로로부터 클럭 분할기 잼 회로에서 상기 온-라인 분할 클럭을 수신하는 단계,
    상기 향상된 디지탈 위상 정렬기로부터 상기 클럭 분할기 잼 회로에서 상기 오프-라인 분할 클럭을 수신하는 단계,
    상기 클럭 선택 제어 회로로부터 상기 클럭 분할기 잼 회로에서 상기 클럭 선택 제어 신호를 수신하는 단계,
    상기 클럭 분할기 선택 회로로부터 상기 클럭 분할기 선택 회로로 제1 클럭 분할기 잼 신호를 출력하는 단계, 및
    상기 클럭 분할기 선택 회로로부터 상기 클럭 분할기 선택 회로로 제2 클럭 분할기 잼 신호를 출력하는 단계
    를 더 포함하는 방법.
  20. 제19항에 있어서, 상기 클럭 분할기 선택 회로는,
    상기 제1 클럭을 분할하고, 상기 클럭 분할기 잼 회로로부터 상기 제1 클럭 분할기 잼 신호를 수신하고, 상기 분할된 제1 클럭을 출력하도록 동작가능한 제1 클럭 분할기 회로,
    상기 제2 클럭을 분할하고, 상기 분할기 잼 회로로부터 상기 제2 클럭 분할기 잼 신호를 수신하고, 상기 분할된 제2 클럭을 출력하도록 동작가능한 제2 클럭 분할기 회로,
    상기 제1 클럭, 상기 제2 클럭, 및 상기 클럭 선택 제어 신호를 수신하고, 상기 클럭 제어 선택 신호에 기초하여 상기 제1 클럭 또는 상기 제2 클럭 둘 중 하나를 상기 오프-라인 클럭으로서 출력하도록 동작가능한 제1 멀티플렉서, 및
    상기 분할된 제1 클럭, 상기 분할된 제2 클럭, 및 상기 클럭 제어 선택 신호를 수신하고, 상기 클럭 제어 선택 신호에 기초하여 상기 제1 분할 클럭 또는 상기 제2 분할 클럭을 상기 온-라인 분할 클럭으로서 출력하도록 동작가능한 제2 멀티플렉서
    를 포함하는 방법.
  21. 제15항에 있어서, 상기 향상된 디지탈 위상 정렬기는,
    상기 클럭 분할기 선택 회로로부터 상기 오프-라인 클럭을 수신하고 상기 오프-라인 클럭의 4개 위상을 생성하도록 동작가능한 클럭 발생기,
    상기 온-라인 분할 클럭을 상기 오프-라인 클럭의 상기 4개 위상으로 샘플링하고, 상기 온-라인 분할 클럭의 상기 리딩 에지로부터 가장 먼 상기 오프-라인 클럭의 위상을 선택하고, 스필 신호를 출력하고, 상기 온-라인 분할 클럭의 샘플링에 기초하여 위상 선택 제어 신호를 출력하도록 동작가능한 위상 분석기, 및
    상기 클럭 분할기 선택 회로로부터 상기 오프-라인 클럭을 수신하고, 상기 위상 분석기로부터 상기 샘플링된 온-라인 분할 클럭을 수신하고, 상기 위상 분석기로부터 상기 위상 선택 제어 신호를 수신하고, 상기 오프-라인 클럭의 클럭 주기의 ±1/2 내에서 상기 온-라인 분할 클럭과 동위상이 되도록 상기 오프-라인 분할 클럭을 타임 시프트시키며, 상기 오프-라인 분할 클럭을 출력하도록 동작가능한 타임 시프터
    를 포함하는 방법.
  22. 제21항에 있어서, 상기 위상 분석기는,
    상기 온-라인 분할 클럭을 상기 오프-라인 클럭의 상기 4개 위상으로 샘플링하고 상기 온-라인 분할 클럭의 다수 데이타 샘플을 출력하도록 동작가능한 데이타 샘플러,
    상기 데이타 샘플러로부터 상기 다수 샘플들을 분석하고, 상기 오프-라인의 위상 중 상기 온-라인 분할 클럭의 리딩 에지로부터 가장 먼 위상을 선택하도록 동작가능한 제어 회로,
    카운터,
    제1 직렬 시프트 레지스터,
    제2 직렬 시프트 레지스터,
    멀티플렉서, 및
    복수의 플립플롭
    을 포함하는 방법.
  23. 제21항에 있어서, 상기 타임 시프터는 탭 시프트 레지스터, 플립플롭, 및 멀티플렉서를 포함하는 방법.
  24. 제15항에 있어서, 상기 클럭 선택 제어 회로는 멀티플렉서 및 복수의 플립플롭을 포함하는 방법.
  25. 제21항에 있어서,
    상기 클럭 분할기 선택 회로에서 제1 클럭 및 제2 클럭을 수신하는 단계, 및
    상기 제1 클럭 및 제2 클럭을 분할하는 단계
    를 더 포함하는 방법.
  26. 제21항에 있어서, 상기 오프-라인 클럭의 상기 4개 위상은 0°,90°, 180°, 270°와 동일할 수 있고, 상기 4개 위상 각각을 2개씩 더 분할하는 방법.
KR1019990059161A 1999-09-21 1999-12-20 클럭 선택을 위한 디지탈 스위칭 이행 시의 타임-워킹방지 방법 및 시스템 KR20010029434A (ko)

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