JP2002176418A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速動作が要求される回路を従来と比較して
削減することにより、従来より小規模かつ安価な回路構
成を有するフレーム同期回路を実現する。擬似フレーム
パターンによるフレームの誤同期を回避することができ
るフレーム同期回路を実現する。 【解決手段】 ラッチタイミングを調整することにより
フレームの同期を確立する構成で、前記ラッチタイミン
グは、周波数（１／Ｎ）のクロック信号にしたがって生
成され、前記フレームの同期はずれ状態を検出したとき
には前記周波数（１／Ｎ）のクロック信号の位相を調整
することにより前記ラッチタイミングを調整する。前記
フレームの同期はずれ状態を検出していないときには前
記ラッチタイミングの調整を無効とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は直列信号を並列信号
に変換する装置のフレーム同期に利用する。特に、フレ
ームパターンが周期的に挿入されている直列信号を所定
の配列順序でＮ個の並列信号に変換する装置に利用す
る。

【０００２】

【従来の技術】従来のフレーム同期回路は、伝送装置の
フレーム同期、特に高速データ伝送を行う装置のフレー
ム同期に用いられる。高速データ伝送を行う装置は、主
に、基幹通信網に用いられるが、近年、インターネット
やマルチメディア・サービスの普及等の要因によりデー
タ通信量の急増からデータ速度の更なる高速化が求めら
れており、フレーム同期回路もさらに高速な直列信号に
対してフレーム同期をとる機能が要求されている。

【０００３】一方で、ネットワーク・サービス等の競争
激化から、装置コストの低減が要求されており、装置コ
ストを下げるための策として、装置を構成する部品をよ
り安価な素子で構成するため、高速で動作する部分の回
路規模を削減することが求められている。

【０００４】この要請に応えるための従来技術を図７お
よび図８を参照して説明する。例えば、図７は、特開平
４−２４７７３５号公報に開示されている従来技術であ
るが、同期位置検出回路２４が出力する位置検出出力を
リセットパルス発生回路２６へ入力し、そのリセットパ
ルス出力を分周カウンタ２３へ入力し、リセットするこ
とにより分周カウンタ２３の出力するラッチ信号を制御
し、直列並列変換回路２１から出力される並列信号のフ
レーム同期をとる回路が提案されている。

【０００５】また、図８は、特開平４−２７６９３６号
公報に開示されている従来技術であるが、分周カウンタ
２３が出力した分周クロック信号を遅延させる遅延回路
２５を持ち、同期位置検出回路２４が出力する位置検出
出力を用いて遅延回路２５から出力するラッチタイミン
グ制御信号を選択し出力することにより、直列並列変換
回路２１から出力される並列信号のフレーム同期をとる
回路が提案されている。

【０００６】

【発明が解決しようとする課題】特開平４−２４７７３
５号公報に開示された従来技術は、クロック信号入力端
子から入力される高速クロック信号に同期して動作して
いる分周カウンタ２３に対して、リセット信号を入力
し、分周カウンタ２３から出力されるラッチ信号を制御
するため、リセット信号は高速クロック信号に同期して
いなければならず、リセットパルス発生回路２６も高速
クロック信号に同期して動作するため、高速で動作する
回路規模が増加する欠点がある。

【０００７】また、直列信号入力端子から入力される直
列信号の速度がさらに高速となると、直列並列変換回路
２１以外のブロックを低速で動作可能な素子で構成する
ためには、直列並列変換回路２１から出力する並列信号
の並列数を増加させる必要があるが、その並列数と同数
だけリセットパルスをリセットパルス発生回路２６内で
生成する必要があり、リセットパルス発生回路２６の回
路規模が増加するという欠点をもつ。

【０００８】特開平４−２７６９３６号公報に開示され
た従来技術は、特開平４−２４７７３５号公報に開示さ
れている従来技術と同様に、遅延回路２５が、クロック
信号入力端子から入力される高速クロック信号に同期し
て動作しているため、高速で動作する回路規模が増加す
る欠点がある。また、直列並列変換回路２１から出力す
る並列信号の並列数が増加すると遅延回路２５内で生成
するラッチ信号を並列数と同数用意する必要があるた
め、遅延回路２５の回路規模が増加するという欠点をも
つ。

【０００９】また、これらの従来技術は、同期状態にお
いてデータ信号中に、フレームパターンに類似している
がそうではない信号（以下、擬似フレームパターンとい
う）を検出した場合に発生する誤同期を回避するための
回路構成を有していない。

【００１０】本発明は、このような背景に行われたもの
であって、高速動作が要求される回路を従来と比較して
削減することにより、従来より小規模かつ安価な回路構
成を有するフレーム同期回路を提供することを目的とす
る。本発明は、擬似フレームパターンによるフレームの
誤同期を回避することができるフレーム同期回路を提供
することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、フレームパタ
ーンが周期的に挿入されている直列信号を入力し周波数
ｆのクロック信号にしたがって複数Ｎの並列信号に変換
する手段と、この複数Ｎの並列信号をラッチする手段
と、このラッチする手段から出力される複数Ｎの並列信
号の配列位置が所定の位置か否かを判定することにより
前記フレームの同期状態を監視する手段と、この監視す
る手段の監視結果にしたがって前記ラッチする手段のラ
ッチタイミングを調整することにより前記フレームの同
期を確立する手段とを備えたフレーム同期回路である。

【００１２】ここで、本発明の特徴とするところは、前
記ラッチタイミングは、周波数（ｆ／Ｎ）のクロック信
号にしたがって生成され、前記確立する手段は、前記監
視する手段が前記フレームの同期はずれ状態を検出した
ときには前記周波数（ｆ／Ｎ）のクロック信号の位相を
調整することにより前記ラッチタイミングを調整する手
段を備えたところにある。

【００１３】このように、本発明で同期の確立のために
用いるクロック信号は周波数（ｆ／Ｎ）であり、これに
より、周波数Ｎの高速クロック信号を直接供給する必要
のある回路を従来と比較して削減させることができる。
したがって、高速動作が要求される回路を従来と比較し
て削減することにより、従来より小規模かつ安価な回路
構成を有するフレーム同期回路を実現することができ
る。

【００１４】さらに、前記監視する手段は、前記フレー
ムパターンの検出時点でリセットされこのリセット時点
から１フレーム周期後にパルスを発生するカウンタ手段
と、前記フレームパターンの検出タイミングと当該パル
ス発生タイミングとを照合することにより前記フレーム
パターンの検出位置が所定の位置か否かを判定する手段
とを備えることが望ましい。

【００１５】さらに、前記監視する手段が前記フレーム
の同期はずれ状態を検出していないときには前記調整す
る手段による前記ラッチタイミングの調整を無効とする
手段を備えることが望ましい。

【００１６】これにより、データ信号に擬似フレームパ
ターンが含まれる場合でも、本来、フレームパターンが
検出されるべき位置を把握することができるので、擬似
フレームパターンによる誤同期を回避することができ
る。

【００１７】特に、同期が確立されている状態では、誤
同期の原因となり、無駄でもある前記ラッチタイミング
の調整を無効とすることにより、処理すべき信号量を削
減できる。これによっても従来より小規模かつ安価な回
路構成とすることができる。

【００１８】

【発明の実施の形態】本発明実施例のフレーム同期回路
を図１を参照して説明する。図１は本発明第一実施例の
フレーム同期回路のブロック構成図である。

【００１９】本発明は、図１に示すように、フレームパ
ターンが周期的に挿入されている直列信号を直列信号入
力端子１から入力し、周波数ｆのクロック信号にしたが
って複数Ｎの並列信号に変換する分離部３と、この複数
Ｎの並列信号をラッチするラッチ部４と、フレームパタ
ーン検出部８−１〜８−Ｎが検出したこのラッチ部４か
ら出力される複数Ｎの並列信号に含まれるフレームパタ
ーンの検出位置が所定の位置か否かを判定することによ
り前記フレームの同期状態を監視する同期保護部１０
と、フレームパターン検出信号から分周カウンタ５のラ
ッチタイミング制御信号を生成する同期位置検出部９
と、同期保護部１０の監視結果にしたがってラッチ部４
のラッチタイミングを調整することにより前記フレーム
の同期を確立する分周カウンタ部５とを備えたフレーム
同期回路である。

【００２０】ここで、本発明の特徴とするところは、前
記ラッチタイミングは、周波数（ｆ／Ｎ）のクロック信
号にしたがって分周カウンタ部５により生成され、分周
カウンタ部５は、同期位置検出部９が前記フレームの同
期はずれ状態を検出したときには前記周波数（ｆ／Ｎ）
のクロック信号の位相を調整することにより前記ラッチ
タイミングを調整するところにある。

【００２１】また、前記フレームパターンの検出時点で
リセットされこのリセット時点から１フレーム周期後に
パルスを発生するフレームカウンタ部１１を備え、同期
保護部１０は、前記フレームパターンの検出タイミング
と当該パルス発生タイミングとを照合することにより前
記フレームパターンの検出位置が所定の位置か否かを判
定する。

【００２２】そして、同期保護部１０が前記フレームの
同期はずれ状態を検出していないときには同期位置検出
部９による前記ラッチタイミングの調整を無効とするこ
とにより、データ信号に擬似フレームパターンが含まれ
ている場合の誤同期を回避する。

【００２３】以下では、本発明実施例をさらに詳細に説
明する。

【００２４】図１に示す本発明のフレーム同期回路は、
直列並列変換部２内の分離部３およびラッチ部４および
分周カウンタ部５、遅延部６、フレームパターン検出部
８−１〜８−Ｎという構成に対し、本発明にしたがっ
て、同期位置検出部９、同期保護部１０、フレームカウ
ンタ部１１を設け、同期位置検出部９が出力するラッチ
タイミング制御信号および同期保護部１０が出力する制
御有効信号を用いて分周カウンタ部５に対してカウンタ
初期値をロードすることにより分周カウンタ部５が出力
するラッチタイミング信号を制御している。

【００２５】このフレーム同期回路は、フレームパター
ン検出回路８−１〜８−Ｎが出力するフレームパターン
検出信号を用いて、同期位置検出部９では、フレーム同
期をとるためのラッチタイミング制御信号を生成する。
同期保護部１０では、このフレームパターン検出信号を
用いて、同期状態遷移を監視し、同期はずれ状態で検出
されたフレームパターン検出信号から生成されたラッチ
タイミング制御信号のみを有効とし、同期状態で検出さ
れたフレームパターン検出信号から生成されたラッチタ
イミング制御信号は無効とする制御有効信号を出力す
る。

【００２６】分周カウンタ部５では、ラッチタイミング
制御信号と、ラッチタイミング制御信号が有効であるこ
とを示す制御有効信号を受信すると、ラッチタイミング
制御信号を分周カウンタの初期値としてセットすること
により、ラッチ部４へ出力するラッチタイミング信号を
制御し、ラッチ部４よりフレーム同期がとれたＮビット
幅の並列信号を出力させる。このフレーム同期回路にお
いて、クロック信号入力端子Ｃから入力される高速クロ
ック信号（周波数ｆ）と同期して動作しているブロック
は直列並列変換部２のみで、他のブロックは、低速の１
／Ｎクロック信号（周波数ｆ／Ｎ）に同期して動作して
いる。

【００２７】したがって、上記回路により以下の効果が
得られる。同期保護部１０にて監視している状態遷移が
同期状態のとき、直列並列変換部２から出力されるＮビ
ット幅の並列信号は、すでにフレーム同期が確立されて
いるため、直列並列変換部２の出力の並列信号を再配列
する必要がなく、回路規模を削減することができる。ク
ロック信号入力端子Ｃから入力される高速クロック信号
で動作しているブロックが直列並列変換部２のみで他の
ブロックは低速の１／Ｎクロック信号で動作しているこ
と、分周カウンタ部５の制御がカウンタ初期値をセット
するという簡単な回路で実現できることより、高速動作
が求められる回路規模が削減できる。同期保護部１０に
て同期状態遷移を監視することにより、データ信号中に
発生した擬似フレームパターンによるフレームの誤同期
が起こらない。

【００２８】（第一実施例）本発明第一実施例を図１を
参照して説明する。図１を参照すると、第一実施例とし
て、並列信号のビット数がＮ、フレームパターンのビッ
ト数が４であるフレーム同期回路が示されている。直列
信号入力端子１から入力される直列信号には、フレーム
同期確立のためのフレームパターンが周期的に挿入され
ている。直列信号入力端子１から入力された直列信号
は、直列並列変換部２内の分離部３にてＮビット幅の並
列信号に変換され、分周カウンタ部５から出力されるラ
ッチタイミング信号である低速な１／Ｎクロック信号に
基づいて、ラッチ部４にてラッチされる。

【００２９】ラッチ部４にてラッチされたＮビット幅の
並列信号は、直列並列変換部２から出力され、遅延部６
にて遅延される。フレームパターン検出部８−１〜８−
Ｎは、遅延部６および直列並列変換部２からの並列信号
の内、フレームパターンのビット数分、すなわち、図１
に示されている例では４ビット、を取り込みフレームパ
タンとの照合を行い、取り込んだデータとフレームパタ
ーンが一致する場合フレームパターン検出信号を出力す
る。フレームパターン検出部８−１〜８−Ｎのブロック
数Ｎは、直列並列変換部２が出力する並列信号のビット
数と一致し、各フレームパターン検出部８−ｉ（ｉは１
〜Ｎのいずれか）が取り込む並列データは１ビットずつ
ずれている。

【００３０】同期位置検出部９はフレームパターン検出
部８−１〜８−Ｎが出力するフレームパターン検出信号
より、フレームパターンを検出しているブロックを認識
し、フレームパターンを検出するブロックがフレームパ
ターン検出部８−１となるように、すなわち、並列信号
出力端子７から出力される並列信号のフレーム同期が取
れるように、分周カウンタ部５に対してラッチタイミン
グ制御信号を出力する。

【００３１】同期保護部１０は、各フレームパターン検
出部８−ｉの出力するフレームパターン検出信号と、フ
レームカウンタ部１１からのカウンタ出力フレームパル
ス信号とを比較することにより、同期状態遷移を監視
し、フレームカウンタ部１１に対してリセット信号を出
力し、分周カウンタ部５に対して同期位置検出部９から
出力されるラッチタイミング制御信号の有効または無効
を示す制御有効信号を出力する。分周カウンタ部５は、
ラッチタイミング制御信号および制御有効信号によりラ
ッチタイミングを変更する。

【００３２】以下、第一実施例の動作を説明する。ま
ず、直列並列変換部２の動作ついて図１のブロック図を
用いて説明する。直列信号入力端子１から入力される直
列信号は、分離部３にてクロック信号入力端子Ｃから入
力される高速クロック信号に基づいてＮビット幅の並列
信号に変換される。分周カウンタ部５は、Ｎ分周カウン
タ回路を持ち、クロック信号入力端子Ｃより入力された
高速クロック信号を１／Ｎに分周した低速クロック信号
を出力する。

【００３３】また、分周カウンタ部５は、同期位置検出
部９が出力するラッチタイミング制御信号と、同期保護
部１０が出力する制御有効信号を入力し、ラッチタイミ
ング制御信号の値をカウンタの初期値として設定する機
能を有する。ラッチ部４は、分離部３からのＮビット幅
の並列信号を分周カウンタ部５からの低速な１／Ｎクロ
ック信号に基づきラッチし出力する。

【００３４】図２および図３に、分周カウンタ部５の内
部カウンタの動作について示す。すなわち、同期保護部
１０が有効な制御有効信号を出力していない場合には、
図２に示すように、分周カウンタ部５内カウンタのカウ
ント値は“０”からＮ−１のカウントを繰り返す。

【００３５】同期保護部１０が有効な制御有効信号を出
力した場合には、図３に示すように、制御有効信号の立
ち上がりエッジを検出し、カウント値Ｎ−１の次のクロ
ック信号タイミング、すなわち、図３における入力クロ
ック信号“７”のタイミングで、同期位置検出部９の出
力するラッチタイミング制御信号をカウンタ値として取
り込み、“２”となっている。内部カウンタのカウント
位相をずらすことにより分周カウンタ部５から出力され
る低速１／Ｎクロック信号の位相がシフトされ、ラッチ
部５でのラッチタイミングが変更される。

【００３６】制御有効信号の立ち上がりエッジを検出し
て、カウント値の取り込みを行うため、一度カウンタ値
の取り込みが行われると、制御有効信号が一旦無効とな
り再び有効とならない限り、カウント値の取り込みは行
われない。すなわち、図３における入力クロック信号
“１２”のタイミングでは、分周カウンタ部５のカウン
ト値は、ラッチタイミング制御信号の値を取り込まず
“０”となっている。直列並列変換部２はクロック信号
入力端子Ｃから入力される高速クロック信号に同期して
動作している。

【００３７】次に、遅延部６およびフレームパターン検
出部８−１〜８−Ｎ、同期位置検出部９の動作について
図１を参照して説明する。直列並列変換部２から出力さ
れたＮビット幅の並列信号は、遅延部６にて遅延され出
力される。フレームパターン検出部８−１〜８−Ｎは、
遅延部６および直列並列変換部２より出力されるＮビッ
ト幅の並列データの内、フレームパターンのビット数分
を取り込みフレームパターンと照合し、フレームパター
ンと一致する場合はフレームパターン検出信号を出力す
る。フレームパターン検出部８−１〜８−Ｎの数Ｎは、
直列並列変換部２が出力する並列信号のビット数と一致
する。

【００３８】各フレームパターン検出部８−１〜８−Ｎ
が取り込む並列データは１ビットずつずれている。同期
位置検出部９は、各フレームパターン検出部８−１〜８
−Ｎが出力するフレームパターン検出信号より、フレー
ムパターンを検出しているフレームパターン検出部８−
ｉを認識し、フレームパターンを検出するブロックがフ
レームパターン検出部８−１となるように、すなわち、
並列信号出力端子７から出力される並列信号のフレーム
同期が取れるように、分周カウンタ部５に対してラッチ
タイミング制御信号を出力する。

【００３９】ラッチタイミング制御信号は、分周カウン
タ部５内のカウンタがシフトすべきカウント値をＭビッ
トにコード化したものである。遅延部６およびフレーム
パターン検出部８−１〜８−Ｎは分周カウンタ部５の出
力する低速の１／Ｎクロック信号に同期して動作してお
り、同期位置検出部９から出力されるラッチタイミング
制御信号も分周カウンタ部５が出力する低速の１／Ｎク
ロック信号に同期して変化する。

【００４０】次に、同期保護部１０の動作について図１
を参照して説明する。同期保護部１０は、各フレームパ
ターン検出部８−１〜８−Ｎの出力するフレームパター
ン検出信号と、フレームカウンタ部１１からのカウンタ
出力フレームパルス信号とを比較し、同期状態遷移の監
視および同期位置検出部９の出力するラッチタイミング
制御信号の有効または無効を示す制御有効信号の出力お
よびフレームカウンタ部１１をリセットするカウンタリ
セット信号の出力を行う。

【００４１】同期保護部１０の同期状態遷移の監視動作
については図４の状態遷移図にしたがって実行される。
すなわち、同期保護部１０が監視する状態には二つあ
り、一つはフレーム同期がとれていない同期はずれ状態
であり、もうひとつはフレーム同期がとれている同期状
態である。同期はずれ状態から同期状態への遷移は、フ
レームパターン検出部８−１〜８−Ｎのいずれかにてフ
レームパターンを検出し、フレームパターン検出信号が
同期保護部１０へ入力された場合である。このとき、同
期保護部１０はフレームカウンタ部１１へカウンタリセ
ット信号を出力する。

【００４２】フレームカウンタ部１１は、リセットさ
れ、フレームパターン検出部８−１〜８−Ｎにてフレー
ムパターンが検出された時点から、このフレームパター
ン検出以降にフレームパターンが検出される周期をカウ
ントし、フレームパターンが検出されるべきタイミング
で、カウンタ出力フレームパルスを出力する。

【００４３】また、同期保護部１０は、同期位置検出部
９が分周カウンタ部５に対して出力するラッチタイミン
グ制御信号を有効とする制御有効信号を低速１／Ｎクロ
ック信号の一周期の間出力する。同期状態において、同
期保護部１０は、フレームカウンタ部１１が出力するカ
ウンタ出力フレームパルス信号とフレームパターン検出
部８−１が出力するフレームパターン検出信号が一致す
ることを監視する。

【００４４】同期状態において、フレームカウンタ部１
１がカウンタ出力フレームパルス信号を出力していない
ときに、フレームパルス検出部８−１が出力したフレー
ムパターン検出信号は、データ信号に発生した擬似フレ
ームパターンを検出したとして無視される。

【００４５】同期状態から、同期はずれ状態への遷移
は、フレームカウンタ部１１がカウンタ出力フレームパ
ルス信号を出力しているタイミングに、フレームパター
ン検出部８−１がフレームパターン検出信号を出力しな
い場合である。

【００４６】同期保護部１０は、分周カウンタ部５の出
力する低速の１／Ｎクロック信号に同期して動作してお
り、同期保護部１０から出力される制御有効信号も分周
カウンタ部５の出力する低速の１／Ｎクロック信号に同
期している。

【００４７】以上に説明したように、図１に示すフレー
ム同期回路では、クロック信号入力端子Ｃより入力され
る高速クロック信号に同期して動作しているブロックは
直列並列変換部２のみであり、直列並列変換部２以外の
ブロックは、分周カウンタ部５より出力される低速の１
／Ｎクロック信号に同期して動作している。

【００４８】（第二実施例）本発明第二実施例を図５を
参照して説明する。第二実施例として、その基本的構成
は第一実施例とほぼ同じであるが、分周カウンタ部５の
制御方法についてさらに工夫している。その構成を図５
に示す。図５に示すように、同期保護部１０が出力する
制御有効信号を同期位置検出部９へ入力する。制御有効
信号が有効である場合には、同期位置検出回路９は、フ
レームパターン検出回路８−１〜８−Ｎが出力するフレ
ームパターン検出信号に基づいてラッチタイミング制御
信号を出力する。

【００４９】制御有効信号が無効である場合には、同期
位置検出回路９は、フレームパターン検出回路８−１〜
８−Ｎが出力するフレームパターン検出信号によらず
に、分周カウンタ部５の出力する１／Ｎクロック信号に
対してタイミングの変更を行わず、現状のラッチタイミ
ングを保持するラッチタイミング制御信号、すなわち、
図５に示す回路例では“０”を出力する。

【００５０】分周カウンタ部５は、内部カウンタのカウ
ント値Ｎ−１のクロック信号タイミングで同期位置検出
部９の出力するラッチタイミング制御信号をカウンタ値
として取り込む。したがって、この分周カウンタ部５の
制御方法を用いた場合の分周カウンタ部５の動作タイミ
ング図は図６のようになる。

【００５１】すなわち、分周カウンタ部５のカウント値
Ｎ−１の次のクロック信号タイミング、すなわち、入力
クロック信号“７”および“１２”のタイミングで同期
位置検出部９の出力するラッチタイミング制御信号をカ
ウンタ値として取り込み、それぞれカウント値が
“２”，“０”となっている。

【００５２】このように第二実施例では、分周カウンタ
部５に入力する信号を同期位置検出部９からのラッチタ
イミング制御信号のみとし、同期保護部１０からの制御
有効信号を不要としており、分周カウンタ部５における
制御をより単純化できる。

【００５３】（実施例まとめ）このように、第一の効果
は、フレームパターン検出部８−１〜８−Ｎの出力する
フレームパターン検出信号を基に、同期保護部１０で生
成した制御有効信号を用いて、直列並列変換部２内の分
周カウンタ部５に同期位置検出部９で生成したラッチタ
イミング制御信号を初期値としてセットすることにより
ラッチタイミングを制御し、直列並列変換部２から出力
されるＮビット幅の並列信号に対して直接フレーム同期
をとることができる。

【００５４】したがって、直列並列変換回路２から出力
されるＮビット幅の並列信号に対して、フレーム同期を
とるために再配列する回路が不要であるため、より小規
模な回路規模でフレームパターン同期回路が実現でき
る。

【００５５】第二の効果は、図１に示すフレーム同期回
路において、クロック信号入力端子Ｃより入力される高
速クロック信号に同期して動作しているブロックは直列
並列変換部２のみであり、直列並列変換部２以外のブロ
ックは、分周カウンタ部５より出力される低速の１／Ｎ
クロック信号に同期して動作している。

【００５６】したがって、高速で動作する素子で回路を
実現しなければならないブロックは直列並列変換部２の
みで、他のブロックは低速で動作する素子で回路を実現
することができる。また、分周カウンタ部５が出力する
ラッチタイミング信号に対する制御は、同期位置検出部
９が出力するラッチタイミング制御信号を分周カウンタ
部５のカウンタの初期値としてセットするという簡単な
回路で実現していることにより、高速で動作しなければ
ならない分周カウンタ部５の回路規模を小規模とするこ
とができる。

【００５７】第三の効果は、同期保護部１０にて同期状
態遷移を監視し、同期位置検出部９の出力するラッチタ
イミング制御信号の有効または無効を示す制御有効信号
を出力し、分周カウンタ部５に対する制御を行うことに
より、同期状態においてデータ信号中に発生した擬似フ
レームパターンを検出し誤フレーム同期となることを防
ぐことができる。

【００５８】

【効果の説明】以上説明したように、本発明によれば、
高速動作が要求される回路を従来と比較して削減するこ
とにより、従来より小規模かつ安価な回路構成を有する
フレーム同期回路を実現することができる。さらに、擬
似フレームパターンによるフレームの誤同期を回避する
ことができる同期回路を実現することができる。

【図面の簡単な説明】

【図１】本発明第一実施例のフレーム同期回路のブロッ
ク構成図。

【図２】本発明実施例の分周カウンタ部の内部カウンタ
の動作を示すタイムチャート。

【図３】本発明実施例の分周カウンタ部の内部カウンタ
の動作を示すタイムチャート。

【図４】本発明実施例の状態遷移を説明するための図。

【図５】本発明第二実施例のフレーム同期回路のブロッ
ク構成図。

【図６】本発明第二実施例における分周カウタン部の内
部カウンタの動作を示すタイムチャート。

【図７】従来のフレーム同期回路のブロック構成図。

【図８】従来のフレーム同期回路のブロック構成図。

【符号の説明】

１ 直列信号入力端子 ２ 直列並列変換部 ３ 分離部 ４ ラッチ部 ５ 分周カウンタ部 ６ 遅延部 ７ 並列信号出力端子 ８−１〜８−Ｎ フレームパターン検出部 ９ 同期位置検出部 １０ 同期保護部 １１ フレームカウンタ部 ２１ 直列並列変換回路 ２２ 同期パターン検出回路 ２３ 分周カウンタ ２４ 同期位置検出回路 ２５ 遅延回路 ２６ リセットパルス発生回路 Ｃ クロック信号入力端子

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K028 AA01 AA15 KK01 MM17 NN01 NN05 NN12 PP02 PP15 RR04 SS16 5K047 AA04 AA16 CC02 GG09 GG11 GG16 HH01 HH12 HH21 HH43 KK04 KK12 KK17 LL05 LL15 MM28 MM36 MM55 MM56 MM59

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フレームパターンが周期的に挿入されて
   いる直列信号を入力し周波数ｆのクロック信号にしたが
   って複数Ｎの並列信号に変換する手段と、 この複数Ｎの並列信号をラッチする手段と、 このラッチする手段から出力される複数Ｎの並列信号に
   含まれるフレームパターンの検出位置が所定の位置か否
   かを判定することにより前記フレームの同期状態を監視
   する手段と、 この監視する手段の監視結果にしたがって前記ラッチす
   る手段のラッチタイミングを調整することにより前記フ
   レームの同期を確立する手段とを備えたフレーム同期回
   路において、 前記ラッチタイミングは、周波数（ｆ／Ｎ）のクロック
   信号にしたがって生成され、 前記確立する手段は、前記監視する手段が前記フレーム
   の同期はずれ状態を検出したときには前記周波数（ｆ／
   Ｎ）のクロック信号の位相を調整することにより前記ラ
   ッチタイミングを調整する手段を備えたことを特徴とす
   るフレーム同期回路。
2. 【請求項２】 前記監視する手段は、 前記フレームパターンの検出時点でリセットされこのリ
   セット時点から１フレーム周期後にパルスを発生するカ
   ウンタ手段と、 前記フレームパターンの検出タイミングと当該パルス発
   生タイミングとを照合することにより前記フレームパタ
   ーンの検出位置が所定の位置か否かを判定する手段とを
   備えた請求項１記載のフレーム同期回路。
3. 【請求項３】 前記監視する手段が前記フレームの同期
   はずれ状態を検出していないときには前記調整する手段
   による前記ラッチタイミングの調整を無効とする手段を
   備えた請求項１または２記載のフレーム同期回路。