JP3704709B2 - データ再同期化装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はデータ再同期化装置に関し、特に長距離伝送される高速なシリアル信号の再同期化を行うデータ再同期化装置に関する。
【0002】
【従来の技術】
従来のシリアルデータを同期化させるためのシステムでは、デコーダがパケットレートでデータを受け取り、検出回路がデコーダからのデータ有効信号を監視し、データ有効信号の値がパケットレートより高速で変化することを確認したときに出力信号をアサートすることにより、フルパケットサイズ以下のグループまたは塊で送られてきたアイドルコードまたはデータを検出し、エラーの存在を確認し、このエラーを適切に修正してシリアルデータを適切に同期化させるようにしている(例えば、特許文献1参照。)。
【0003】
【特許文献1】
特開2002−101084号公報(第4−6頁、図3)
【0004】
【課題を解決するための手段】
しかし、上述した従来の技術では、ファイバチャネル(Fibre Channel)等の高速なシリアル信号を長距離伝送するとジッタが増加し、受端側のPLL(Phase−Locked Loop)発振器が正常動作できなくなるという問題点があった。
【0005】
本発明の目的は、長距離伝送される高速なシリアル信号のジッタを抑制して、再同期化したデータの信頼性を高めるようにしたデータ再同期化装置を提供することにある。
【0006】
また、本発明の他の目的は、上記データ再同期化装置で用いられるデータ再同期化方法を提供することにある。
【0007】
【課題を解決するための手段】
【0008】
本発明のデータ再同期化装置は、入力データ信号が、シリアル信号であること、データフレーム以外の区間はPLL発振器同期化のためのアイドルパターンが常時伝送されていること、データフレーム長は一定長以下で既知であること、アイドルパターンは既知のビット列の整数倍であること、入力データ信号の基本周波数と出力データ信号の基本周波数とがほとんど同じであること、データフレームの開始位置および終了位置が明示されている信号であることという条件であるときのデータ再同期化装置であって、基準クロック信号を発生する基準クロック発振回路と、前記入力データ信号に同期化した入力クロック信号を発生する入力PLL発振回路と、前記基準クロック信号に同期化した出力クロック信号を生成する出力PLL発振回路と、前記入力データ信号を前記入力クロック信号に同期してパラレル化して並列ビット数の入力並列データ信号およびアイドルパターンビット数の入力並列データ信号を出力するシフトレジスタ直並列回路と、前記アイドルパターンビット数の入力並列データ信号からデータフレームならびにデータフレームの開始位置および終了位置を検出してデータ検出信号を出力し、前記並列ビット数の入力並列データ信号の取込タイミングを決める第1の入力取込信号を出力する入力パターン検出回路と、前記第1の入力取込信号に応じて前記並列ビット数の入力並列データ信号を前記入力クロック信号に同期して所定クロック長だけ時間軸方向に引き延ばし並列ビット数の伸張データ信号を出力する並列ビット数の入力データ伸張回路と、前記データ検出信号を入力し前記並列ビット数の入力並列データ信号の取込タイミングを別タイミングの出力クロック信号に同期して動作する回路に受け渡すための第2の入力取込信号を生成する入力データ取込信号生成回路と、前記データ検出信号を前記出力クロック信号に再同期化してデータ区間信号を出力する再同期データ区間信号生成回路と、前記第2の入力取込信号を入力し前記並列ビット数の伸張データ信号を再同期化して取り込むための再取込信号を出力する再同期データ取込信号生成回路と、前記並列ビット数の伸張データ信号を前記出力クロック信号に再同期化して並列ビット数の再データ信号を出力する並列ビット数のデータ再同期回路と、前記データ区間信号を入力し前記入力データ信号がアイドルパターンであるときには自己で生成したアイドルパターンをアイドル信号として出力し、前記入力データ信号がデータフレームになったときに乗せ換えのためのタイミング信号である遅延信号および選択信号を出力するアイドルパターン生成回路と、前記再取込信号に応じて前記並列ビット数の再データ信号をシリアル化して直列信号を出力するシフトレジスタ並直列回路と、前記遅延信号に応じて前記直列信号を遅延させるデータ遅延回路と、前記選択信号に応じて前記アイドル信号と前記出力信号とを乗せ換えて出力データ信号を出力するデータ選択回路とを有することを特徴とする。
【0009】
また、本発明のデータ再同期化装置は、前記並列ビット数が、前記入力クロック信号と前記出力クロック信号との位相差吸収,メタステーブル回避+ジッタ回避+スキュー回避,および前記入力クロック信号と前記出力クロック信号との周波数偏差吸収によって決定されることを特徴とする。
【0010】
さらにまた、本発明のデータ再同期化装置は、前記所定クロック長が、前記並列ビット数以上であることを特徴とする。
【0011】
一方、本発明のデータ再同期化方法は、基準クロック信号を発生する工程と、前記入力データ信号に同期化した入力クロック信号を発生する工程と、前記基準クロック信号に同期化した出力クロック信号を生成する工程と、前記入力データ信号を前記入力クロック信号に同期してパラレル化して並列ビット数の入力並列データ信号およびアイドルパターンビット数の入力並列データ信号を出力する工程と、前記アイドルパターンビット数の入力並列データ信号からデータフレームならびにデータフレームの開始位置および終了位置を検出してデータ検出信号を出力し、前記並列ビット数の入力並列データ信号の取込タイミングを決める第1の入力取込信号を出力する工程と、前記第1の入力取込信号に応じて前記並列ビット数の入力並列データ信号を前記入力クロック信号に同期して所定クロック長だけ時間軸方向に引き延ばし並列ビット数の伸張データ信号を出力する工程と、前記データ検出信号を入力し前記並列ビット数の入力並列データ信号の取込タイミングを別タイミングの出力クロック信号に同期して動作する回路に受け渡すための第2の入力取込信号を生成する工程と、前記データ検出信号を前記出力クロック信号に再同期化してデータ区間信号を出力する工程と、前記第2の入力取込信号を入力し前記並列ビット数の伸張データ信号を再同期化して取り込むための再取込信号を出力する工程と、前記並列ビット数の伸張データ信号を前記出力クロック信号に再同期化して並列ビット数の再データ信号を出力する工程と、前記データ区間信号を入力し前記入力データ信号がアイドルパターンであるときには自己で生成したアイドルパターンをアイドル信号として出力し、前記入力データ信号がデータフレームになったときに乗せ換えのためのタイミング信号である遅延信号および選択信号を出力する工程と、前記再取込信号に応じて前記並列ビット数の再データ信号をシリアル化して直列信号を出力する工程と、前記遅延信号に応じて前記直列信号を遅延させる工程と、前記選択信号に応じて前記アイドル信号と前記出力信号とを乗せ換えて出力データ信号を出力する工程とを有することを特徴とする。
【0012】
さらに、本発明のデータ再同期化方法は、前記並列ビット数が、前記入力クロック信号と前記出力クロック信号との位相差吸収,メタステーブル回避+ジッタ回避+スキュー回避,および前記入力クロック信号と前記出力クロック信号との周波数偏差吸収によって決定されることを特徴とする。
【0013】
さらにまた、本発明のデータ再同期化方法は、前記所定クロック長が、前記並列ビット数以上であることを特徴とする。
【0014】
本発明に係るデータ再同期化装置では、図1に示すように、シリアル信号である入力データ信号bを入力クロック信号cに同期してパラレル化して並列ビット数の入力並列データ信号d〜eを生成し(シフトレジスタ直並列回路03)、並列ビット数の入力並列データ信号d〜eを入力クロック信号cに同期して所定クロック長だけ時間軸方向に引き延ばして(入力データ伸張回路05〜06)、並列ビット数の伸張データ信号g〜hを出力する(入力クロック信号cと出力クロック信号nとの位相差,メタステーブル,ジッタ,スキュー,入力クロック信号cと出力クロック信号nとの周波数偏差を見込んだ分だけ引き延ばす)。次に、並列ビット数の伸張データ信号g〜hの変化点の中央付近で、データを取り込み直し出力クロック信号nに再同期化して並列ビット数の再データ信号j〜kを生成する[取込位置は変動する](データ再同期回路11〜12)。並列ビット数の再データ信号j〜kを再度「揺れない」ように同期化し直し(シフトレジスタ並直列回路16)、シリアル化して直列信号pを生成する(シフトレジスタ並直列回路16)。続いて、自己で生成したアイドルパターン(アイドルパターン生成回路17)(アイドル信号r)の切れ目に同期をとって出力信号uを生成し(データ遅延回路18)、出力データ信号wに出力する(データ選択回路19)。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0016】
図1を参照すると、本発明の第1の実施の形態に係るデータ再同期化装置は、基準クロック発振回路01と、入力PLL発振回路02と、シフトレジスタ直並列回路03と、入力パターン検出回路04と、並列ビット数の入力データ伸張回路05〜06と、入力データ取込信号生成回路07と、出力PLL発振回路10と、並列ビット数のデータ再同期回路11〜12と、再同期データ取込信号生成回路13と、再同期データ区間信号生成回路14と、シフトレジスタ並直列回路16と、アイドルパターン生成回路17と、データ遅延回路18と、データ選択回路19とから構成される。
【0017】
図2〜図4は、本実施の形態に係るデータ再同期化装置の、「時間1−1〜時間1−3」のタイミングチャートである。なお、図2〜図4に示す「時間1−1〜時間1−3」のタイミングチャートは、入力クロック信号cの周波数と出力クロック信号nの周波数とがほぼ一致している場合を図示している。図2〜図4からも分かるように、本実施の形態では、入力データ信号bのデータフレーム長は一定長以下で既知であるものとし、具体的には、入力データ信号bにデータが流れていないときには、8ビット単位でアイドル信号idol0〜idol7が流れるとし、データフレームのデータはb0〜b21の22ビットであるとする。
【0018】
詳しくは、本実施の形態では、▲1▼入力クロック信号cと出力クロック信号nとの位相差吸収,▲2▼メタステーブル回避+ジッタ回避+スキュー回避,および▲3▼入力クロック信号cと出力クロック信号nとの周波数偏差吸収、の3個の要素を吸収する必要がある。まず、最初の2項の吸収のために、▲1▼入力クロック信号cと出力クロック信号nとの位相差吸収=±1ビット以内,および▲2▼メタステーブル回避+ジッタ回避+スキュー回避=±1ビット以内が必要になる。すなわち,最初の2項の吸収のために、「遅れ」を考慮して2ビット、「進み」を考慮して2ビット、合計4ビットが必要である。次に、3項に関し、本実施の形態では、「データの引き延ばしを6ビット」としている。従って、「6ビットの揺れ」まで吸収できるので、1項,2項を除いた残りが3項の吸収できる分になる。つまり、3項で吸収できるのは、6−4=2ビットになる。よって、▲3▼入力クロック信号cと出力クロック信号nとの周波数偏差吸収=±1ビット以内(未満)、すなわち、2ビット未満の変動を吸収できる、2ビット未満のマージンがあることになる。すなわち、所定クロック長は、▲1▼入力クロック信号cと出力クロック信号nとの位相差吸収=±1ビット以内、▲2▼メタステーブル回避+ジッタ回避+スキュー回避=±1ビット以内、▲3▼入力クロック信号cと出力クロック信号nとの周波数偏差吸収=±1ビット以内の総計6ビットとする。
【0019】
また、入力クロック信号cの周波数変動率=±1%、出力クロック信号nの周波数変動率=±1%と仮定すると、入力クロック信号cと出力クロック信号nとの周波数偏差率=±2%になる。周波数の差分を吸収可能な最大データフレーム長(「一定長」)=αビットとすると、(αビット)*(4%)<(2ビット<―▲3▼のマージン)でなければならない。これよりデータフレーム長が長いと、データ部の終わり付近での時間軸方向への揺れ分が、3項のマージンを越えるためである。これを解くと、αビット<50ビットになる。すなわち,本実施の形態の「一定長」は、これを量子化(切り捨て)して、「一定長」=49ビットになる。
【0020】
さらに、入力データ信号bは、データフレームの開始位置および終了位置が明示されている信号であることが必要である。すなわち、「一番始めに来るデータ列(6ビット)の中心を狙ってデータを取り込み始める」という動作を行うことから、「開始位置」がわかる必要がある。また、「データの終わりに同期化して内部で生成したアイドルパターンを出力する必要がある」ことから、「終了位置」がわかる必要がある。逆に、「開始位置」がわからない信号であると、データの取込タイミングがわからないし、「終了位置」がわからない信号であると、内部で生成したアイドルパターンを同期化して出力できないのである。
【0021】
図5〜図7は、本実施の形態に係るデータ再同期化装置の、「時間2−1〜時間2−3」のタイミングチャートである。なお、図5〜図7に示す「時間2−1〜時間2−3」のタイミングチャートは、入力クロック信号cの周波数より出力クロック信号nの周波数が高周波である場合を参考のために図示している。「時間2−1〜時間2−3」における周波数比は、入力クロック信号c:出力クロック信号n=約11:12である。
【0022】
基準クロック発振回路01は、基準となるクロック信号である基準クロック信号aを、入力PLL発振回路02および出力PLL発振回路10に出力する。
【0023】
入力PLL発振回路02は、入力データ信号bに同期化した入力クロック信号cを生成し、シフトレジスタ直並列回路03,入力パターン検出回路04,入力データ伸張回路05〜06,および入力データ取込信号生成回路07に出力する。通常、入力PLL発振回路02は、基準クロック発振回路01に同期化して動作しているのではなく、入力データ信号bに同期化して動作している。(そのため、データが無いときでもアイドルパターンが常時送出されている。)入力データ信号bを出力している回路が故障して、入力データ信号bにデータが来なくなると、入力PLL発振回路02は、動作異常となってしまう。また、いったんこのような異常状態になると、入力PLL発振回路02は、電源を切るまで復旧しないか、最悪の場合には破壊にいたることもある。このときの対策用に、入力データ信号bに異常が生じたとき、異常状態/破壊を避けるため、ほぼ間違いなく発振している基準クロック発振回路01に同期化して発振するようにしている。
【0024】
シフトレジスタ直並列回路03は、下記段落の如く、9ビットのシフトレジスタで構成され、シリアル信号である入力データ信号bをパラレル化し、再同期化用データ信号として並列ビット数の入力並列データ信号d〜eを並列ビット数の入力データ伸張回路05〜06に出力し、入力データのパターン検出用としてアイドルパターンビット数の入力並列データ信号x〜yを入力パターン検出回路04に出力する。アイドルパターンビット数の入力並列データ信号x〜yは、8ビットのシフトレジスタ出力である(アイドルパターンを8ビット長と仮定)。また、並列ビット数の入力並列データ信号d〜eは、6ビットのシフトレジスタ出力である(データを引き延ばす所定クロック長を6ビットと仮定)。並列ビット数の入力並列データ信号d〜eは、アイドルパターンビット数の入力並列データ信号x〜yより1ビット過去のデータを保持しているとする。
【0025】
シフトレジスタ直並列回路03の構成(シフト方向は上から下に向かう)
【0026】
入力パターン検出回路04は、アイドルパターンビット数の入力並列データ信号x〜yからデータフレームならびにデータフレームの開始位置および終了位置を検出してデータ検出信号fを入力データ取込信号生成回路07および再同期データ区間信号生成回路14に出力するとともに、並列ビット数の入力並列データ信号d〜eの取込タイミングを決める入力取込信号iを生成して並列ビット数の入力データ伸張回路05〜06に出力する。入力パターン検出回路04では、アイドルパターンの終わり/始まりを検出するため、アイドルパターンのビットがどういう並びで、何ビットなのかをあらかじめ知っておく必要がある。また、自己で生成する必要があるので、ビットパターンおよび長さが既知である必要がある。図2〜図7のタイミングチャートでは、汎用性を持たせ、論理0,論理1を明示せずに、「idol0」,「idol1」,「idol2」,「idol3」,「idol4」,「idol5」,「idol6」,「idol7」と記載している。実際には、ビット列「10110110」とか「11001101」などのようなインターフェース仕様で決められた(取り決めた)データのアイドルパターンが、「例えば、8ビットの固まり」の繰り返しとして、連続して流れている。
【0027】
並列ビット数の入力データ伸張回路05〜06は、入力取込信号iがアクティブになるたびに並列ビット数の入力並列データ信号d〜eを取り込み、並列ビット数の伸張データ信号g〜hを並列ビット数のデータ再同期回路11〜12に出力する。並列ビット数の伸張データ信号g〜hは、入力クロック信号cに同期して動作する6ビットのフリップフロップ出力で、並列ビット数の入力並列データ信号d〜eを入力取込信号iに従って所定クロック長*入力クロック信号cに1回だけ取り込むことで、入力データ信号bを時間軸方向に所定クロック長だけ引き延ばして保持している信号である。並列ビット数の入力データ伸張回路05〜06は、入力PLL発振回路02と出力PLL発振回路10との周波数偏差,入力PLL発振回路02のジッタ,入力PLL発振回路02の入力クロック信号cと出力PLL発振回路10の出力クロック信号nのアクティブエッジの衝突まで考慮した時間(所定クロック長)だけ、パラレル化された入力並列データ信号d〜eを時間軸方向に引き延ばす。上記所定クロック長は、本実施の形態では6ビット分であるが、実際に引き延ばすのに必要な所定クロック長は、▲1▼入力クロック信号cと出力クロック信号nとの位相差吸収=±1ビット以内(通常は「±1ビット以内」で収まる),▲2▼メタステーブル回避+ジッタ回避+スキュー回避=±1ビット以内(これも、転送レートが上がると回りの回路も高速な回路になるので、通常は「±1ビット以内」で収まる),▲3▼入力クロック信号cと出力クロック信号nとの周波数偏差吸収=±1ビット以内(これは、以下の計算が必要)である。
【0028】
入力クロック信号cの周波数変動率が±a%(実施の形態では±1%、通常は±0.01%)、出力クロック信号nの周波数変動率が±b%(実施の形態では±1%、通常は±0.01%)と仮定すると、入力クロック信号cと出力クロック信号nとの周波数偏差率は±(a+b)%(実施の形態では±2%、通常は±0.02%)、データフレーム長=cビット(実施の形態では22ビット、通常はいろいろあるが、2070バイト=16560ビットとする)と仮定できる。データが流れている間に入力クロック信号cと出力クロック信号nとがずれ始め、データの終わりにずれる量は、「データフレーム長」*「入力クロック信号cと出力クロック信号nとの周波数偏差率」=c*{2*(a+b)}(実施の形態では22ビット*{2*(1%+1%)}=0.88ビット=>切り上げ(ただし、「遅れ」と「進み」があるので、2の倍数)=>2ビット、通常では16560ビット*{2*(0.01%+0.01%)}=6.624ビット=>切り上げ(ただし、「遅れ」と「進み」があるので、2の倍数)=>8ビットになる。従って、本実施の形態では、2+2+2=6ビット、通常(データフレーム長はいろいろな値をとるが)では、2+2+8=12ビットになる。
【0029】
また、入力データ伸張回路05〜06の段数(並列ビット数)は、引き延ばす所定クロック長と同数必要になる。本実施の形態では、6ビットに引き延ばしているので、「6段」必要である。段数が足らないと、データが抜け、段数が多いと余計なデータが入ってしまうことになる(段数が多い分には、過剰分を無視すれば問題ない)。図2に示す「時間1−1」のタイミングチャートでは、並列ビット数の入力並列データ信号d〜eに書いてある「idol5..0」(6ビット)である。
【0030】
入力データ取込信号生成回路07は、データ検出信号fがアクティブになると、パラレル化された並列ビット数の入力並列データ信号d〜eの取込タイミングを別タイミングの出力クロック信号nに同期して動作する以下の回路に受け渡すための入力取込信号zを一定時間毎に生成し、再同期データ取込信号生成回路13に出力する。入力取込信号zは、並列ビット数の伸張データ信号g〜hを出力クロック信号nに同期して間違いなく取り込むために、並列ビット数の伸張データ信号g〜hの変化点から1クロック遅れた地点でアクティブとなり、入力クロック信号cと出力クロック信号nとの位相差,メタステーブル,ジッタ,スキュー,入力クロック信号cと出力クロック信号nとの周波数偏差等を考慮し、3クロックの間アクティブになる。
【0031】
出力PLL発振回路10は、基準クロック信号aに同期化した出力クロック信号nを生成し、並列ビット数のデータ再同期回路11〜12,再同期データ取込信号生成回路13,再同期データ区間信号生成回路14,シフトレジスタ並直列回路16,アイドルパターン生成回路17,データ遅延回路18,およびデータ選択回路19に出力する。出力PLL発振回路10は、基準クロック発振回路01に同期化して発振しているので、入力クロック信号cと出力クロック信号nとは、別位相,別周波数のクロック信号になる。
【0032】
並列ビット数のデータ再同期回路11〜12は、出力クロック信号nに同期して動作する6ビットのフリップフロップで構成され、並列ビット数の伸張データ信号g〜hを出力クロック信号nに再同期化し、現在の出力信号の状態を見ながらデータ出力が可能となるまで再同期化したデータ信号を遅延させて並列ビット数の再データ信号j〜kをシフトレジスタ並直列回路16に出力する。すなわち、並列ビット数のデータ再同期回路11〜12は、再取込信号lで示される位置で(並列ビット数の伸張データ信号g〜hの変化点の中央付近で)、入力クロック信号cに同期して6倍に引き延ばされた並列ビット数の伸張データ信号g〜hを出力クロック信号nに再同期化し、並列ビット数の再データ信号j〜kをシフトレジスタ並直列回路16に出力する。
【0033】
再同期データ取込信号生成回路13は、入力取込信号zに従って、入力クロック信号cとは別位相である出力クロック信号nに同期化したタイミングで、かつ並列ビット数の伸張データ信号g〜hの時間軸方向に引き延ばされた信号の時間的に真ん中のタイミングでデータを取り込めるように再取込信号lを並列ビット数のデータ再同期回路11〜12に出力する。また同様に、再同期データ取込信号生成回路13は、再取込信号qをシフトレジスタ並直列回路16およびアイドルパターン生成回路17に出力する。詳しくは、再同期データ取込信号生成回路13は、入力クロック信号cに同期化した入力取込信号zを出力クロック信号nに同期して打ち直し、並列ビット数の伸張データ信号g〜hの変化点の中央付近でデータを取り込めるように、入力取込信号zから2*出力クロック信号nの位置でアクティブとなり、1*出力クロック信号nの間、再取込信号lを生成し、並列ビット数のデータ再同期回路11〜12に出力する。再取込信号lは、入力クロック信号cに同期化した信号を異なる位相/周波数である出力クロック信号nで打ち直すため、位置は時間軸方向に揺らぐ。また、再同期データ取込信号生成回路13は、「揺らぐ」再データ信号j〜kを「揺るがない」ようにするため、「揺るがない打ち抜き用の信号」である再取込信号qを生成し、シフトレジスタ並直列回路16およびアイドルパターン生成回路17に出力する。再取込信号lが揺らいでも問題なくデータを取り込めるように、並列ビット数の再データ信号j〜kの変化点の中央付近に来るように、再取込信号lから3*出力クロック信号n遅れた位置から1*出力クロック信号nの間、再取込信号qを生成する。
【0034】
再同期データ区間信号生成回路14は、入力クロック信号cに同期して動作するデータ検出信号fによりデータフレームの終了位置を検出すると、データ検出信号fを出力クロック信号nで打ち直し、データフレームからアイドルパターンへの切り替えがスムースになるようにデータ区間信号mを生成してアイドルパターン生成回路17に出力する。
【0035】
シフトレジスタ並直列回路16は、「揺れる信号」である並列ビット数の再データ信号j〜kの並列データ信号を「揺れない取込信号である」再取込信号qに同期化して取り込み(並列ビット数の再データ信号j〜kの中央付近で取り込み)、シリアル化して、直列信号pをデータ遅延回路18に出力する。
【0036】
アイドルパターン生成回路17は、データフレームになるまではアイドルパターンをアイドル信号rとしてデータ選択回路19に出力し、選択信号sをインアクティブにして再同期データ取込信号生成回路13およびデータ選択回路19に出力する。また、アイドルパターン生成回路17は、アイドルパターンの切れ目からデータが出力されるように直列信号pを遅延させる遅延信号oをデータ遅延回路18に出力し、適当なタイミングで選択信号sをアクティブとしてデータ選択回路19に出力する。アイドルパターン生成回路17は、入力データ信号bがアイドルパターンの場合は自己で生成したアイドルパターンを出力し、入力データ信号bがデータフレームになったときに乗せ換えのためのタイミング信号である遅延信号oおよび選択信号sを出力する。詳しくは、アイドルパターン生成回路17は、b0〜b21のデータフレームが検出されるまではフリーランでアイドルデータidol0〜idol7を生成してアイドル信号rをデータ選択回路19に出力し、データフレームを出力し始めると、アイドルデータidol0をデータ選択回路19に出力し、データの終わりで再度フリーランでアイドルデータidol0〜idol7を生成してデータ選択回路19に出力する。また、アイドルパターン生成回路17は、アイドルパターンから再同期化したデータに正確に乗せ換えるために、アイドルパターンのidol7が出終わるまで直列信号pを待たせておくための遅延信号oを生成しデータ遅延回路18に出力する。さらに、アイドルパターン生成回路17は、アイドルパターンと再同期化したデータとを切り替えるための選択信号sを生成し、再同期データ取込信号生成回路13およびデータ選択回路19に出力する。なお、アイドル信号rは、データの無い状態では、「idol0」,「idol1」,「idol2」,「idol3」,「idol4」,「idol5」,「idol6」,「idol7」を繰り返し生成している。必ず「idol7」の次のビットからデータの1ビット目が始まり、データの最後のビットの次は必ず「idol0」から始まることから、アイドルパターンは既知のビット列の整数倍であることが知られる。
【0037】
データ遅延回路18は、アイドルパターンからデータフレームへのつなぎをスムースに行うため、アイドルパターンと非同期に生成されるシリアル化されたデータ信号である直列信号pとの乗せ換えタイミングを図るために遅延信号oに従って直列信号pを遅延させ、出力信号uをデータ選択回路19およびアイドルパターン生成回路17に出力する。すなわち、データ遅延回路18は、直列信号pをアイドル信号rの切れ目に同期化して出力するため、直列信号pにデータが流れたとき、また遅延信号oがアクティブの間、直列信号pを遅延させ、その遅延量を保持し、アイドル信号rの切れ目で出力信号uをデータ選択回路19およびアイドルパターン生成回路17に出力する。
【0038】
データ選択回路19は、自己で生成したアイドルパターンと非同期に生成されるシリアル化されたデータ信号とを乗せ換え、出力データ信号wを出力する。すなわち、データ選択回路19は、選択信号sがインアクティブなときはアイドル信号rを、選択信号sがアクティブになると出力信号uを、出力データ信号wを出力する。
【0039】
次に、このように構成された第1の実施の形態に係るデータ再同期化装置の動作について説明する。ここでは、図1に示すブロック図,および図2ないし図4に示す「時間1−1〜時間1−3」のタイミングチャートを使用して説明する。
【0040】
データフレーム(b0〜b21)ではない間は、出力クロック信号nに同期化し、アイドルパターン生成回路17で生成されたアイドル信号r(フリーラン)(idol0〜idol7)が、1*出力クロック信号n遅れて、データ選択回路19を経由して出力データ信号wに出力されている(出力クロック信号n_1等)。
【0041】
シフトレジスタ直並列回路03は、入力クロック信号cの立ち上がりエッジで入力データ信号bをパラレル化し、並列ビット数の入力並列データ信号d〜e,およびアイドルパターンビット数の入力並列データ信号x〜yを出力している(入力クロック信号c_1〜)。
【0042】
アイドルパターンビット数の入力並列データ信号x〜yがb0〜b7となり、アイドルパターンではないことが確認されると、入力パターン検出回路04は、データ検出信号fをアクティブにする(入力クロック信号c_10)。
【0043】
また、同時に、入力パターン検出回路04は、入力取込信号iを1*入力クロック信号cだけアクティブにする(入力クロック信号c_10)。
【0044】
以降、入力取込信号iは、データフレームが終了し、アイドルパターンが再度検出されるまで(入力クロック信号c_34)、6*入力クロック信号c毎に1*入力クロック信号cの間だけアクティブになる(入力クロック信号c_16,22,28)。
【0045】
入力取込信号iがアクティブになると、並列ビット数の入力データ伸張回路05〜06は、次の入力クロック信号c(入力クロック信号c_11,17,23,29)で、並列ビット数の入力並列データ信号d〜eを取り込み、並列ビット数の伸張データ信号g〜hをデータ再同期回路11〜12に出力する(入力クロック信号c_11等)。
【0046】
並列ビット数の入力データ伸張回路05〜06は、入力取込信号iがインアクティブの間は並列ビット数の伸張データ信号g〜hを保持している(入力クロック信号c_12〜16等)。
【0047】
また、データ検出信号fがアクティブになると、入力データ取込信号生成回路07は、入力取込信号zを2*入力クロック信号c遅れた位置から、3*入力クロック信号cの間アクティブとする(入力クロック信号c_12〜14等)。以降、入力取込信号zは、6*入力クロック信号c毎に3*入力クロック信号cの間アクティブとなる。入力クロック信号cに同期化した入力取込信号zを、別位相,別周波数の出力クロック信号nで打ち直して再取込信号lを確実に生成するために、各々のクロックのエッジの衝突,ジッタ,スキュー,周波数偏差などを回避するために3*入力クロック信号cの幅を持たせてある。
【0048】
データ検出信号fがアクティブになると、再同期データ区間信号生成回路14は、データ区間信号mを2*出力クロック信号n遅れてアクティブとする(出力クロック信号n_11)。
【0049】
入力取込信号zがアクティブになると(入力クロック信号c_12等)、再同期データ取込信号生成回路13は、2*出力クロック信号n遅れて、すなわち並列ビット数の伸張データ信号g〜hの変化点の中央付近で、1*出力クロック信号nの間だけ再取込信号lをアクティブとする(出力クロック信号n_13,19,25,31)。
【0050】
再取込信号lがアクティブとなると(出力クロック信号n_13等)、並列ビット数のデータ再同期回路11〜12は、1*出力クロック信号n遅れて並列ビット数の伸張データ信号g〜hを取り込み、並列ビット数の再データ信号j〜kをシフトレジスタ並直列回路16に出力する(出力クロック信号n_14等)。
【0051】
再取込信号lがインアクティブの間(出力クロック信号n_14等)、並列ビット数のデータ再同期回路11〜12は、その値を保持する(出力クロック信号n_15〜19等)。
【0052】
再取込信号lがアクティブになると(出力クロック信号n_13等)、再同期データ取込信号生成回路13は、3*出力クロック信号n遅れた位置で、すなわち並列ビット数の再データ信号j〜kの変化点の中央付近で、1*出力クロック信号nの間だけ再取込信号qをアクティブとする。以降、再同期データ取込信号生成回路13は、6*出力クロック信号n毎に、1*出力クロック信号nの間だけ再取込信号qをアクティブとする。
【0053】
再取込信号qがアクティブとなると(出力クロック信号n_16等)、シフトレジスタ並直列回路16は、1*出力クロック信号n遅れて並列ビット数の再データ信号j〜kを取り込み、シリアル化し、直列信号pをデータ遅延回路18に出力する(出力クロック信号n_17等)。
【0054】
再取込信号qがアクティブになると、アイドルパターン生成回路17は、1*出力クロック信号n遅れて遅延信号oをアクティブとする(出力クロック信号n_17)。
【0055】
アイドルパターン生成回路17は、1回目の再取込信号qの出力の後、アイドル信号rの切れ目であるidol6(出力クロック信号n_18)が終わるまで遅延信号oをアクティブとし、idol7(出力クロック信号n_19)で遅延信号oをインアクティブとする。
【0056】
データ遅延回路18は、再取込信号qが1回アクティブとなった(出力クロック信号n_16)後で、また遅延信号oがアクティブの間(出力クロック信号n_18)は直列信号pを遅延させ、遅延信号oがインアクティブになる(出力クロック信号n_19)と、次の出力クロック信号n(出力クロック信号n_20)から遅延させた直列信号pを出力信号uとして出力する(出力クロック信号n_20〜)。また、データ遅延回路18は、この遅延値をデータフレームを出力している間保持する。
【0057】
アイドルパターン生成回路17は、出力信号uのデータフレームのデータ数をカウントする。また、アイドルパターン生成回路17は、遅延信号oがインアクティブとなった次の出力クロック信号n(出力クロック信号n_20)で選択信号sをアクティブとする(出力クロック信号n_20〜)。
【0058】
選択信号sがアクティブになると(出力クロック信号n_20〜)、アイドルパターン生成回路17のアイドル信号rは、idol0を保持する(出力クロック信号n_20〜)。
【0059】
データ選択回路19は、選択信号sがインアクティブの間(出力クロック信号n_1〜19)はアイドル信号rを1*出力クロック信号n遅れて出力データ信号wを出力し、選択信号sがアクティブになる(出力クロック信号n_20〜)と、データが流れている出力信号uを1*出力クロック信号n遅れて出力データ信号wを出力する(出力クロック信号n_21〜)。すなわち、入力クロック信号cに同期化した入力データ信号bが、出力クロック信号nに再同期化されて出力データ信号wを出力される。
【0060】
入力パターン検出回路04は、アイドルパターンビット数の入力並列データ信号x〜yにアイドルパターンが検出されると(入力クロック信号c_32)、データフレームの終了と判断し、データ検出信号fをインアクティブとする(入力クロック信号c_32)。また、入力パターン検出回路04は、アイドルパターンビット数の入力並列データ信号x〜yにアイドルパターンが検出されると(入力クロック信号c_32)、入力取込信号iもインアクティブとする(入力クロック信号c_34)。
【0061】
入力取込信号iがインアクティブとなるため(入力クロック信号c_34)、並列ビット数の入力データ伸張回路05〜06の出力である並列ビット数の伸張データ信号g〜hは、前回のラッチデータであるidol1,idol10,b21〜b18をそのまま保持する(入力クロック信号c_35〜)。
【0062】
同様に、データ検出信号fがインアクティブとなるため(入力クロック信号c_34〜)、入力データ取込信号生成回路07の出力である入力取込信号zもインアクティブとなる(入力クロック信号c_36〜)。
【0063】
入力取込信号zがインアクティブとなるため(入力クロック信号c_36〜)、再同期データ取込信号生成回路13の出力である再取込信号lもインアクティブとなる(出力クロック信号n_37〜)。
【0064】
再取込信号lがインアクティブとなるため(出力クロック信号n_37〜)、並列ビット数のデータ再同期回路11〜12の出力である並列ビット数の再データ信号j〜kは、前回のラッチデータであるidol1,idol10,b21〜b18を保持する(出力クロック信号n_38〜)。
【0065】
データ検出信号fがインアクティブになるので(入力クロック信号c_34〜)、再同期データ区間信号生成回路14の出力であるデータ区間信号mは、インアクティブとなる(出力クロック信号n_35〜)。
【0066】
データ区間信号mがインアクティブになった後(出力クロック信号n_35〜)、アイドルパターン生成回路17で「全データ」を数え終わると(22ビット)(出力クロック信号n_42)、アイドルパターン生成回路17の出力である選択信号sがインアクティブとなる(出力クロック信号n_42〜)。
【0067】
また、選択信号sがインアクティブになると(出力クロック信号n_42)、アイドルパターン生成回路17は、アイドルパターンidol0〜idol7の生成を開始してアイドル信号rを出力する(出力クロック信号n_42)。
【0068】
選択信号sがインアクティブになると(出力クロック信号n_42)、再同期データ取込信号生成回路13は、再取込信号qをインアクティブとする(出力クロック信号n_46〜)。
【0069】
データカウンタが21になると(出力クロック信号n_40)、アイドルパターン生成回路17は、データ遅延回路18に対し、遅延値を0にする遅延信号oを出力し(出力クロック信号n_41)、データ遅延回路18の遅延はリセットされ、直列信号pが1*出力クロック信号nだけ遅れた信号が出力信号uとしてデータ選択回路19およびアイドルパターン生成回路17に出力される(出力クロック信号n_43〜)。
【0070】
選択信号sがインアクティブになると(出力クロック信号n_42)、データ選択回路19は、次の出力クロック信号nからアイドル信号rを出力データ信号wを出力する(出力クロック信号n_43〜)。
【0071】
以上の動作を行うことで、直列信号pにデータフレームが無いときには、自己で生成したアイドルパターンをアイドル信号rとして出力し、データフレームが入力されたときにはアイドル信号rの切れ目に同期化して、入力データ信号bを出力クロック信号nに再同期化して出力し、データフレームでは無くなったときにはデータフレームの切れ目で、自己で生成したアイドルパターンをアイドル信号rとして出力することができる。
【0072】
なお、図5〜図7に示す「時間2−1〜時間2−3」のタイミングチャートに示す、入力クロック信号cの周波数より出力クロック信号nの周波数が高周波で有る場合の動作については、既述した図2〜図4に示す「時間1−1〜時間1−3」のタイミングチャートに示す場合とほぼ同様となるので、詳しい説明を省略する。
【0073】
本実施の形態では、以上の機能を持つ回路ブロックでデータ再同期化装置を構成することにより、入力クロック信号cに同期化した信号を高い信頼性を保ってほぼ同一の周波数であるが、位相の異なる出力クロック信号nに再同期化させデータを出力できる。すなわち、ジッタが大きくなって電圧レベルの減衰した信号を波形整形し次段に送付することが可能となる。
【0074】
【発明の効果】
第1の効果は、高速なシリアル信号を長距離伝送するとジッタが大きくなるのを防ぐことができることである。その理由は、入力クロック信号に同期化した信号を高い信頼性を保ってほぼ同一の周波数であるが位相の異なる出力クロック信号に再同期化させてデータを出力できるからである。
【0075】
第2の効果は、再同期化したデータの信頼性を高めることができることである。その理由は、ジッタが大きくなって電圧レベルの減衰した信号を波形整形し次段に送付することが可能となるからである。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るデータ再同期化装置の構成を示す回路ブロック図である。
【図2】第1の実施の形態に係るデータ再同期化装置における「時間1−1」のタイミングチャートである。
【図3】第1の実施の形態に係るデータ再同期化装置における「時間1−2」のタイミングチャートである。
【図4】第1の実施の形態に係るデータ再同期化装置における「時間1−3」のタイミングチャートである。
【図5】第1の実施の形態に係るデータ再同期化装置における「時間2−1」のタイミングチャートである。
【図6】第1の実施の形態に係るデータ再同期化装置における「時間2−2」のタイミングチャートである。
【図7】第1の実施の形態に係るデータ再同期化装置における「時間2−3」のタイミングチャートである。
【符号の説明】
01 基準クロック発振回路
02 入力PLL発振回路
03 シフトレジスタ直並列回路
04 入力パターン検出回路
05〜06 入力データ伸張回路
07 入力データ取込信号生成回路
10 出力PLL発振回路
11〜12 データ再同期回路
13 再同期データ取込信号生成回路
14 再同期データ区間信号生成回路
16 シフトレジスタ並直列回路
17 アイドルパターン生成回路
18 データ遅延回路
19 データ選択回路
a 基準クロック信号
b 入力並列データ信号
c 入力クロック信号
d 入力並列データ信号
e 入力並列データ信号
f データ検出信号
g 伸張データ信号
h 伸張データ信号
i 入力取込信号
j 再データ信号
k 再データ信号
l 再取込信号
m データ区間信号
n 出力クロック信号
o 遅延信号
p 直列信号
q 再取込信号
r アイドル信号
s 選択信号
u 出力信号
w 出力データ信号
x 入力並列データ信号
y 入力並列データ信号
z 入力取込信号
Claims (6)
- 入力データ信号が、シリアル信号であること、データフレーム以外の区間はPLL発振器同期化のためのアイドルパターンが常時伝送されていること、データフレーム長は一定長以下で既知であること、アイドルパターンは既知のビット列の整数倍であること、入力データ信号の基本周波数と出力データ信号の基本周波数とがほとんど同じであること、データフレームの開始位置および終了位置が明示されている信号であることという条件であるときのデータ再同期化装置であって、
基準クロック信号を発生する基準クロック発振回路と、
前記入力データ信号に同期化した入力クロック信号を発生する入力PLL発振回路と、
前記基準クロック信号に同期化した出力クロック信号を生成する出力PLL発振回路と、
前記入力データ信号を前記入力クロック信号に同期してパラレル化して並列ビット数の入力並列データ信号およびアイドルパターンビット数の入力並列データ信号を出力するシフトレジスタ直並列回路と、
前記アイドルパターンビット数の入力並列データ信号からデータフレームならびにデータフレームの開始位置および終了位置を検出してデータ検出信号を出力し、前記並列ビット数の入力並列データ信号の取込タイミングを決める第1の入力取込信号を出力する入力パターン検出回路と、
前記第1の入力取込信号に応じて前記並列ビット数の入力並列データ信号を前記入力クロック信号に同期して所定クロック長だけ時間軸方向に引き延ばし並列ビット数の伸張データ信号を出力する並列ビット数の入力データ伸張回路と、
前記データ検出信号を入力し前記並列ビット数の入力並列データ信号の取込タイミングを別タイミングの出力クロック信号に同期して動作する回路に受け渡すための第2の入力取込信号を生成する入力データ取込信号生成回路と、
前記データ検出信号を前記出力クロック信号に再同期化してデータ区間信号を出力する再同期データ区間信号生成回路と、
前記第2の入力取込信号を入力し前記並列ビット数の伸張データ信号を再同期化して取り込むための再取込信号を出力する再同期データ取込信号生成回路と、
前記並列ビット数の伸張データ信号を前記出力クロック信号に再同期化して並列ビット数の再データ信号を出力する並列ビット数のデータ再同期回路と、
前記データ区間信号を入力し前記入力データ信号がアイドルパターンであるときには自己で生成したアイドルパターンをアイドル信号として出力し、前記入力データ信号がデータフレームになったときに乗せ換えのためのタイミング信号である遅延信号および選択信号を出力するアイドルパターン生成回路と、
前記再取込信号に応じて前記並列ビット数の再データ信号をシリアル化して直列信号を出力するシフトレジスタ並直列回路と、
前記遅延信号に応じて前記直列信号を遅延させるデータ遅延回路と、
前記選択信号に応じて前記アイドル信号と前記出力信号とを乗せ換えて出力データ信号を出力するデータ選択回路と
を有することを特徴とするデータ再同期化装置。 - 前記並列ビット数が、前記入力クロック信号と前記出力クロック信号との位相差吸収,メタステーブル回避+ジッタ回避+スキュー回避,および前記入力クロック信号と前記出力クロック信号との周波数偏差吸収によって決定されることを特徴とする請求項1記載のデータ再同期化装置。
- 前記所定クロック長が、前記並列ビット数以上であることを特徴とする請求項1または請求項2記載のデータ再同期化装置。
- 基準クロック信号を発生する工程と、
前記入力データ信号に同期化した入力クロック信号を発生する工程と、
前記基準クロック信号に同期化した出力クロック信号を生成する工程と、
前記入力データ信号を前記入力クロック信号に同期してパラレル化して並列ビット数の入力並列データ信号およびアイドルパターンビット数の入力並列データ信号を出力する工程と、
前記アイドルパターンビット数の入力並列データ信号からデータフレームならびにデータフレームの開始位置および終了位置を検出してデータ検出信号を出力し、前記並列ビット数の入力並列データ信号の取込タイミングを決める第1の入力取込信号を出力する工程と、
前記第1の入力取込信号に応じて前記並列ビット数の入力並列データ信号を前記入力クロック信号に同期して所定クロック長だけ時間軸方向に引き延ばし並列ビット数の伸張データ信号を出力する工程と、
前記データ検出信号を入力し前記並列ビット数の入力並列データ信号の取込タイミングを別タイミングの出力クロック信号に同期して動作する回路に受け渡すための第2の入力取込信号を生成する工程と、
前記データ検出信号を前記出力クロック信号に再同期化してデータ区間信号を出力する工程と、
前記第2の入力取込信号を入力し前記並列ビット数の伸張データ信号を再同期化して取り込むための再取込信号を出力する工程と、
前記並列ビット数の伸張データ信号を前記出力クロック信号に再同期化して並列ビット数の再データ信号を出力する工程と、
前記データ区間信号を入力し前記入力データ信号がアイドルパターンであるときには自己で生成したアイドルパターンをアイドル信号として出力し、前記入力データ信号がデータフレームになったときに乗せ換えのためのタイミング信号である遅延信号および選択信号を出力する工程と、
前記再取込信号に応じて前記並列ビット数の再データ信号をシリアル化して直列信号を出力する工程と、
前記遅延信号に応じて前記直列信号を遅延させる工程と、
前記選択信号に応じて前記アイドル信号と前記出力信号とを乗せ換えて出力データ信号を出力する工程と
を有することを特徴とするデータ再同期化方法。 - 前記並列ビット数が、前記入力クロック信号と前記出力クロック信号との位相差吸収,メタステーブル回避+ジッタ回避+スキュー回避,および前記入力クロック信号と前記出力クロック信号との周波数偏差吸収によって決定されることを特徴とする請求項4記載のデータ再同期化方法。
- 前記所定クロック長が、前記並列ビット数以上であることを特徴とする請求項4または請求項5記載のデータ再同期化方法。
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