JP7031936B2

JP7031936B2 - メタステーブル回避型同期化回路およびメタステーブル回避方法

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Publication number: JP7031936B2
Application number: JP2020089426A
Authority: JP
Inventors: 昌二脇田; 貴志泉
Original assignee: NEC Platforms Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2020-05-22
Filing date: 2020-05-22
Publication date: 2022-03-08
Anticipated expiration: 2040-05-22
Also published as: JP2021184549A

Description

本発明は、メタステーブル回避型同期化回路、通信機器およびメタステーブル回避方法に関し、特に、同じ周波数のクロック信号で動作する論理回路モジュール間で非同期転送をする際のメタステーブルの発生を回避するメタステーブル回避型同期化回路、通信機器およびメタステーブル回避方法に関する。

電気・電子通信分野において使用する通信機器は、種々の機能を実現するために、機能ごとに異なる論理回路モジュールに分割して異なるクロック信号を用いて構成する場合が多くなってきている。そして、かかる通信機器においては、論理回路モジュール間に非同期の信号を転送するために、電子回路としてラッチ回路やフリップフロップ等を使用して、非同期信号を同期化するための同期化回路が必要になっている。

しかし、同期化回路に入力されてくる信号とクロック信号との立ち上がりや立下がりのタイミングが近接した状態になったりすると、信号レベルが“Ｌレベル（例えば論理レベル０）”と“Ｈレベル（例えば論理レベル１）”との閾値の中間的な電圧を継続するメタステーブルが発生して、出力信号が不安定になってしまう。メタステーブルの状態は、通常、或る程度の時間継続した後、自然に“Ｌレベル（論理レベル０）”か“Ｈレベル（論理レベル１）”かのいずれかの安定した状態に移動するが、電子機器として正常な動作を行うことができない状況に陥る可能性が高い。

このようなメタステーブルの発生を防止する技術として、例えば、論理回路モジュール間で異なる周波数で動作する場合には、受信側同期化回路としてラッチ回路やフリップフロップ等を２段構成とすることが提案されている。しかし、この２段構成によっては、論理回路モジュール間で同じ周波数を用いている場合には、メタステーブルの発生を防止することができない。このため、同じ周波数を用いて動作する場合においてもメタステーブルの発生を防止する技術として、図４に示すような特許文献１の特開２０１４－１４０１２３号公報「メタステーブル防止型同期回路」に記載された技術が提案されている。図４は、現状の技術として前記特許文献１において開示されたメタステーブル防止型同期化回路を示すブロック構成図である。

前記特許文献１においては、図４に示すように、メタステーブルの発生を防止する回路は、一対の位相同期回路（Phase Locked Loop）のＰＬＬ１１１０Ａ、ＰＬＬ２１２０Ａと転送二重化回路１３０Ａと一対のメタステーブル検出回路１４０Ａと転送選択回路１５０Ａとを有して構成される。ここで、ＰＬＬ１１１０Ａ、ＰＬＬ２１２０Ａは、同一の周波数で位相が１８０°異なる２個のクロック信号を出力する。また、転送二重化回路１３０Ａは、入力データ信号１３０ｃを、ＰＬＬ１１１０Ａ、ＰＬＬ２１２０Ａそれぞれから出力される同一の周波数で位相が１８０°異なる２個のクロック信号によって非同期に転送される２系統の転送同期化信号１３０ａ、１３０ｂに分離する。

また、一対のメタステーブル検出回路１４０Ａは、転送二重化回路１３０Ａから出力される２系統の転送同期化信号１３０ａ、１３０ｂそれぞれのメタステーブルの有無を判定する。そして、転送選択回路１５０Ａは、一対のメタステーブル検出回路１４０Ａそれぞれからの判定結果として出力される検出信号１４０ａ、１４０ｃに基づいて、２系統の転送同期化信号１３０ａ、１３０ｂのうち、メタステーブルが検出されていない信号を転送出力用として選択して、選択した信号を同期化出力信号１５０ａとして出力する。

したがって、同じ周波数のクロック信号間で非同期転送しても、正しく同期化を行い、メタステーブルに影響されることなく正常な信号を転送することができるものと推定される。

特開２０１４－１４０１２３号公報

しかしながら、本発明に関連する前記特許文献１等に記載された現状の技術においては、次のような解決するべき課題がある。

第１の課題は、異なる周波数で非同期転送する場合には、前述したように、同期化回路として受信側のフリップフロップを２段構成にすることにより、メタステーブルの除去を行うという技術を採用しているが、同じ周波数のクロック間で非同期転送する場合には、メタステーブルを除去することができないという点である。その理由は、受信したデータの周期とその受信したデータを取り込むための受信クロックの周期とが一致した場合には、メタステーブルを除去することができないからである。

第２の課題は、前述の第１の課題を解決するための前記特許文献１の技術においては、前述したように、同じ周波数のクロックを２系統（すなわち、同じ周波数で、位相が１８０°異なるクロックを２系統）用意することによって、課題の解決を図ろうとしている。しかし、前記特許文献１の技術は、図４に示したように、一対のメタステーブル検出回路１４０Ａにおいてメタステーブル発生信号そのものを判定用の信号として使用しているところに問題がある。その理由は、メタステーブル発生中の信号は発振状態にあり、判定用の信号には適していないからである。

（本発明の目的）
本発明の目的は、かかる課題に鑑み、同じ周波数のクロックにて動作する論理回路モジュール間を、データ信号を非同期転送する場合であっても、メタステーブルの影響を回避することが可能なメタステーブル回避型同期化回路、通信機器およびメタステーブル回避方法を提供することにある。

前述の課題を解決するため、本発明によるメタステーブル回避型同期化回路、通信機器およびメタステーブル回避方法は、次のような特徴的な構成を採用している。

（１）本発明によるメタステーブル回避型同期化回路は、
同じ周波数のクロック信号により動作する論理回路モジュール間で非同期転送データ信号の同期化を行うメタステーブル回避型同期化回路であって、
前記クロック信号の周波数を２^ｎ逓倍（ｎ：正整数）した２^ｎ逓倍クロック信号を生成する位相同期部と、
入力データ信号を前記２^ｎ逓倍クロック信号に同期して順次取り込む（ｎ＋１）段のシフトレジスタと、
前記２^ｎ逓倍クロック信号に同期して動作し、前記シフトレジスタに順次取り込んだ前記入力データ信号それぞれのうち、互いに連接したｎ個の組合せからなる各組合せの前段と後段とのそれぞれに取り込んだ前記入力データ信号間の信号レベルを比較し、信号レベルの切り替わりがあった場合に、当該組合せにおける前記入力データ信号間のエッジとして検出するエッジ検出部と、
前記２^ｎ逓倍クロック信号に同期して動作し、前記エッジ検出部において検出した前記エッジの個数が、前記シフトレジスタの互いに連接したすべての組合せの個数を示すｎ個であった場合には、前記入力データ信号の信号レベルの切り替わりがあったものと判定して、前記入力データ信号の信号レベルの切り替わりに応じた信号レベルからなる前記２^ｎ逓倍クロック信号による出力データ信号を生成する出力信号生成部と、
前記２^ｎ逓倍クロック信号による出力データ信号を一旦保持し、前記クロック信号に同期するタイミングで出力データ信号として出力する出力最終段同期フリップフロップと、
を有することを特徴とする。

（２）本発明による通信機器は、
機能ごとに異なる論理回路モジュールに分割して前記論理回路モジュール毎に異なるクロック信号を用いて動作する通信機器において、
各前記論理回路モジュール間を非同期に転送するデータ信号の同期化を図る同期化回路として、前記（１）項に記載のメタステーブル回避型同期化回路を用いる、
ことを特徴とする。

（３）本発明によるメタステーブル回避方法は、
同じ周波数のクロック信号により動作する論理回路モジュール間で非同期転送データ信号の同期化を行う際に発生するメタステーブルの発生を回避するメタステーブル回避方法であって、
前記クロック信号の周波数を２^ｎ逓倍（ｎ：正整数）した２^ｎ逓倍クロック信号を生成する位相同期ステップと、
入力データ信号を前記２^ｎ逓倍クロック信号に同期して順次取り込む（ｎ＋１）段のシフトレジストステップと、
前記２^ｎ逓倍クロック信号に同期して動作し、前記シフトレジストステップとして順次取り込んだ前記入力データ信号それぞれのうち、互いに連接したｎ個の組合せからなる各組合せの前段と後段とのそれぞれに取り込んだ前記入力データ信号間の信号レベルを比較し、信号レベルの切り替わりがあった場合に、当該組合せにおける前記入力データ信号間のエッジとして検出するエッジ検出ステップと、
前記２^ｎ逓倍クロック信号に同期して動作し、前記エッジ検出ステップにおいて検出した前記エッジの個数が、前記シフトレジストステップにおける互いに連接したすべての組合せの個数を示すｎ個であった場合には、前記入力データ信号の信号レベルの切り替わりがあったものと判定して、前記入力データ信号の信号レベルの切り替わりに応じた信号レベルからなる前記２^ｎ逓倍クロック信号による出力データ信号を生成する出力信号生成ステップと、
前記２^ｎ逓倍クロック信号による出力データ信号を一旦保持し、前記クロック信号に同期するタイミングで出力データ信号として出力するステップと、
を有することを特徴とする。

本発明のメタステーブル回避型同期化回路、通信機器およびメタステーブル回避方法によれば、主に、以下のような効果を奏することができる。

本発明によれば、データ信号が同じ周波数のクロック信号にて動作する論理回路モジュール間を非同期転送する場合であっても、該論理回路モジュール間におけるデータ信号の転送動作を正確に行うことができる。その理由は、クロック信号の周波数を適切な値に逓倍した逓倍クロック信号を用いて該データ信号に関する複数回のエッジ検出動作を実施した結果に基づいて同期化を行うことを可能にすることにより、非同期転送の同期化に際して発生するメタステーブルの影響を確実に回避することができるからである。

本発明の実施形態に係るメタステーブル回避型同期化回路の基本構成の一例を示す概略ブロック図である。図１のメタステーブル回避型同期化回路内の出力信号生成回路の内部構成の一例を示す概略ブロック図である。図１、図２に示したメタステーブル回避型同期化回路、出力信号生成回路の各信号の動作タイミングの一例を示すタイムチャートである。現状の技術として前記特許文献１において開示されたメタステーブル防止型同期化回路のブロック構成を示すブロック構成図である。

以下、本発明によるメタステーブル回避型同期化回路、通信機器およびメタステーブル回避方法の好適な実施形態について添付図を参照して説明する。なお、以下の説明においては、本発明によるメタステーブル回避型同期化回路およびメタステーブル回避方法について説明する。ここで、機能ごとに異なる論理回路モジュールに分割して各論理回路モジュール毎に異なるクロック信号を用いて動作する通信機器において、本発明によるメタステーブル回避型同期化回路を、各論理回路モジュール間を非同期に転送するデータ信号の同期化を図る同期化回路として使用するようにしても良いことは言うまでもない。また、以下の各図面に付した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではないことも言うまでもない。

（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、出力タイミングクロックを適切な値に逓倍した逓倍クロック例えば８逓倍したクロックを生成する位相同期部（ＰＬＬ：Phase Locked Loop）と、入力データ信号を順次取り込むシフトレジスタと、該シフトレジスタに順次取り込んだ入力データ信号の“Ｈレベル（例えば論理レベル１）”、“Ｌレベル（例えば論理レベル０）”の切り替わりをエッジとして検出するエッジ検出部と、該エッジ回路で検出したエッジの個数の判定結果に基づいて出力データ信号の切り替えを行い、入力データ信号の切り替わりに応じた出力データ信号を生成する出力信号生成部と、該出力データ信号を一旦保持して、出力タイミングクロックによる同期化処理後の出力データ信号として出力する出力最終段同期フリップフロップと、を有する構成とすることを主要な特徴としている。

かかる構成において、入力データ信号の取り込み、入力データ信号の切り替わりエッジの検出などの処理を適切な値に逓倍したクロック例えば８逓倍のクロックを用いて制御を行うことを可能にする。而して、信号を同じ周波数のクロックにて動作する論理回路モジュール間を非同期転送する場合であっても、メタステーブルの影響を回避する同期化手段を実現することが可能になり、最終段で所望の出力クロックでデータを同期出力することが可能になるという効果が得られる。

（本発明の実施形態の構成例）
次に、本発明の実施形態に係るメタステーブル回避型同期化回路の構成例について図面を参照して詳細に説明する。図１は、本発明の実施形態に係るメタステーブル回避型同期化回路の基本構成の一例を示す概略ブロック図である。本発明の実施形態に係るメタステーブル回避型同期化回路１００は、同じ周波数のクロック信号を用いて動作する論理回路モジュール間を非同期転送するデータ信号の同期化を行うことが可能な回路であり、図１に示すように、位相同期回路（ＰＬＬ：Phase Locked Loop）１１０、シフトレジスタ１２０、エッジ検出回路１３０、出力信号生成回路１４０、出力最終段同期フリップフロップ１５０を有して構成される。

位相同期回路（ＰＬＬ）１１０は、クロック信号（ＣＬＫ）１０を基にして、該クロック信号（ＣＬＫ）１０と同じ周波数のｘ１クロック信号１１１、該クロック信号（ＣＬＫ）１０の８倍（２^ｎ＝２^３倍）の周波数の８逓倍クロック信号１１２を生成する。シフトレジスタ１２０は、４段（（ｎ＋１）段＝（３＋１）段）のフリップフロップからなり、入力データ信号（ＤＡＴＡＩＮ）２０を、位相同期回路（ＰＬＬ）１１０からの８逓倍クロック信号１１２に同期させて順次取り込んでいく。

また、エッジ検出回路１３０は、シフトレジスタ１２０に順次取り込まれた前段側のフリップフロップと後段側のフリップフロップとの信号値を比較することにより、前段側と後段側との各組合せ毎の入力データ信号（ＤＡＴＡＩＮ）２０のデータ変化点をエッジとして検出する。３組（ｎ組＝３組）の組合せすべてにエッジを検出した場合の信号は、８逓倍クロック信号１１２の３（ｎ＝３）クロック幅の立ち上がりエッジ信号、立ち下がりエッジ信号として、出力信号生成回路１４０に出力される。

図１においては、エッジ検出回路１３０は、立ち上がりエッジを検出する場合には、第１番目の組合せとして、シフトレジスタ１２０の第２段目の第２シフトレジスタ信号１２２の信号値が“Ｌレベル（例えば論理レベル０）”の時点で第１段目の第１シフトレジスタ信号１２１の信号値が“Ｈレベル（例えば論理レベル１）”に変化したことを検出すると、“Ｈレベル（例えば論理レベル１）”の第１エッジ信号１３１を出力する。第１エッジ信号１３１は、８逓倍クロック信号１１２の１クロック幅の信号である。なお、以下の説明においては、説明を分かり易くするために、“Ｈレベル”の信号が論理レベル１の信号であり、“Ｌレベル”の信号が論理レベル０の信号であると仮定して説明することにする。

同様に、第２番目の組合せとして、第３段目の第３シフトレジスタ信号１２３の信号値が“Ｌレベル（論理レベル０）”の時点で第２段目の第２シフトレジスタ信号１２２の信号値が“Ｈレベル（論理レベル１）”に変化したことを検出すると、“Ｈレベル（論理レベル１）”の第２エッジ信号１３２を出力する。また、第３番目の組合せとして、第４段目の第４シフトレジスタ信号１２４の信号値が“Ｌレベル（論理レベル０）”の時点で第３段目の第３シフトレジスタ信号１２３の信号値が“Ｈレベル（論理レベル１）”に変化したことを検出すると、“Ｈレベル（論理レベル１）”の第３エッジ信号１３３を出力する。第２エッジ信号１３２、第３エッジ信号１３３も、第１エッジ信号１３１と同様、それぞれ、８逓倍クロック信号１１２の１クロック幅の信号である。

さらに、すべての組合せにおいて立ち上がりのエッジを検出したことを示すための信号として、第１エッジ信号１３１、第２エッジ信号１３２、第３エッジ信号１３３を論理和して合成することにより、８逓倍クロック信号１１２の３クロック幅からなる立ち上がりエッジ信号１３７として、出力信号生成回路１４０に出力する。

また、エッジ検出回路１３０は、立ち下がりエッジを検出する場合も同様であり、第１番目の組合せとして、シフトレジスタ１２０の第２段目の第２シフトレジスタ信号１２２の信号値が“Ｈレベル（論理レベル１）”の時点で第１段目の第１シフトレジスタ信号１２１の信号値が“Ｌレベル（論理レベル０）”に変化したことを検出すると、“Ｈレベル（論理レベル１）”の第４エッジ信号１３４を出力する。第４エッジ信号１３４も、８逓倍クロック信号１１２の１クロック幅の信号である。

同様に、第２番目の組合せとして、第３段目の第３シフトレジスタ信号１２３の信号値が“Ｈレベル（論理レベル１）”の時点で第２段目の第２シフトレジスタ信号１２２の信号値が“Ｌレベル（論理レベル０）”に変化したことを検出すると、“Ｈレベル（論理レベル１）”の第５エッジ信号１３５を出力する。そして、第３番目の組合せとして、第４段目の第４シフトレジスタ信号１２４の信号値が“Ｈレベル（論理レベル１）”の時点で第３段目の第３シフトレジスタ信号１２３の信号値が“Ｌレベル（論理レベル０）”に変化したことを検出すると、“Ｈレベル（論理レベル１）”の第６エッジ信号１３６を出力する。第５エッジ信号１３５、第６エッジ信号１３６も、第４エッジ信号１３４と同様、それぞれ、８逓倍クロック信号１１２の１クロック幅の信号である。

さらに、すべての組合せにおいて立ち下がりのエッジを検出したことを示すための信号として、第４エッジ信号１３４、第５エッジ信号１３５、第６エッジ信号１３６を論理和して合成することにより、８逓倍クロック信号１１２の３クロック幅からなる立ち下がりエッジ信号１３８として、出力信号生成回路１４０に出力する。

以上のように、エッジ検出回路１３０は、４段のシフトレジスタ１２０に順次取り込んだ入力データ信号（ＤＡＴＡＩＮ）２０それぞれのうち、互いに連接した３個の組合せからなる各組合せの前段と後段とのそれぞれに取り込んだ入力データ信号（ＤＡＴＡＩＮ）２０間の信号レベルを比較し、信号レベルの切り替わりがあった場合に、当該組合せにおける入力データ信号間のエッジとして検出する。

また、出力信号生成回路１４０は、８逓倍クロック信号１１２に同期して動作し、エッジ検出回路１３０からの立ち上がりエッジ信号１３７および立ち下がりエッジ信号１３８に基づいて、８逓倍クロック信号１１２同期における同期化処理後の出力データ信号１４１を生成する。すなわち、エッジ検出回路１３０からの立ち上がりエッジ信号１３７が“Ｈレベル（論理レベル１）”のタイミングにおいては、“Ｈレベル（論理レベル１）”の出力データ信号１４１を生成し、立ち下がりエッジ信号１３８が“Ｈレベル（論理レベル１）”のタイミングにおいては、“Ｌレベル（論理レベル０）”の出力データ信号１４１を生成する。

さらに説明すると、出力信号生成回路１４０は、８逓倍クロック信号に同期して動作し、エッジ検出回路１３０において検出したエッジの個数が、シフトレジスタ１２０の互いに連接したすべての組合せの個数を示す３個であった場合には、入力データ信号（ＤＡＴＡＩＮ）２０の信号レベルの切り替わりがあったものと判定して、入力データ信号（ＤＡＴＡＩＮ）２０の信号レベルの切り替わりに応じた信号レベルからなる８逓倍クロック信号による出力データ信号１４１を生成する。なお、出力信号生成回路１４０の内部構成については、図２として後述する。

また、出力最終段同期フリップフロップ１５０は、出力信号生成回路１４０が生成した出力データ信号１４１を最終的に必要とするクロック信号（ＣＬＫ）１０に同期するタイミングに乗せ換えるために一旦保持し、クロック信号（ＣＬＫ）１０すなわち位相同期回路（ＰＬＬ）１１０からの×１クロック信号１１１に同期するタイミングで出力データ信号（ＤＡＴＡＯＵＴ）３０として出力する。なお、出力最終段同期フリップフロップ１５０と出力信号生成回路１４０とが動作するクロック（×１クロック信号１１１と８逓倍クロック信号１１２）とは互いに同期関係にあるので、クロック信号（ＣＬＫ）１０に同期するタイミングに乗せ換えるために一旦保持する出力最終段同期フリップフロップ１５０は、単純な１段構成のフリップフロップとすることができる。

次に、図１のメタステーブル回避型同期化回路１００内の出力信号生成回路１４０の内部構成について、図２を用いて、その一例を説明する。図２は、図１のメタステーブル回避型同期化回路１００内の出力信号生成回路１４０の内部構成の一例を示す概略ブロック図である。

出力信号生成回路１４０は、８逓倍クロック信号１１２に同期して動作し、エッジ検出回路１３０からの出力信号（立ち上がりエッジ信号１３７、立ち下がりエッジ信号１３８）に基づいて、内部のカウンタ制御を行うことによって、出力の“Ｈレベル（論理レベル１）”、“Ｌレベル（論理レベル０）”の切り替えを行って、出力データ信号１４１として生成する回路であり、図２に示すように、立ち上がり検出カウンタ２００、立ち上がり検出カウンタ値検出回路２１０、立ち上がり検出クリア信号生成カウンタ２２０、立ち下がり検出カウンタ２３０、立ち下がり検出カウンタ値検出回路２４０、立ち下がり検出クリア信号生成カウンタ２５０、出力信号保持フリップフロップ２６０を有して構成される。

立ち上がり検出カウンタ２００は、エッジ検出回路１３０から出力された３クロック幅（８逓倍クロック信号１１２のクロック幅）の立ち上がりエッジ信号１３７の“Ｈレベル（論理レベル１）”の回数をカウントし、立ち上がりエッジ回数信号２０１として出力する。

また、立ち上がり検出カウンタ値検出回路２１０は、立ち上がり検出カウンタ２００からの立ち上がりエッジ回数信号２０１が示す回数が、８逓倍クロック信号１１２の３クロックを示す“３”（すなわち、立ち上がりエッジ信号１３７を生成した第１エッジ信号１３１、第２エッジ信号１３２、第３エッジ信号１３３のすべて）であった場合、入力データ信号２０の立ち上がりを検出したタイミングとして、８逓倍クロック信号１１２の１クロック幅の“Ｈレベル（論理レベル１）”の立ち上がり検出信号２１１を生成する。

また、立ち上がり検出クリア信号生成カウンタ２２０は、立ち上がり検出カウンタ値検出回路２１０が生成した立ち上がり検出信号２１１の出力タイミング（立ち上がりを検出した場合は“Ｈレベル（論理レベル１）”の立ち上がり検出信号２１１の出力タイミング）を契機としてカウント動作を開始するカウンタであり、８逓倍クロック信号１１２の８クロック分をカウントすると、８逓倍クロック信号１１２の１クロック幅の“Ｈレベル（論理レベル１）”の立ち上がり検出クリア信号２２１を出力する。立ち上がり検出クリア信号２２１は、立ち上がり検出カウンタ２００をクリアするために使用される。

また、立ち下がり検出カウンタ２３０、立ち下がり検出カウンタ値検出回路２４０、立ち下がり検出クリア信号生成カウンタ２５０のそれぞれは、立ち上がり検出カウンタ２００、立ち上がり検出カウンタ値検出回路２１０、立ち上がり検出クリア信号生成カウンタ２２０それぞれと同様の機能を有している。

まず、立ち下がり検出カウンタ２３０は、エッジ検出回路１３０から出力された３クロック幅（８逓倍クロック信号１１２のクロック幅）の立ち下がりエッジ信号１３８の“Ｈレベル（論理レベル１）”の回数をカウントし、立ち下がりエッジ回数信号２３１として出力する。

また、立ち下がり検出カウンタ値検出回路２４０は、立ち下がり検出カウンタ２３０からの立ち下がりエッジ回数信号２３１が示す回数が、８逓倍クロック信号１１２の３クロックを示す“３”（すなわち、立ち下がりエッジ信号１３８を生成した第４エッジ信号１３４、第５エッジ信号１３５、第６エッジ信号１３６のすべて）であった場合、入力データ信号２０の立ち下がりを検出したタイミングとして、８逓倍クロック信号１１２の１クロック幅の“Ｈレベル（論理レベル１）”の立ち下がり検出信号２４１を生成する。

また、立ち下がり検出クリア信号生成カウンタ２５０は、立ち下がり検出カウンタ値検出回路２４０が生成した立ち下がり検出信号２４１の出力タイミング（立ち下がりを検出した場合は“Ｈレベル（論理レベル１）”の立ち下がり検出信号２４１の出力タイミング）を契機としてカウント動作を開始するカウンタであり、８逓倍クロック信号１１２の８クロック分をカウントすると、８逓倍クロック信号１１２の１クロック幅の“Ｈレベル（論理レベル１）”の立ち下がり検出クリア信号２５１を出力する。立ち下がり検出クリア信号２５１は、立ち下がり検出カウンタ２３０をクリアするために使用される。

最後に、出力信号保持フリップフロップ２６０は、立ち上がり検出カウンタ値検出回路２１０が生成した立ち上がり検出信号２１１の“Ｈレベル（論理レベル１）”を契機にして、“Ｈレベル（論理レベル１）”に設定され、立ち下がり検出カウンタ値検出回路２４０が生成した立ち下がり検出信号２４１の“Ｈレベル（論理レベル１）” を契機にして、“Ｌレベル（論理レベル０）”に設定されることにより、出力データ信号１４１を生成して出力する。

（本発明の実施形態の動作例の説明）
次に、本発明の実施形態の一例として図１、図２に示したメタステーブル回避型同期化回路１００、出力信号生成回路１４０の動作について、その一例を、図３のタイムチャートを用いて詳細に説明する。図３は、図１、図２に示したメタステーブル回避型同期化回路１００、出力信号生成回路１４０の各信号の動作タイミングの一例を示すタイムチャートである。

なお、図３のタイムチャートにおいて、時刻Ｔ１～時刻Ｔ２の間はエッジ検出時間を示し、時刻Ｔ３は、データ切り替わり確定時刻を示し、時刻Ｔ４は、同期化後の出力データ信号切り替わりタイミングを示し、時刻Ｔ５は、同期化処理終了タイミングを示し、時刻Ｔ６は、次回の入力データ信号（ＤＡＴＡＩＮ）２０のエッジ検出開始タイミングを示している。

また、以下に説明においては、エッジ検出を開始する時刻Ｔ１のタイミングにおいて、入力データ信号（ＤＡＴＡＩＮ）２０を８逓倍クロック信号１１２によってシフトレジスタ１２０の第１段目のフリップフロップに取り込む際に、図３の第１シフトレジスタ信号１２１の前後の信号波形に示すように、入力データ信号（ＤＡＴＡＩＮ）２０の前側のエッジと後側のエッジとは、非同期クロック間信号の影響によってメタステーブルが発生した後は、それぞれ、“Ｈレベル（論理レベル１）”側と“Ｌレベル（論理レベル０）”側とに安定したものと仮定して示している。

なお、シフトレジスタ１２０の第１段目のフリップフロップに取り込む際に、入力データ信号（ＤＡＴＡＩＮ）２０の前側のエッジと後側のエッジとが、メタステーブルが発生した後に、それぞれ、“Ｌレベル（論理レベル０）”側と“Ｈレベル（論理レベル１）”側とに安定した場合には、図３に示す第１シフトレジスタ信号１２１以降の各信号の信号レベルが変化するタイミングが、図３の場合よりも、１クロック（８逓倍クロック信号１１２）分右側にずれることになる。

図３のタイムチャートにおいて、時刻Ｔ１から時刻Ｔ２までの入力データ信号（ＤＡＴＡＩＮ）２０のエッジ検出時間に、入力データ信号（ＤＡＴＡＩＮ）２０が“Ｌレベル（論理レベル０）”から“Ｈレベル（論理レベル１）”に切り替わっていると、８逓倍クロック信号１１２に同期して動作するシフトレジスタ１２０の第１段目から第４段目のフリップフロップそれぞれにおいて、順次、第１シフトレジスタ信号１２１から第４シフトレジスタ信号１２４として、入力データ信号（ＤＡＴＡＩＮ）２０の立ち上がりを検出していく。

その結果、出力信号生成回路１４０の立ち上がり検出カウンタ値検出回路２１０において、データ切り替わり確定時刻を示す時刻Ｔ３のタイミングで、立ち上がり検出カウンタ２００からの立ち上がりエッジ回数信号２０１が示す回数が、８逓倍クロック信号１１２の３クロック分の“３”（すなわち、立ち上がりエッジ信号１３７を生成した第１エッジ信号１３１、第２エッジ信号１３２、第３エッジ信号１３３のすべて）であることを検出して、８逓倍クロック信号１１２の１クロック幅の“Ｈレベル（論理レベル１）”の立ち上がり検出信号２１１を、入力データ信号２０の立ち上がりを検出したタイミングとして出力する。

そして、データ切り替わり確定時刻を示す時刻Ｔ３のタイミングで、立ち上がり検出カウンタ値検出回路２１０が出力した立ち上がり検出信号２１１の“Ｈレベル（論理レベル１）”を契機にして、出力信号保持フリップフロップ２６０は、“Ｈレベル（論理レベル１）”に設定されて保持され、“Ｈレベル（論理レベル１）”の出力データ信号１４１を出力することにより、出力最終段同期フリップフロップ１５０を“Ｈレベル（論理レベル１）”に設定する。

しかる後、次回の×１クロック信号１１１が立ち上がる同期化後の出力データ信号切り替わりタイミングを示す時刻Ｔ４に達すると、出力最終段同期フリップフロップ１５０は、出力信号生成回路１４０が生成した出力データ信号１４１を、×１クロック信号１１１すなわち最終的に必要とするクロック信号（ＣＬＫ）１０に同期するタイミングで、出力データ信号（ＤＡＴＡＯＵＴ）３０として出力することによって、クロック乗せ替え動作を完了する。

なお、データ切り替わり確定時刻を示す時刻Ｔ３のタイミングにおいては、図３のタイムチャートに示すように、立ち上がり検出クリア信号生成カウンタ２２０は、立ち上がり検出カウンタ値検出回路２１０が生成した立ち上がり検出信号２１１の出力タイミングを契機としてカウント動作を開始する。そして、同期化処理終了タイミングを示す時刻Ｔ５において、立ち上がり検出クリア信号生成カウンタ２２０が８逓倍クロック信号１１２の８クロック分をカウントすると、８逓倍クロック信号１１２の１クロック幅の“Ｈレベル（論理レベル１）”の立ち上がり検出クリア信号２２１を出力して、立ち上がり検出カウンタ２００のカウンタ値をクリアする。

そして、入力データ信号（ＤＡＴＡＩＮ）２０のシフトレジスタ１２０への取り込みを開始した後、同期化処理終了タイミングを示す時刻Ｔ５を経過して、出力最終段同期フリップフロップ１５０から×１クロック信号１１１に同期した出力データ信号３０を次段の回路に対して出力した時点に達した後において、クロック信号（ＣＬＫ）１０が次に“Ｈレベル（論理レベル１）”に立ち上がるタイミング、すなわち、次回の入力データ信号（ＤＡＴＡＩＮ）２０のエッジ検出開始タイミングを示す時刻Ｔ６に達するまでは、次回の入力データ信号（ＤＡＴＡＩＮ）２０のエッジ検出動作を開始しない。つまり、出力最終段同期フリップフロップ１５０からクロック信号（ＣＬＫ）１０に同期した出力データ信号３０を出力し、かつ、自メタステーブル回避型同期化回路１００の初期化が終了した後において、次の周期のクロック信号（ＣＬＫ）１０が立ち上がる時刻に達するまでの間、次の入力データ信号（ＤＡＴＡＩＮ）２０をシフトレジスタ１２０に取り込む動作を抑止する。

したがって、入力データ信号（ＤＡＴＡＩＮ）２０が、クロック（ＣＬＫ）１０毎に“Ｈレベル（論理レベル１）”と“Ｌレベル（論理レベル０）”とを繰り返すようなトグル状態が発生する信号であったとしても、図１に示すメタステーブル回避型同期化回路１００としての動作を正常に維持することが可能である。つまり、次回に起こり得る入力データ信号（ＤＡＴＡＩＮ）２０の立ち上がりを最短に検出するタイミングは、時刻Ｔ６であり、たとえ、入力データ信号（ＤＡＴＡＩＮ）２０が“Ｈレベル（論理レベル１）”と“Ｌレベル（論理レベル０）”とを繰り返すトグル状態が発生していたとしても、図１に示すメタステーブル回避型同期化回路１００が発振して動作が不安定になってしまうことはない。

以上の図３のタイムチャートの説明においては、入力データ信号（ＤＡＴＡＩＮ）２０が “Ｌレベル（論理レベル０）”から“Ｈレベル（論理レベル１）”に立ち上がる場合の動作について説明したが、逆に、入力データ信号（ＤＡＴＡＩＮ）２０が“Ｈレベル（論理レベル１）”から“Ｌレベル（論理レベル０）”に立ち下がる場合についても、全く同様である。

すなわち、図３のタイムチャートに示すように、入力データ信号（ＤＡＴＡＩＮ）２０が“Ｈレベル（論理レベル１）”から“Ｌレベル（論理レベル０）”に切り替わって、シフトレジスタ１２０において、第１シフトレジスタ信号１２１から第４シフトレジスタ信号１２４として、入力データ信号（ＤＡＴＡＩＮ）２０の立ち下がりが発生したことを検出して、出力信号生成回路１４０の立ち下がり検出カウンタ値検出回路２４０が、立ち下がり検出カウンタ２３０からの立ち下がりエッジ回数信号２３１が示す回数が‘３’になったことを検出すると、８逓倍クロック信号１１２の１クロック幅の“Ｈレベル（論理レベル１）”の立ち下がり検出信号２４１を出力する。

そして、立ち下がり検出カウンタ値検出回路２４０が出力した立ち下がり検出信号２４１の“Ｈレベル（論理レベル１）”を契機にして、出力信号保持フリップフロップ２６０は、“Ｌレベル（論理レベル０）”に設定されて保持され、“Ｌレベル（論理レベル０）”の出力データ信号１４１を出力することにより、出力最終段同期フリップフロップ１５０を“Ｌレベル（論理レベル０）”に設定する。

しかる後、次回の×１クロック信号１１１が立ち上がる同期化後の出力データ信号切り替わりタイミングに達すると、出力最終段同期フリップフロップ１５０は、出力信号生成回路１４０が生成した出力データ信号１４１を、×１クロック信号１１１すなわち最終的に必要とするクロック信号（ＣＬＫ）１０に同期するタイミングで、出力データ信号（ＤＡＴＡＯＵＴ）３０として出力することによって、クロック乗せ替え動作を完了する。

なお、立ち下がり検出カウンタ値検出回路２４０が立ち下がり検出信号２４１を出力した出力タイミングを契機にして、立ち下がり検出クリア信号生成カウンタ２５０は、カウント動作を開始し、８逓倍クロック信号１１２の８クロック分をカウントすると、８逓倍クロック信号１１２の１クロック幅の“Ｈレベル（論理レベル１）”の立ち下がり検出クリア信号２５１を出力して、立ち下がり検出カウンタ２３０のカウンタ値をクリアする。

しかる後、クロック信号（ＣＬＫ）１０が次に“Ｈレベル（論理レベル１）”に立ち上がるタイミングに達するまでは、次回の入力データ信号（ＤＡＴＡＩＮ）２０の立下り検出動作は開始されない。

（本発明の実施形態の効果の説明）
以上に詳細に説明したように、本発明の実施形態においては、次のような効果が得られる

データ信号が同じ周波数のクロック信号にて動作する論理回路モジュール間を非同期転送する場合であっても、該論理回路モジュール間におけるデータ信号の転送動作を正確に行うことができる。その理由は、クロック信号（ＣＬＫ）１０の周波数を適切な値に逓倍した逓倍クロック信号（例えば８逓倍した８逓倍クロック信号１１２）を用いて、入力データ信号２０に関する複数回（例えば３回）のエッジ検出動作を実施した結果に基づいて同期化を行うことを可能にすることにより、非同期転送の同期化に際して発生するメタステーブルの影響を確実に回避することができるからである。

（本発明の他の実施形態）
前述した実施形態においては、メタステーブル状態の影響を回避するために、位相同期回路（ＰＬＬ）１１０において８（＝２^３）逓倍クロック信号１１２を生成し、シフトレジスタ１２０として４段のフリップフロップを用いることにより、入力データ信号（ＤＡＴＡＩＮ）２０に関して３個のエッジを検出したか否かを出力信号生成回路１４０において確認する場合について説明したが、本発明は、８（＝２^３）逓倍クロック信号１１２に限るものではなく、メタステーブル状態の影響を回避することが可能であれば、任意の逓倍数の逓倍クロック信号を用いても良い。

例えば、位相同期回路（ＰＬＬ）１１０において２^ｎ逓倍クロック信号（ｎ：正整数）を生成し、シフトレジスタ１２０として（ｎ＋１）段のフリップフロップを用いることにより、シフトレジスタ１２０の前段と後段との連接したｎ個の組合せすべてにおいて入力データ信号（ＤＡＴＡＩＮ）２０のエッジを検出したか否かを出力信号生成回路１４０において確認するように構成しても良い。

また、前述した実施形態においては、入力データ信号（ＤＡＴＡＩＮ）２０、出力データ信号（ＤＡＴＡＯＵＴ）３０が、それぞれ、単一のビット信号としての同期化を行う場合について説明したが、本発明はかかる場合に限るものではない。すなわち、入力データ信号（ＤＡＴＡＩＮ）２０、出力データ信号（ＤＡＴＡＯＵＴ）３０それぞれが、多ビット信号であっても、同期化を行うことが可能である。

例えば、エッジ検出回路１３０の回路構成として、“Ｌレベル（論理レベル０）”から“Ｈレベル（論理レベル１）”へ変化するエッジ、または、“Ｈレベル（論理レベル１）”から“Ｌレベル（論理レベル０）” へ変化するエッジを検出した結果に基づいて、単一のビットのデータ切り替わりを検出している回路を、多ビットを構成する各ビット同士を比較する多ビット比較回路による一致、不一致に基づいて、多ビットの入力データ信号のエッジの有無を検出することにより、多ビットの入力データ信号の“Ｈレベル（論理レベル１）”、“Ｌレベル（論理レベル０）”の切り替わりを検出するような回路構成に変更する。そして、該多ビット信号に関するエッジ検出結果に基づいて、該多ビット信号に対する同期化を行った出力データ信号を生成して出力するようにすれば良い。

而して、現状の技術として一般的に行われている多ビット信号の受信側のフリップフロップを２段構成としてメタステーブルの除去を行うという構成方法の場合、ビット毎のメタステーブルの発生の有無によってビット間の新旧データの混在が発生することにより、データの差異が生じてしまうという問題があるが、前述したような多ビット信号に対する同期化を行うことにより、新旧データの混在が発生するという問題に関しても解消することができる。

以上、本発明の好適な実施形態の構成を説明した。しかし、かかる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であることが、当業者には容易に理解できよう。

１０クロック信号（ＣＬＫ）
２０入力データ信号（ＤＡＴＡＩＮ）
３０出力データ信号（ＤＡＴＡＯＵＴ）
１００メタステーブル回避型同期化回路
１１０位相同期回路（ＰＬＬ）
１１０ＡＰＬＬ１
１１１ｘ１クロック信号
１１２８逓倍クロック信号
１２０シフトレジスタ
１２０ＡＰＬＬ２
１２１第１シフトレジスタ信号
１２２第２シフトレジスタ信号
１２３第３シフトレジスタ信号
１２４第４シフトレジスタ信号
１３０エッジ検出回路
１３０Ａ転送二重化回路
１３０ａ転送同期化信号
１３０ｂ転送同期化信号
１３０ｃ入力データ信号
１３１第１エッジ信号
１３２第２エッジ信号
１３３第３エッジ信号
１３４第４エッジ信号
１３５第５エッジ信号
１３６第６エッジ信号
１３７立ち上がりエッジ信号
１３８立ち下がりエッジ信号
１４０出力信号生成回路
１４０Ａメタステーブル検出回路
１４０ａ検出信号
１４０ｃ検出信号
１４１出力データ信号
１５０出力最終段同期フリップフロップ
１５０Ａ転送選択回路
１５０ａ同期化出力信号
２００立ち上がり検出カウンタ
２０１立ち上がりエッジ回数信号
２１０立ち上がり検出カウンタ値検出回路
２１１立ち上がり検出信号
２２０立ち上がり検出クリア信号生成カウンタ
２２１立ち上がり検出クリア信号
２３０立ち下がり検出カウンタ
２３１立ち下がりエッジ回数信号
２４０立ち下がり検出カウンタ値検出回路
２４１立ち下がり検出信号
２５０立ち下がり検出クリア信号生成カウンタ
２５１立ち下がり検出クリア信号
２６０出力信号保持フリップフロップ

Claims

同じ周波数のクロック信号により動作する論理回路モジュール間で非同期転送データ信号の同期化を行うメタステーブル回避型同期化回路であって、
前記クロック信号の周波数を２^ｎ逓倍（ｎ：正整数）した２^ｎ逓倍クロック信号を生成する位相同期部と、
入力データ信号を前記２^ｎ逓倍クロック信号に同期して順次取り込む（ｎ＋１）段のシフトレジスタと、
前記２^ｎ逓倍クロック信号に同期して動作し、前記シフトレジスタに順次取り込んだ前記入力データ信号それぞれのうち、互いに連接したｎ個の組合せからなる各組合せの前段と後段とのそれぞれに取り込んだ前記入力データ信号間の信号レベルを比較し、信号レベルのＬレベルからＨレベルへの切り替わりがあった場合に、当該組合せにおける前記入力データ信号間の立ち上がりエッジとして検出し、且つ、信号レベルのＨレベルからＬレベルへの切り替わりがあった場合に、当該組合せにおける前記入力データ信号間の立ち下がりエッジとして検出するエッジ検出部と、
前記２^ｎ逓倍クロック信号に同期して動作し、前記エッジ検出部において検出した前記立ち上がりエッジの個数が、前記シフトレジスタの互いに連接したすべての組合せの個数を示すｎ個であった場合には、前記入力データ信号の信号レベルのＬレベルからＨレベルへの切り替わりがあったものと判定して、前記入力データ信号の信号レベルのＬレベルからＨレベルへの切り替わりに応じた信号レベルからなる前記２^ｎ逓倍クロック信号による出力データ信号を生成し、且つ、前記エッジ検出部において検出した前記立ち下がりエッジの個数が、前記シフトレジスタの互いに連接したすべての組合せの個数を示すｎ個であった場合には、前記入力データ信号の信号レベルのＨレベルからＬレベルへの切り替わりがあったものと判定して、前記入力データ信号の信号レベルのＨレベルからＬレベルへの切り替わりに応じた信号レベルからなる前記２ ^ｎ逓倍クロック信号による出力データ信号を生成する出力信号生成部と、
前記２^ｎ逓倍クロック信号による出力データ信号を一旦保持し、前記クロック信号に同期するタイミングで出力データ信号として出力する出力最終段同期フリップフロップと、
を有することを特徴とするメタステーブル回避型同期化回路。
正整数ｎを３として、前記位相同期部において生成する前記２^ｎ逓倍クロック信号を８逓倍クロック信号とし、
（ｎ＋１）段の前記シフトレジスタを、４段のシフトレジスタで構成し、
かつ、
前記出力信号生成部において、前記エッジ検出部にて検出した前記立ち上がりエッジの個数が、３個であった場合に、前記入力データ信号の信号レベルのＬレベルからＨレベルへの切り替わりがあったものと判定し、且つ、前記エッジ検出部にて検出した前記立ち下がりエッジの個数が、３個であった場合に、前記入力データ信号の信号レベルのＨレベルからＬレベルへの切り替わりがあったものと判定する、
ことを特徴とする請求項１に記載のメタステーブル回避型同期化回路。
前記シフトレジスタへの前記入力データ信号の順次取り込み動作を開始した後、前記出力最終段同期フリップフロップから前記クロック信号に同期した前記出力データ信号を出力した後において次の周期の前記クロック信号が立ち上がる時刻に達するまでの間、次の前記入力データ信号を前記シフトレジスタに取り込む動作を抑止する、
ことを特徴とする請求項１または２に記載のメタステーブル回避型同期化回路。
同じ周波数のクロック信号により動作する論理回路モジュール間で非同期転送データ信号の同期化を行う際に発生するメタステーブルの発生を回避するメタステーブル回避方法であって、
前記クロック信号の周波数を２^ｎ逓倍（ｎ：正整数）した２^ｎ逓倍クロック信号を生成する位相同期ステップと、
入力データ信号を前記２^ｎ逓倍クロック信号に同期して順次取り込む（ｎ＋１）段のシフトレジストステップと、
前記２^ｎ逓倍クロック信号に同期して動作し、前記シフトレジストステップとして順次取り込んだ前記入力データ信号それぞれのうち、互いに連接したｎ個の組合せからなる各組合せの前段と後段とのそれぞれに取り込んだ前記入力データ信号間の信号レベルを比較し、信号レベルのＬレベルからＨレベルへの切り替わりがあった場合に、当該組合せにおける前記入力データ信号間の立ち上がりエッジとして検出し、且つ、信号レベルのＨレベルからＬレベルへの切り替わりがあった場合に、当該組合せにおける前記入力データ信号間の立ち下がりエッジとして検出するエッジ検出ステップと、
前記２^ｎ逓倍クロック信号に同期して動作し、前記エッジ検出ステップにおいて検出した前記立ち上がりエッジの個数が、前記シフトレジストステップにおける互いに連接したすべての組合せの個数を示すｎ個であった場合には、前記入力データ信号の信号レベルのＬレベルからＨレベルへの切り替わりがあったものと判定して、前記入力データ信号の信号レベルのＬレベルからＨレベルへの切り替わりに応じた信号レベルからなる前記２^ｎ逓倍クロック信号による出力データ信号を生成し、且つ、前記エッジ検出ステップにおいて検出した前記立ち下がりエッジの個数が、前記シフトレジストステップにおける互いに連接したすべての組合せの個数を示すｎ個であった場合には、前記入力データ信号の信号レベルのＨレベルからＬレベルへの切り替わりがあったものと判定して、前記入力データ信号の信号レベルのＨレベルからＬレベルへの切り替わりに応じた信号レベルからなる前記２ ^ｎ逓倍クロック信号による出力データ信号を生成する出力信号生成ステップと、
前記２^ｎ逓倍クロック信号による出力データ信号を一旦保持し、前記クロック信号に同期するタイミングで出力データ信号として出力するステップと、
を有することを特徴とするメタステーブル回避方法。
正整数ｎを３として、前記位相同期ステップにおいて生成する前記２^ｎ逓倍クロック信号を８逓倍クロック信号とし、
（ｎ＋１）段の前記シフトレジストステップを、４段のシフトレジストステップとして構成し、
かつ、
前記出力信号生成ステップにおいて、前記エッジ検出ステップにて検出した前記立ち上がりエッジの個数が、３個であった場合に、前記入力データ信号の信号レベルのＬレベルからＨレベルへの切り替わりがあったものと判定し、且つ、前記エッジ検出ステップにて検出した前記立ち下がりエッジの個数が、３個であった場合に、前記入力データ信号の信号レベルのＨレベルからＬレベルへの切り替わりがあったものと判定する、
ことを特徴とする請求項４に記載のメタステーブル回避方法。
前記シフトレジストステップにおいて前記入力データ信号の順次取り込み動作を開始した後、前記クロック信号に同期した前記出力データ信号を出力した後において次の周期の前記クロック信号が立ち上がる時刻に達するまでの間、次の前記入力データ信号を前記シフトレジストステップに取り込む動作を抑止する、
ことを特徴とする請求項４または５に記載のメタステーブル回避方法。