JP5515920B2 - Dpll回路 - Google Patents
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Description
前記ノイズフィルタは、
前記入力データとなる入力信号RXDをシフトする4段縦続接続のシフトレジスタと、
各段のシフトレジスタの出力信号を入力して論理信号を生成し4段目のシフトレジスタに出力する入力ロジック回路を備え、
前記入力ロジック回路は、
前記4段目のシフトレジスタの出力と3段目のシフトレジスタの出力が不一致で、3段目のシフトレジスタの出力と2段目のシフトレジスタの出力が一致したときと3段目のシフトレジスタの出力と1段目のシフトレジスタの出力が一致したときに4段目のシフトレジスタの出力を反転し、反転信号を4段目のシフトレジスタの入力端子に入力する論理構成とし、
前記4段目のシフトレジスタからノイズ除去された前記入力データを得るよう構成したことを特徴とする。
前記4段目のシフトレジスタの出力側に接続された5段縦続接続のシフトレジスタと、
前記5段縦続接続のシフトレジスタの出力信号の不一致により入力信号の変化点EVENT - DETをそれぞれCLKの1クロック分シフトしてシフト信号EVENT - S1,EVENT - S2を出力するシフトレジスタと、
前記変化点EVENT - DETで、前記4段目のシフトレジスタからの入力データRXD - PR(4)の1ビット幅に対する増加分クロックをカウントし、所定カウント値に増加したとき論理回路の出力信号によりカウントをクリアして0に戻すカウンタと、
前記カウンタによるカウント値、前記変化点をシフトするシフトレジスタで検出された不一致EVENT - DET、及びこの不一致信号のシフト信号EVENT - S1で1クロック遅れ信号SRXC - FWDを得るフリップフロップと、
前記シフト信号EVENT - S2が”H”で自身の出力SRXCが”L”のとき”H”と
前記遅れ信号SRXC - FWDが”H”のときの何れかで出力SRXCを生成するフリップフロップと、
生成されたSRXCを入力し、前記入力データとして出力するフリップフロップ、
を備えたことを特徴とする。
図1は、本実施形態におけるノイズフィルタ部の回路構成図である。同図のノイズフィルタは、概略的には、1クロック幅までのノイズパルスを許容すること、および入力データのビット割れの補正を目的とし、入力信号RXDの1ビットの内、2番目と3番目のクロックにノイズパルスが入った場合に補正できる機能構成である。
図3に示す入力データの場合は、2クロック期間(T1〜T2)だけを復元した50%歪みの波形になる。本実施形態では、上記のノイズフィルタでは除去しきれない入力データの歪みを除去する歪み除去回路を提供するものである。
2 高周波発振器
3 デジタルループフィルタ
4 D/A変換器
5 電圧制御発振器(VCO)
Claims (2)
- 1ビットを4クロック幅以上で構成する入力データからノイズフィルタでノイズを除去し、ノイズを除去した入力データと同期したクロックを生成するDPLL回路において、
前記ノイズフィルタは、
前記入力データとなる入力信号RXDをシフトする4段縦続接続のシフトレジスタと、
各段のシフトレジスタの出力信号を入力して論理信号を生成し4段目のシフトレジスタに出力する入力ロジック回路を備え、
前記入力ロジック回路は、
前記4段目のシフトレジスタの出力と3段目のシフトレジスタの出力が不一致で、3段目のシフトレジスタの出力と2段目のシフトレジスタの出力が一致したときと3段目のシフトレジスタの出力と1段目のシフトレジスタの出力が一致したときに4段目のシフトレジスタの出力を反転し、反転信号を4段目のシフトレジスタの入力端子に入力する論理構成とし、
前記4段目のシフトレジスタからノイズ除去された前記入力データを得るよう構成したことを特徴とするDPLL回路。 - 前記ノイズフィルタは、
前記4段目のシフトレジスタの出力側に接続された5段縦続接続のシフトレジスタと、
前記5段縦続接続のシフトレジスタの出力信号の不一致により入力信号の変化点EVENT - DETをそれぞれCLKの1クロック分シフトしてシフト信号EVENT - S1,EVENT - S2を出力するシフトレジスタと、
前記変化点EVENT - DETで、前記4段目のシフトレジスタからの入力データRXD - PR(4)の1ビット幅に対する増加分クロックをカウントし、所定カウント値に増加したとき論理回路の出力信号によりカウントをクリアして0に戻すカウンタと、
前記カウンタによるカウント値、前記変化点をシフトするシフトレジスタで検出された不一致EVENT - DET、及びこの不一致信号のシフト信号EVENT - S1で1クロック遅れ信号SRXC - FWDを得るフリップフロップと、
前記シフト信号EVENT - S2が”H”で自身の出力SRXCが”L”のとき”H”と
前記遅れ信号SRXC - FWDが”H”のときの何れかで出力SRXCを生成するフリップフロップと、
生成されたSRXCを入力し、前記入力データとして出力するフリップフロップ、
を備えたことを特徴とする請求項1記載のDPLL回路。
Priority Applications (1)
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---|---|---|---|
JP2010067150A JP5515920B2 (ja) | 2010-03-24 | 2010-03-24 | Dpll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010067150A JP5515920B2 (ja) | 2010-03-24 | 2010-03-24 | Dpll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011199792A JP2011199792A (ja) | 2011-10-06 |
JP5515920B2 true JP5515920B2 (ja) | 2014-06-11 |
Family
ID=44877382
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010067150A Active JP5515920B2 (ja) | 2010-03-24 | 2010-03-24 | Dpll回路 |
Country Status (1)
Country | Link |
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-
2010
- 2010-03-24 JP JP2010067150A patent/JP5515920B2/ja active Active
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