JP3039441B2 - 異クロック間同期エッジ検出方法および異クロック間同期エッジ検出方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、互いに同期し互い
に異なる周波数を有する二つのクロックで動作するユニ
ットの間でデータ転送を行う際の異クロック間同期エッ
ジ検出方式およびこの方式を用いた異クロック間同期信
号生成回路に関し、特に、これら二つ以外のクロックを
特別に用いることなく、すなわち互いに関係する二つの
クロックのみで、異クロック間の同期エッジを検出でき
る異クロック間同期エッジ検出方式に関する。

【０００２】

【従来の技術】一般に、コンピュータその他の電子装置
においては、装置を構成するユニット毎に最適な動作周
波数が設定されるので、これら動作周波数がユニット毎
に異なる場合が生じる。従って、異なる動作周波数を有
するユニットの間で安定したデータ転送する場合には、
各ユニットへ供給する二つのクロック信号相互のエッジ
を周期的に一致させるような同期クロックを生成するの
が一般的である。

【０００３】例えば、図６に示されるように、二つのク
ロック信号ＣLK a，ＣLK bの周波数比、すなわち低い方
の周波数のクロック信号ＣLK aと高い方の周波数のクロ
ック信号ＣLK bとが周波数比２：３の場合、同期クロッ
クは、これらの最小公倍数毎に相互のクロックエッジが
重なるように生成される。

【０００４】すなわち、クロック信号ＣLK aでは二つ目
毎、クロック信号ＣLK bでは三つ目毎で、クロックエッ
ジの立上がりを互いに一致させるような安定した基準ク
ロック信号を生成し、送受するデータの位相関係をこの
一致するクロックエッジに基づいて調整することにより
安定したデータ転送を行うことができる。

【０００５】このように、互いに同期した異なる周波数
のクロックで動作する複数のユニット間でデータ転送を
行う場合、二つのクロック相互間の位相差によってデー
タ転送のタイミング条件が異なるため、適切な位相関係
においてデータの送受を行うように制御する必要があ
る。すなわち、安定したデータ転送を行うためには、デ
ータ転送の際に二つのクロック相互の位相関係を正しく
認識する必要がある。

【０００６】一般には、クロック相互で一致する同期エ
ッジにタイミングを合せてデータ信号を送出することが
多いが、遅延などの条件により位相関係をずらしてデー
タ信号を送受することもある。

【０００７】従来、この種の異クロック間同期エッジ検
出方式では、データ転送の送受に関わる複数のユニット
でクロック相互の位相関係を認識するため、ユニットの
外部にクロック生成回路などを設け、このクロック生成
回路などから、ユニットが受けるクロック信号とは別
に、位相を示す信号が供給されており、この位相を示す
信号に基づいて異クロック間の同期エッジを設定してい
ることが多い。

【０００８】

【発明が解決しようとする課題】上述した従来の異クロ
ック間同期エッジ検出方式には、次のような問題点があ
る。

【０００９】まず、第１の問題点は、クロックエッジの
ずれに対するスキュー管理が困難なことである。

【００１０】その理由は、二つの同一クロック信号を利
用する二つの動作回路それぞれとクロックを生成しクロ
ック信号を分配するクロック生成回路との接続線の長さ
が多くの場合に異なるため、クロック信号の伝搬遅延時
間の相違が発生し、対象となる二つの動作回路における
フリップフロップ回路まで、同一のクロック信号が同一
には到着できず、フリップフロップ回路の値が正確性を
欠くからである。

【００１１】また、第２の問題点は、回路の追加を必要
とし、このために故障率が増加することである。

【００１２】その理由は、互いに異なるクロック信号で
動作する二つの回路にエッジの揃ったタイミングを与え
るための基準クロックを対象の二つの回路それぞれの動
作周波数とは別の周波数で生成するので、この基準クロ
ック生成回路のための部品が増加し、従って、部品搭載
のためのスペースの増加および部品搭載による故障率の
増加が避けられないからである。

【００１３】更に、第３の問題点は、動作対象の集積回
路では入出力ピンの増加を必要とすることである。

【００１４】その理由は、追加される基準クロックの分
配のための信号線が余分となるので入出力ピンの確保が
必要とされるからである。

【００１５】本発明の課題は、上記問題点を解決し、対
象となる二つ以外のクロックを特別に用いることなく、
すなわち互いに関係する二つのクロックのみで、異クロ
ック間の同期エッジを検出できる異クロック間同期エッ
ジ検出方式を提供することである。

【００１６】

【課題を解決するための手段】本発明による異クロック
間同期エッジ検出方法は、互いに同期し互いに異なる周
波数を有する二つのクロックで動作する回路間でデータ
転送を行う際の異クロック間同期エッジ検出方法におい
て、一方の低い方の周波数のクロックによりトグル信号
を作成し、かつこのトグル信号を他方の高い方の周波数
のクロック信号でサンプリングしてサンプル信号を生成
し、前記二つのクロックの一致する立上がりエッジを前
記サンプル信号が形成する一定周期で繰り返すビットパ
ターンの所定の位置に基づき検出している。

【００１７】また、具体的な手段としての一つは、互い
に同期し互いに２対３の周波数比を有する二つのクロッ
クで動作する回路間でデータ転送を行う際の異クロック
間同期エッジ検出方式において、一方の低い方の周波数
のクロックによりトグル信号を作成するトグル信号生成
回路と、この作成されたトグル信号を、他方の高い方の
周波数のクロックにより動作する複数の直列接続構成に
よるフリップフロップ回路を介して出力することにより
連続する複数の信号状態をサンプル信号としてラッチす
る同期化回路と、この同期化回路の出力を入力し高い方
の周波数のクロックにより動作する複数に直列のフリッ
プフロップ回路により構成されるラッチ回路と、このラ
ッチ回路のフリップフロップ回路でラッチされた連続す
る二つのサンプル信号の値が同一の場合を検出し、この
同一の値を取る連続する二つのサンプル信号の中間時点
を異クロック間の同期エッジとして検出する同期エッジ
検出手段とを備えている。

【００１８】このような構成によれば、外部から別に作
成された基準クロックまたは位相関係を受けることな
く、二つのクロックそれぞれから出力されるクロック信
号を入力し、内部で二つのクロック信号のみにより同期
エッジが検出されている。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の一形
態を示す機能ブロック図である。

【００２０】本発明による異クロック間同期エッジ検出
方式では、トグル信号生成回路１、サンプル信号生成回
路２、パターン保持回路３、同期エッジ検出回路４、お
よび同期信号生成回路５により同期エッジ検出手段が構
成されているものとし、同期エッジ検出回路４が二つの
異クロック間の同期エッジを検出しており、この検出さ
れた同期エッジに基づいて、クロック信号により駆動さ
れるユニットのデータ転送の転送タイミングを与える二
つの同期信号が同期エッジ検出回路４および同期信号生
成回路５それぞれから出力されるものとする。

【００２１】トグル信号生成回路１は、入力する低い方
の周波数のクロック信号ＣLK Aを、符号“０／１”によ
り周期的なパターン変化を形成するトグル信号に変換生
成し出力するものとする。

【００２２】サンプル信号生成回路２は、トグル信号生
成回路１から出力されるトグル信号を、高い方の周波数
のクロック信号ＣLK Bでサンプリングしてサンプリング
信号を生成しパターン保持回路３へ送出するものとす
る。

【００２３】パターン保持回路３は、サンプル信号生成
回路２から出力されるサンプル信号の、一定周期で繰返
す同一のビットパターンを保持するものとする。

【００２４】同期エッジ検出回路４は、高い方の周波数
のクロック信号ＣLK Bにより、パターン保持回路３で保
持されたビットパターンの中から予め設定された一致す
る立上がりエッジのタイミングを選択して、高い方の周
波数の同期クロックＳYNC bを出力すると共にこの立上
がりエッジを同期エッジとして取出すものとする。

【００２５】同期信号生成回路５は、同期エッジ検出回
路４から出力する同期エッジの立上がりを得て、低い方
の周波数の同期クロックＳYNC a を生成出力する。

【００２６】次に、図１に図２を併せ参照して、本発明
の動作原理について説明する。

【００２７】図２では、説明を簡単にするため、二つの
クロック信号ＣLK A，ＣLK Bの周波数比は２対３である
ものとする。この場合、図示されるように、三つのサン
プル信号によりビットパターンは決定し、変化パターン
で二つの同一値が連続する場合の中間位置が二つの異な
るクロックの立上がりエッジが重なるタイミングとな
る。

【００２８】従って、図１におけるサンプル信号生成回
路２はフリップフロップ回路による直列三段構成であ
り、パターン保持回路３は連続するサンプル信号を保持
できるように二段のフリップフロップ回路による直列構
成であるものとする。

【００２９】図１において上述のように、トグル信号生
成回路１が低い方の周波数のクロック信号ＣLK Aの立上
がりエッジでトグル信号を生成しサンプル信号生成回路
２へ出力している。

【００３０】サンプル信号生成回路２は、入力したトグ
ル信号を高い方の周波数のクロック信号ＣLK Bによりサ
ンプリングし、連続する三つのサンプル信号を三つのフ
リップフロップ回路に逐次保持できる。パターン保持回
路３はサンプル信号生成回路２の最終段のフリップフロ
ップ回路の出力を順次取込んで連続する二つのサンプル
信号を二つのフリップフロップ回路に逐次保持する。

【００３１】サンプル信号生成回路２およびパターン保
持回路３それぞれを構成するフリップフロップ回路の数
とパターン保持回路３がサンプル信号生成回路２から入
力する箇所とは二つのクロックの周波数比に基づいて適
切に設定される。

【００３２】周波数比２対３の例である図２（Ａ）の場
合では矢印で示される二つのクロック信号ＣLK A，ＣLK
Bそれぞれの立上がりエッジの一致する時期がトグル信
号の値“１”から値“０”に変化するタイミングであ
り、図２（Ｂ）の場合ではこのエッジの一致する時期が
トグル信号の値“０”から値“１”に変化するタイミン
グである。

【００３３】すなわち、同期エッジ検出回路４における
立上がりエッジは、図２（Ａ）では変化パターンの“１
→１”、また図２（Ｂ）では変化パターンの“０→０”
の中間時点であり、このタイミングで出力値“１”が立
上がることになる。

【００３４】従って、同期エッジ検出回路４は、パター
ン保持回路３の二つのフリップフロップ回路の同一の値
が連続したことを、例えばコンパレータで検出し、二つ
のクロック信号ＣLK A，ＣLK Bの立上がりエッジが重な
るタイミングの検出としてエッジを立ち上げると共にク
ロック信号ＣLK Bの立上がりエッジの間隔時間を有する
同期信号ＳYNC b を生成出力する。

【００３５】同期信号生成回路５は、同期エッジ検出回
路４から信号を受け、同期エッジ検出回路４により出力
される同期信号ＳYNC b と同時にエッジを立ち上げると
共にクロック信号ＣLK Aの立上がりエッジの間隔時間を
有する同期信号ＳYNC a を生成出力する。

【００３６】上記説明では、フリップフロップ回路を用
いるとしているが、同一機能を有するものであれば他の
回路構成であってもよい。

【００３７】

【実施例】次に、図３から図５までを併せ参照して、本
発明の目的である二つの周波数の異なるクロック信号の
みを入力してこれらの一致したエッジを検出し、このエ
ッジに同期した二つの同期信号を生成する実施例につい
て説明する。

【００３８】図３において、図２と同様、周波数の異な
る二つのクロック信号ＣLK A，ＣLKBそれぞれに対する
周波数比は２対３であるものとする。また、クロック信
号ＣLK A，ＣLK Bは、互いに同期しており、このため相
互関係が経過時間で変化することなく、また、一定周期
でクロックエッジが一致することを、所定のスキューの
範囲で保証されているものとする。

【００３９】また、図４は上述した図２（Ａ）の場合で
あり、図５は上述した図２（Ｂ）の場合である。

【００４０】まず、図３を参照して各構成要素について
説明する。

【００４１】図示された異クロック間同期エッジ検出方
式では、トグル信号生成回路１１、遅延保証バッファ１
２、図１のサンプル信号生成回路２に相当する同期化回
路１３、パターン保持回路３に相当するラッチ回路１
４，１５、同期エッジ検出回路４に相当するコンパレー
タ１６、ホールド回路１７、論理積回路１８、セレクタ
回路１９、およびループ回路２０、並びに同期信号生成
回路５に相当する否定的論理積回路２１、セレクタ回路
２２、同期化回路２３、およびコンパレータ２４が同期
エッジ検出手段を構成しているものとする。

【００４２】また、この同期エッジ検出手段は、自己の
動作周波数およびデータ転送先の動作周波数それぞれを
有する二つのクロック信号、すなわち、低い方の周波数
のクロック信号ＣLK Aと高い方の周波数のクロック信号
ＣLK Bとを受けているものとする。

【００４３】トグル信号生成回路１１は、低い方の周波
数のクロック信号ＣLK Aを受け、符号“０／１”により
周期的なパターン変化を形成するトグル信号を生成し出
力するもので、一段構成のＴ型フリップフロップ回路で
あるものとする。

【００４４】遅延保証バッファ１２は、同期化回路１３
に入力するまでの遅延管理のため、トグル信号生成回路
１１で生成されたトグル信号の位相を動作ユニットに必
要な量だけ遅らせるものである。

【００４５】同期化回路１３は、遅延保証バッファ１２
から出力されるトグル信号を高い方の周波数のクロック
信号ＣLK Bでサンプリングし変化パターンを読取るもの
であり、不安定状態回避のためにクロック信号ＣLK Bで
動作する三段直列のＤ型フリップフロップ回路で構成さ
れるものとする。この直列段数は、上述したように、二
つのクロック信号の周波数比により設定されるものであ
る。

【００４６】ラッチ回路１４は同期化回路１３の出力、
またラッチ回路１５はこのラッチ回路１４の出力、それ
ぞれをクロック信号ＣLK Bでサンプル信号としてラッチ
するものであり、それぞれ一段構成のフリップフロップ
回路であるものとする。

【００４７】コンパレータ１６は、ラッチ回路１４，１
５それぞれが保持する値の比較を行い、同じ値のサンプ
ル信号の連続を検出し、同期信号ＳYNC b の基本となる
原始信号ＳYNC-b0と呼称する信号をセレクタ回路１９へ
出力するものとする。上述する連続する同じ値の中間時
点が、二つのクロック信号ＣLK A，ＣLK Bの一致した同
期エッジとなる。

【００４８】ホールド回路１７は、リセット信号ＲSTが
入力した後、同期エッジの検出開始まで回路全体が安定
するまで一定時間待合わせて、エッジ検出の開始信号Ｓ
YNC-r を出力するものとする。

【００４９】論理積回路１８は、開始信号ＳYNC-r を受
けた際に、出力する生成信号ＳYNC-g を値“０”から値
“１”に変化させるものとする。

【００５０】セレクタ回路１９は、コンパレータ１６か
ら原始信号ＳYNC-b0を受け、論理積回路１８から受ける
生成信号ＳYNC-g が値“１”に変化した後、最初に同期
クロックエッジが検出された以降では新たな信号検出を
行わず、検出された同期クロックエッジの周期と同じ段
数のシフトレジスタを使用して周期的に同期信号を出し
続けるモードに切替えるものとする。

【００５１】ループ回路２０は、セレクタ回路１９の出
力を入力し同期化回路と同じ三段のフリップフロップ回
路による直列構成でクロック信号ＣLK Bにより動作する
ものとする。このループ回路２０は、生成信号ＳYNC-g
が値“０”の間で、セレクタ回路１９と直列構成を形成
して閉じたループ回路を形成するものとし、クロック信
号ＣLK Bに同期化することにより観測のためにパターン
信号の変化パターンをラッチする。

【００５２】否定的論理積回路２１は、ラッチ回路１
４，１５それぞれが保持する値の否定的論理積をとっ
て、同期信号ＳYNC a の基本となる原始信号ＳYNC-a0と
呼称する信号をセレクタ回路２２へ出力する。

【００５３】セレクタ回路２２は、同期信号ＳYNC a を
選択するためのフリップフロップ回路であり、原始信号
ＳYNC-a0を入力し、クロック信号ＣLK Bと論理積回路１
８から生成信号ＳYNC-g とを受けて動作するものとす
る。

【００５４】すなわち、セレクタ回路２２では、生成信
号ＳYNC-g が値“１”の場合には出力が値“１／０”と
変化するが、値“０”の場合には生成信号ＳYNC-g によ
りセットした信号をホールドするものとする。従って、
ラッチ回路１４，１５それぞれの値が一致した際、すな
わち、サンプル信号が同じ値を連続して取った際に、そ
の中間のタイミングで、値“１”が連続する場合には値
“０”、また値“０”が連続する場合には値“１”それ
ぞれをホールドするものとする。

【００５５】同期化回路２３は、同期化回路１３と同一
の三段のＤ型フリップフロップ回路により直列構成さ
れ、セレクタ回路２２の出力を入力してクロック信号Ｃ
LK Aにより動作するものとする。従ってセレクタ回路２
２の出力をクロック信号ＣLK Aにより同期化することに
なる。

【００５６】コンパレータ２４は、同期化回路２３の出
力とトグル信号生成回路１１から出力されるトグル信号
とを入力し、一致した箇所をクロック信号ＣLK Aで駆動
する同期信号ＳＹNC aとして出力するものとする。

【００５７】次に、図３に図４および図５を併せ参照し
て本発明による機能動作について説姪する。

【００５８】まず、低い方の周波数のクロック信号ＣLK
Aから、この周波数と一致した周期で値を“０→１→０
→１”に変化するトグル信号が、トグル信号生成回路１
１のＴ型フリップフロップ回路により生成される。

【００５９】次いで、このトグル信号は、遅延保証バッ
ファ１２により必要な遅延時間を与えられたのち、不安
定状態を回避するため同期化回路１３の直列三段のフリ
ップフロップ回路とラッチ回路１４，１５の直列二段の
フリップフロップ回路とにより、サンプル信号として高
い方の周波数のクロック信号ＣLK Bによりサンプリング
され、図２に示されるような周期パターンの連続する二
つの値それぞれを二つのラッチ回路１４，１５それぞれ
にラッチされる。

【００６０】図２に示されているように、二つの連続す
る同じ値に挟まれたエッジが二つのクロック信号ＣLK
A，ＣLK Bで一致したエッジであり、このエッジに同期
した同期信号ＳYNC a ，ＳYNC b がクロック信号ＣLK
A，ＣLK Bそれぞれに対して生成される。

【００６１】従って、同期信号ＳYNC a の値“１”は連
続した値と反対の値のトグル信号のタイミングであり、
一方、同期信号ＳYNC b の値“１”は連続した値の二つ
目の値のトグル信号のタイミングである。すなわち、図
示されるように、図２（Ａ）では、同期信号ＳYNC b は
サンプル信号で連続する値“１”の二つ目のタイミング
で生成され、また同期信号ＳYNC a はサンプル信号で連
続しない値“０”におけるトグル信号のタイミングで生
成される。

【００６２】説明を前に戻し、ラッチ回路１４，１５そ
れぞれにラッチされされた二つの値は、一方ではコンパ
レータ１６で比較され、一致した場合には値“１”がコ
ンパレータ１６から出力され、このタイミングで原始信
号ＳYNC-b0が生成される。上記二つの値は、他方では否
定的論理積回路２１で同期信号ＳYNC a のための原始信
号ＳYNC-a0が生成される。

【００６３】この結果、図４に示されるように値“１”
が連続する場合には連続する中間のタイミングで同期信
号ＳYNC b が値“１”となり、この反転値“０”が同期
信号ＳYNC a のセレクト信号になる。

【００６４】また、図５に示されるように値“０”が連
続する場合には連続する中間のタイミングで同期信号Ｓ
YNC b が値“０”となり、この反転値“１”が同期信号
ＳYNC a のセレクト信号になる。

【００６５】セレクタ回路１９へ入力する生成信号ＳYN
C-g は、論理積回路１８の出力であり、リセット信号Ｒ
STが値“１”になったのち、ループ回路２０の第１段目
のフリップフロップ回路が値“１”をラッチした場合、
この反転値“０”が論理積回路１８に出力されるので、
論理積回路１８の出力である生成信号ＳYNC-g は、値
“０”となるまでの間、反転値“１”である。

【００６６】この間、セレクタ回路１９は、入力する原
始信号ＳYNC-b0をループ回路２０へ出力し、セレクタ回
路２２は、原始信号ＳYNC-a0を否定的論理積回路２１か
ら入力する。

【００６７】次いで、ループ回路２０の第１段目のフリ
ップフロップ回路は生成信号ＳYNC-g が値“１”の間の
原始信号ＳYNC-b0を保持する。一方、セレクタ回路２２
は生成信号ＳYNC-g が値“１”の間に原始信号ＳYNC-a0
が最後にとった値を生成信号ＳYNC-g が値“０”の間、
保持する。

【００６８】リセット信号ＲSTが解除された際には、全
てのフリップフロップ回路のラッチ動作が安定となるた
めに必要な期間だけ論理値１をホールド回路１９で保持
し、この期間を待合わせた後、開始信号ＳYNC-r を値
“１”で出力する。

【００６９】ループ回路２０の三段のフリップフロップ
回路それぞれは、初期値“０”を設定されており、これ
らの反転値と開始信号ＳYNC-r の値“１”との論理積を
論理積回路１８によりとり、出力値“１”が得られるこ
とにより、生成信号ＳYNC-gが値“１”となって二つの
クロック信号ＣLK A，ＣLK Bの一致したエッジの検出動
作が開始される。

【００７０】クロック信号ＣLK Aに対しては、生成信号
ＳYNC-g が値“１”となった際、セレクタ回路２２のフ
リップフロップ回路に、否定的論理積回路２１の出力
値、すなわちサンプル信号の連続値“０”の場合には値
“１”、またサンプル信号の連続値“１”の場合には値
“０”がラッチされる。この値は同期化回路２３の三段
直列のフリップフロップ回路を介してコンパレータ２４
に出力される。

【００７１】コンパレータ２４では、出力の同期信号Ｓ
YNC a として、図４に示されるようなセレクタ回路２２
で値“０”の場合ではトグル信号の値“０”の間に値
“１”が出力される一方、図５に示されようなセレクタ
回路２２で値“１”の場合ではトグル信号の値“１”の
間に値“１”が出力される。

【００７２】従って、同期信号ＳYNC a が、クロック信
号ＣLK Aにより駆動されるユニットのデータ転送の転送
タイミングを与えることができる。

【００７３】他方、クロック信号ＣLK Bに対しては、生
成信号ＳYNC-g が値“１”である間のセレクタ回路１９
の出力値、すなわちサンプル信号の連続同一データ中間
タイミングであるエッジの一致時点を検出した原始信号
ＳYNC-b0の値“１”が、ループ回路２０に入力する。

【００７４】また、ループ回路２０の第１段目のフリッ
プフロップ回路から第２段目へ出力する値“１”の否定
値“０”が論理積回路１８に入力するので、この論理積
回路１８の出力の生成信号ＳYNC-g は理論値“０”をと
る。この理論値“０”の生成信号ＳYNC-g を入力するこ
とによりセレクタ回路１９はループ回路２０の直列三段
のフリップフロップ回路にかけてフィードバックループ
回路が形成される。

【００７５】従って、クロック信号ＣLK Bに同期するル
ープ回路２０の三段のフリップフロップ回路のいずれか
一つが値“１”をとり、残りの二つは値“０”をとるこ
とになる。この結果、生成信号ＳYNC-g は理論値“０”
をとり続け、一旦形成されたフィードバックループ回路
が永続的に構成されることになる。

【００７６】このことは、値“１、０、０”のパターン
がループ回路２０の三段のフリップフロップ回路に順次
セットされることになるので、最終段のフリップフロッ
プ回路の出力、すなわちループ回路２０の出力、が同期
信号ＳYNC b となり、同期信号ＳYNC b がクロック信号
ＣLK Bにより駆動されるユニットのデータ転送の転送タ
イミングを与えることになる。

【００７７】上記説明では、二つのクロックの周波数比
が２対３の場合について示したが、この比率に限らず、
簡単な整数比を持ち、一定周期、すなわちクロック周期
の最小公倍数毎にクロックエッジが一致するような相互
に同期したクロックであれば、本発明を容易に適用可能
である。このような場合、サンプル信号の変化パターン
がクロックの周波数比に応じて一意に決まるので、その
パターンを検出して同期信号ＳYNC を生成する構成とす
ればよい。

【００７８】上記説明では、機能ブロックを図示して説
明したが、機能の分離併合による構成要素の変更は上記
機能を満たす限り自由であり、また、ユニットのみで説
明したが、他の回路装置、例えばモジュールであっても
よく、または上記機能を実現する具体的手段として、フ
リップフロップ回路のみを説明したが、他の回路を適用
することもできる。このように、上記機能を満たす限り
構成は自由であり、上記説明が本発明を限定するもので
はない。

【００７９】

【発明の効果】以上説明したように本発明によれば次の
ような効果を得ることができる。

【００８０】第１の効果は、部品点数を削減できること
であり、この結果、ユニットまたはモジュールを形成す
る集積回路におけるチップサイズを縮小できると共に動
作回路の信頼性を向上できることである。

【００８１】その理由は、互いに周波数の異なる二つの
クロックの一致したエッジ情報または位相情報を外部で
作成して供給する必要がないので、エッジを一致させる
ための情報を外部から受ける信号線を不要にすると共
に、供給された情報から一致したエッジを有するクロッ
クを生成するクロック発生回路を不要にできるからであ
る。

【００８２】第２の効果は、集積回路におけるピン数を
節約できることである。

【００８３】その理由は、上述のように、エッジを一致
させるための情報を外部から受ける専用ピンを不要にす
るからである。

【００８４】第３の効果は、クロックのエッジのずれに
対するスキュー管理が容易になることである。

【００８５】その理由は、上述のように、一致したクロ
ックエッジを内部で検出し生成するので、外部から与え
られた情報により検出するより、クロック間のずれの許
容範囲を大きくとれるからである。

【００８６】第３の効果は、二つのクロック周波数に対
して適用範囲が広いことである。

【００８７】その理由は、本発明の原理が、任意の整数
比を有する二つのクロックに対して適用が可能になるこ
とである。

【図面の簡単な説明】

【図１】本発明の実施の一形態を示す機能ブロック図で
ある。

【図２】本発明の原理を示す説明図である。

【図３】本発明の一実施例を示すブロック図である。

【図４】図１における図２（Ａ）の条件によるタイムチ
ャートである。

【図５】図１における図２（Ｂ）の条件によるタイムチ
ャートである。

【図６】二つのクロックの周波数比２対３の場合の基準
クロック信号説明図である。

【符号の説明】

１、１１ トグル信号生成回路 ２ サンプル信号生成回路 ３ パターン保持回路 ４ 同期エッジ検出回路 ５ 同期信号生成回路 １２ 遅延保証バッファ １３、２３ 同期化回路 １４、１５ ラッチ回路 １６、２４ コンパレータ １７ ホールド回路 １８ 論理積回路 １９、２２ セレクタ回路 ２０ ループ回路 ２１ 否定的論理積回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 互いに同期し互いに異なる周波数を有す
   る二つのクロックで動作する回路間でデータ転送を行う
   際の異クロック間同期エッジ検出方法において、一方の
   低い方の周波数のクロックによりトグル信号を作成し、
   かつこのトグル信号を他方の高い方の周波数のクロック
   信号でサンプリングしてサンプル信号を生成し、前記二
   つのクロックの一致する立上がりエッジを前記サンプル
   信号が形成する一定周期で繰り返すビットパターンの所
   定の位置に基づき検出することを特徴とする異クロック
   間同期エッジ検出方法。
2. 【請求項２】 互いに同期し互いに異なる周波数を有す
   る二つのクロックで動作する回路間でデータ転送を行う
   際の異クロック間同期エッジ検出方式において、一方の
   低い方の周波数のクロックによりトグル信号を作成する
   トグル信号生成回路と、このトグル信号を他方の高い方
   の周波数のクロックにより逐次ラッチしてサンプル信号
   を生成するサンプル信号生成回路と、サンプル信号生成
   回路で生成されるサンプル信号が形成する一定周期で繰
   り返す同一ビットパターンを保持するパターン保持回路
   と、パターン保持回路で保持されたビットパターンの中
   から予め設定された所定時点を異クロック間の同期エッ
   ジとして検出する同期エッジ検出回路とを備えることを
   特徴とする異クロック間同期エッジ検出方式。
3. 【請求項３】 互いに同期し互いに２対３の周波数比を
   有する二つのクロックで動作する回路間でデータ転送を
   行う際の異クロック間同期エッジ検出方式において、一
   方の低い方の周波数のクロックによりトグル信号を作成
   するトグル信号生成回路と、この作成されたトグル信号
   を、他方の高い方の周波数のクロックにより動作する複
   数の直列接続構成によるフリップフロップ回路を介して
   出力することにより連続する複数の信号状態をサンプル
   信号としてラッチする同期化回路と、この同期化回路の
   出力を入力し高い方の周波数のクロックにより動作する
   複数に直列のフリップフロップ回路により構成されるラ
   ッチ回路と、このラッチ回路のフリップフロップ回路で
   ラッチされた連続する二つのサンプル信号の値が同一の
   場合を検出し、この同一の値を取る連続する二つのサン
   プル信号の中間時点を異クロック間の同期エッジとして
   検出する同期エッジ検出手段とを備えることを特徴とす
   る異クロック間同期エッジ検出方式。