JP3388656B2

JP3388656B2 - シフトレジスタ

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Publication number: JP3388656B2
Application number: JP19393195A
Authority: JP
Inventors: 弘志木曽
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Current assignee: Sharp Corp
Priority date: 1995-07-28
Filing date: 1995-07-28
Publication date: 2003-03-24
Anticipated expiration: 2015-07-28
Also published as: JPH0945096A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ローテート動作を
行うシフトレジスタに関する。

【０００２】

【従来の技術】従来、シフトレジスタは、パラレルデー
タをシリアルデータに変換したり、シリアルデータをパ
ラレルデータに変換し、または、シリアルデータの遅延
などのために用いれる。

【０００３】まず、エッジトリガ方式によりｎビット
（ｎは２以上の任意の整数定数）のパラレルデータをシ
リアルデータに変換するシフトレジスタの構成例を図６
に示す。このシフトレジスタは、エッジトリガ型のｎ個
のフリップフロップＦＦ1〜ＦＦnによって構成されてい
る。これらのフリップフロップＦＦ1〜ＦＦnは、クロッ
ク信号ＣＬＫの立ち上がり時にシフト入力ＤＳのデータ
を取り込むと共に、以降このデータを保持して出力Ｑに
出力する。また、これらのフリップフロップＦＦ1〜Ｆ
Ｆnは、共通のセット信号ＳＥＴを入力するセット信号
入力Ａと、プリセットデータＤ1〜Ｄnをそれぞれ入力す
るプリセット入力ＤＰとを備え、セット信号ＳＥＴが高
電圧レベル（以下「Ｈレベル」という）の間に、プリセ
ット入力ＤＰに入力されるプリセットデータＤ1〜Ｄnを
取り込むと共に、セット信号ＳＥＴが低電圧レベル（以
下「Ｌレベル」という）に戻った後もこのデータを保持
して出力Ｑに出力する。

【０００４】このシフトレジスタは、論理シフト（logi
cal shift）を行うために、初段のフリップフロップＦ
Ｆ1のシフト入力ＤＳにＬレベルの電源ＶSSを接続して
いる。また、この初段から最終段の前段までの各フリッ
プフロップＦＦi（ｉは１〜ｎ−１の整数）の出力Ｑ
は、後段のフリップフロップＦＦi+1のシフト入力ＤＳ
に順次接続されている。さらに、最終段のフリップフロ
ップＦＦnの出力Ｑは、シフトデータを出力するための
シリアル出力となる。

【０００５】図７に示すように、上記シフトレジスタ
は、時刻ｔ1にセット信号入力Ａに入力するセット信号
ＳＥＴをＨレベルにすると共に、各プリセット入力ＤＰ
にプリセットデータＤ1〜Ｄnを入力すると、各フリップ
フロップＦＦ1〜ＦＦnの出力ＱがこれらデータＤ1〜Ｄn
に変化し、時刻ｔ2にセット信号ＳＥＴがＬレベルに戻
った後もこれらの出力が保持される。そして、時刻ｔ4
にクロック信号ＣＬＫが立ち上がると、少し遅れて各フ
リップフロップＦＦ1〜ＦＦnの出力Ｑがそれぞれのシフ
ト入力ＤＳに入力されるデータに変化し、１ビットのシ
フト動作が行われる。即ち、初段のフリップフロップＦ
Ｆ1の出力Ｑは電源ＶSSのＬレベルに変化し、２段目の
フリップフロップＦＦ2の出力Ｑは、前段のフリップフ
ロップＦＦ1の出力Ｑから時刻ｔ4に出力されていた直前
のデータＤ1に変化し、以降同様にして最終段のフリッ
プフロップＦＦnの出力Ｑは前段のフリップフロップＦ
Ｆn-1の出力Ｑから時刻ｔ4に出力されていた直前のデー
タＤn-1に変化する。なお、図７では、例えばフリップ
フロップＦＦ1のプリセット入力ＤＰと出力Ｑをそれぞ
れ「ＤＰ1」と「Ｑ1」というように添え字を付して表し
ている。また、以下でも同様である。

【０００６】従って、最終段のフリップフロップＦＦn
の出力Ｑは、時刻ｔ2の時点ではデータＤnであり、クロ
ック信号ＣＬＫが最初に立ち上がる時刻ｔ4の少し後に
データＤn-1に変化し、以降同様にしてクロック信号Ｃ
ＬＫのクロックごとにデータＤn-2からデータＤ1まで順
に変化するので、プリセットデータＤ1〜Ｄnがシリアル
に出力されることになる。

【０００７】また、上記シフトレジスタにローテート動
作（回転シフト，循環シフト）を行わせるには、図８に
示すように、最終段のフリップフロップＦＦnの出力Ｑ
をフィードバック配線路１によって初段のフリップフロ
ップＦＦ1のシフト入力ＤＳに接続すればよい。この場
合、図９に示すように、時刻ｔ4までは図７に示した動
作と同じであり、この時刻ｔ4以降も２段目から最終段
のフリップフロップＦＦ2〜ＦＦnは同様に動作する。し
かし、初段のフリップフロップＦＦ1の出力Ｑは、時刻
ｔ4にクロック信号ＣＬＫが立ち上がると、最終段のフ
リップフロップＦＦnの出力Ｑの直前のデータＤnに変化
する。そして、以降もこの初段のフリップフロップＦＦ
1は、最終段のフリップフロップＦＦnの出力Ｑの直前の
データを順次取り込むので、クロック信号ＣＬＫのクロ
ックごとにプリセットデータＤ1〜Ｄnがフリップフロッ
プＦＦ1〜ＦＦnを循環する。

【０００８】従って、図８に示すシフトレジスタは、プ
リセットデータＤ1〜Ｄnを所定ビット数だけローテート
してからシリアルに出力させたり、ｎクロックごとにこ
のプリセットデータＤ1〜Ｄnを繰り返し出力させること
ができる。

【０００９】次に、マスタスレーブ方式によりｎビット
のパラレルデータをシリアルデータに変換するシフトレ
ジスタの構成例を図１０に示す。このシフトレジスタ
は、２ｎ個のエッジトリガ型のフリップフロップＦＦ1
〜ＦＦ2nによって構成されている。これらのフリップフ
ロップＦＦ1〜ＦＦ2nは、図６に示したフリップフロッ
プと同じ構成であり、各段ごとに奇数番の添え字を付し
た第１のフリップフロップＦＦ2j-1（ｊは１〜ｎの整
数）と偶数番の添え字を付した第２のフリップフロップ
ＦＦ2jがそれぞれ１個ずつ用いられる。各段の第１のフ
リップフロップＦＦ2j-1の出力Ｑは、同じ段の第２のフ
リップフロップＦＦ2jのシフト入力ＤＳに接続されてい
る。そして、セット信号ＳＥＴは、各段の第１のフリッ
プフロップＦＦ2j-1のセット信号入力Ａにのみ入力さ
れ、各段の第２のフリップフロップＦＦ2jのセット信号
入力Ａは、電源ＶSSのＬレベルに固定されている。ま
た、プリセットデータＤ1〜Ｄnも、各段の第１のフリッ
プフロップＦＦ2j-1のプリセット入力ＤＰにのみ入力さ
れ、各段の第２のフリップフロップＦＦ2jのプリセット
入力ＤＰは開放されて不定状態となっている。従って、
プリセットデータＤ1〜Ｄnは、各段の第１のフリップフ
ロップＦＦ2j-1にのみセットされて、第２のフリップフ
ロップＦＦ2jはプリセット動作は行われない。さらに、
各段の第１のフリップフロップＦＦ2j-1には、共通のク
ロック信号ＣＬＫが送られるが、第２のフリップフロッ
プＦＦ2jには、このクロック信号ＣＬＫを反転したクロ
ック信号ＣＬＫバーが共通に送られる。

【００１０】初段の第１のフリップフロップＦＦ1のシ
フト入力ＤＳには、論理シフトのためにＬレベルの電源
ＶSSが接続されている。また、この初段から最終段の前
段までの各段の第２のフリップフロップＦＦ2i（ｉは１
〜ｎ−１の整数）の出力Ｑは、後段の第１のフリップフ
ロップＦＦ2i+1のシフト入力ＤＳに順次接続されてい
る。さらに、最終段の第２のフリップフロップＦＦ2nの
出力Ｑは、シフトデータを出力するためのシリアル出力
となる。

【００１１】図１１に示すように、上記シフトレジスタ
は、時刻ｔ1にセット信号入力Ａに入力するセット信号
ＳＥＴをＨレベルにすると共に、各プリセット入力ＤＰ
にプリセットデータＤ1〜Ｄnを入力すると、各段の第１
のフリップフロップＦＦ2j-1の出力ＱがこれらデータＤ
1〜Ｄnに変化し、時刻ｔ2にセット信号ＳＥＴがＬレベ
ルに戻った後もこれらの出力が保持される。そして、時
刻ｔ4にクロック信号ＣＬＫバーが立ち上がると、少し
遅れて各段の第２のフリップフロップＦＦ2jの出力Ｑが
第１のフリップフロップＦＦ2j-1の出力Ｑから出力され
るデータに変化する。即ち、初段では、第２のフリップ
フロップＦＦ2の出力Ｑが第１のフリップフロップＦＦ1
の出力Ｑから出力されるデータＤ1に変化し、２段目で
は、第２のフリップフロップＦＦ4の出力Ｑが第１のフ
リップフロップＦＦ3の出力Ｑから出力されるデータＤ2
に変化し、以降同様にして最終段の第２のフリップフロ
ップＦＦ2nの出力Ｑが第１のフリップフロップＦＦ2n-1
の出力Ｑから出力されるデータＤnに変化する。

【００１２】また、時刻ｔ5にクロック信号ＣＬＫバー
が立ち下がりクロック信号ＣＬＫが立ち上がると、少し
遅れて各段の第１のフリップフロップＦＦ2j-1の出力Ｑ
がそれぞれのシフト入力ＤＳに入力されるデータに変化
する。即ち、初段では、第１のフリップフロップＦＦ1
の出力Ｑが電源ＶSSのＬレベルに変化し、２段目では、
第１のフリップフロップＦＦ3の出力Ｑが初段の第２の
フリップフロップＦＦ2の出力Ｑから出力されるデータ
Ｄ1に変化し、以降同様にして最終段の第１のフリップ
フロップＦＦ2n-1の出力Ｑが前段の第２のフリップフロ
ップＦＦ2n-2の出力Ｑから出力されるデータＤn-1に変
化する。さらに、時刻ｔ6にクロック信号ＣＬＫバーが
再び立ち上がると、少し遅れて各段の第２のフリップフ
ロップＦＦ2jの出力Ｑが第１のフリップフロップＦＦ2j
-1の出力Ｑから出力されるデータに変化する。即ち、初
段では、第２のフリップフロップＦＦ2の出力ＱがＬレ
ベルに変化し、２段目では、第２のフリップフロップＦ
Ｆ4の出力Ｑが第１のフリップフロップＦＦ3の出力Ｑか
ら出力されるデータＤ1に変化し、以降同様にして最終
段の第２のフリップフロップＦＦ2nの出力Ｑが第１のフ
リップフロップＦＦ2n-1の出力Ｑから出力されるデータ
Ｄn-1に変化する。

【００１３】従って、最終段の第２のフリップフロップ
ＦＦ2nの出力Ｑは、クロック信号ＣＬＫバーが最初に立
ち上がる時刻ｔ4の少し後にデータＤnとなり、次にクロ
ック信号ＣＬＫバーが立ち上がる時刻ｔ6の少し後にデ
ータＤn-1に変化し、以降同様にしてクロック信号ＣＬ
ＫバーのクロックごとにデータＤn-2からデータＤ1まで
順に変化するので、プリセットデータＤ1〜Ｄnがシリア
ルに出力されることになる。

【００１４】また、上記マスタスレーブ方式のシフトレ
ジスタにローテート動作を行わせる場合にも、図１２に
示すように、最終段の第２のフリップフロップＦＦ2nの
出力Ｑをフィードバック配線路１によって初段の第１の
フリップフロップＦＦ1のシフト入力ＤＳに接続すれば
よい。この場合、図１３に示すように、時刻ｔ5までは
図１１に示した動作と同じであり、この時刻ｔ5以降も
初段の第２のフリップフロップＦＦ2から最終段の第２
のフリップフロップＦＦ2nまでは同様に動作する。しか
し、初段の第１のフリップフロップＦＦ1の出力Ｑは、
時刻ｔ5にクロック信号ＣＬＫが立ち上がると、少し後
に最終段の第２のフリップフロップＦＦ2nの出力Ｑから
出力されるデータＤnに変化する。そして、以降もこの
初段の第１のフリップフロップＦＦ1は、最終段の第２
のフリップフロップＦＦ2nの出力Ｑのデータを順次取り
込むので、クロック信号ＣＬＫのクロックごとにプリセ
ットデータＤ1〜ＤnがフリップフロップＦＦ1〜ＦＦ2n
を循環する。

【００１５】従って、図１２に示すシフトレジスタも、
プリセットデータＤ1〜Ｄnを所定ビット数だけローテー
トしてからシリアルに出力させたり、ｎクロックごとに
このプリセットデータＤ1〜Ｄnを繰り返し出力させるこ
とができる。

【００１６】

【発明が解決しようとする課題】図６に示したエッジト
リガ方式のシフトレジスタは、例えば最終段のフリップ
フロップＦＦnが前段のフリップフロップＦＦn-1から出
力されるデータをクロック信号ＣＬＫの立ち上がり時に
取り込んで出力する。そして、この前段のフリップフロ
ップＦＦn-1も前々段のフリップフロップＦＦn-2から出
力されるデータを同じクロック信号ＣＬＫの立ち上がり
時に取り込んで出力する。従って、このシフトレジスタ
が正しく安定してシフト動作を行うためには、各段のフ
リップフロップＦＦiがクロック信号ＣＬＫの立ち上が
りの開始時から新たなデータを出力するまでの間にある
程度の動作遅延時間を要し、かつ、前段のフリップフロ
ップＦＦiの動作遅延時間が経過して新たなデータが出
力される前に後段のフリップフロップＦＦi+1が直前の
データの取り込み動作を完全に終了していることが条件
となる。そして、このような条件を確実に満たすために
は、後段のフリップフロップＦＦi+1のクロック信号Ｃ
ＬＫの立ち上がりのタイミングよりも前段のフリップフ
ロップＦＦiのクロック信号ＣＬＫの立ち上がりのタイ
ミングの方が少しでも遅いことが好ましい。

【００１７】このため、図６のシフトレジスタでは、ク
ロック信号ＣＬＫを最終段のフリップフロップＦＦn側
からクロック信号配線路２を通じて各段のフリップフロ
ップＦＦ1〜ＦＦnに送るようにして、このクロック信号
配線路２が後段ほど短い距離で布設されるようにしてい
る。クロック信号配線路２は、抵抗や容量などが分布す
るので、ここを伝送されるパルス信号は、その伝送距離
に応じてタイミングの遅れが生じる。即ち、図１４に示
すように、クロック信号配線路２の距離が最も短い最終
段のフリップフロップＦＦnに送られるクロック信号Ｃ
ＬＫnに対して、前段のフリップフロップＦＦn-1に送ら
れるクロック信号ＣＬＫn-1は、立ち上がりのタイミン
グがわずかに遅れ、以降後段のクロック信号ＣＬＫほど
このタイミングが順次遅れて、クロック信号配線路２の
距離が最も長い初段のフリップフロップＦＦ1に送られ
るクロック信号ＣＬＫ1では、このタイミングが伝搬遅
延時間Ｔだけ遅れることになる。従って、各段のフリッ
プフロップＦＦ1〜ＦＦnは、必ず後段の方が先にデータ
の取り込み動作を開始するので、前段が出力する新たな
データを誤って取り込むことより正しいシフト動作がで
きなくなるというおそれを確実に防止することができ
る。

【００１８】ところが、図８に示すシフトレジスタのロ
ーテート動作では、初段のフリップフロップＦＦ1の前
段は最終段のフリップフロップＦＦnになるので、後段
のクロック信号ＣＬＫ1の方が前段のクロック信号ＣＬ
Ｋnよりもタイミングが遅れる。即ち、クロック信号Ｃ
ＬＫnの立ち上がりによって最終段のフリップフロップ
ＦＦnの出力が変化すると、この新たなデータがフィー
ドバック配線路１を伝わって初段のフリップフロップＦ
Ｆ1に送られる。しかし、この間にクロック信号ＣＬＫ
もクロック信号配線路２を伝送されていてクロック信号
ＣＬＫ1の立ち上がりが初段のフリップフロップＦＦ1に
到達していない場合がある。そして、もし、フィードバ
ック配線路１上のデータの方が先に初段のフリップフロ
ップＦＦ1に到達したとすると、このフリップフロップ
ＦＦ1が後から到達したクロック信号ＣＬＫ1の立ち上が
りにより新たなデータを取り込むことになるので、最終
段のフリップフロップＦＦnに直前まで保持されていた
データが失われ正しいシフト動作が行えなくなる。

【００１９】このため、従来のローテート動作を行うエ
ッジトリガ方式のシフトレジスタでは、初段のフリップ
フロップＦＦ1と最終段のフリップフロップＦＦnとの間
で前段と後段の関係が逆転するために、最終段からフィ
ードバックするデータを取り込むタイミングが遅延し安
定したシフト動作を行うための十分なマージンを確保す
ることができない場合があるという問題が生じていた。

【００２０】これに対して、図１０に示すマスタスレー
ブ方式のシフトレジスタの場合には、各段の第１のフリ
ップフロップＦＦ2j-1と第２のフリップフロップＦＦ2j
とをクロック信号ＣＬＫとこれを反転したクロック信号
ＣＬＫバーによって１クロックの間に交互に動作させ
る。従って、例えば前段の第１のフリップフロップＦＦ
2i-1の出力が図１１に示す時刻ｔ5の少し後に変化して
も、同じ段の第２のフリップフロップＦＦ2iが時刻ｔ4
の少し後から時刻ｔ6以降まで直前のデータを保持する
ので、後段の第１のフリップフロップＦＦ2j+1がこの直
前のデータを確実に取り込むことができる。しかも、こ
れにより図１０に示すシフトレジスタは、エッジトリガ
型のフリップフロップに限らず、マスタスレーブ型のフ
リップフロップを用いることも可能となる。

【００２１】このような事情は、図１２に示すローテー
ト動作を行うシフトレジスタについても同様であり、例
えば最終段の第１のフリップフロップＦＦ2n-1の出力が
図１３に示す時刻ｔ5の少し後に変化しても、この最終
段の第２のフリップフロップＦＦ2nが時刻ｔ4の少し後
から時刻ｔ6以降まで直前のデータＤnを保持するので、
たとえクロック信号配線路２を伝送される間にクロック
信号ＣＬＫの立ち上がりのタイミングが時刻ｔ5から多
少遅れたとしても初段の第１のフリップフロップＦＦ1
がこの直前のデータをフィードバック配線路１を介して
確実に取り込むことができ、動作が不安定になるような
ことはない。

【００２２】しかし、このようなマスタスレーブ方式の
シフトレジスタは、各段ごとに２個ずつのフリップフロ
ップＦＦ2j-1，ＦＦ2jが必要となり、エッジトリガ方式
のものに比べて回路構成が複雑となるため、これを組み
込む半導体集積回路のチップ占有面積が増大するという
問題が生じる。

【００２３】本発明は、上記従来の問題を解決するもの
で、エッジトリガ方式のシフトレジスタにおいて、最終
段のシフト出力をマスタスレーブ方式によって初段にフ
ィードバックさせることにより、簡単な回路構成で安定
したローテート動作を行うことができるシフトレジスタ
を提供することを目的とする。

【００２４】

【課題を解決するための手段】本発明のシフトレジスタ
は、複数のシフト用フリップフロップがそれぞれ前段の
シフト用フリップフロップの出力を後段のシフト用フリ
ップフロップのシフト入力に順次接続され、該各シフト
用フリップフロップが共通のクロック信号の立ち上がり
または立ち下がりのいずれかのエッジトリガにより順次
前段の出力データをシフト入力から取り込むことにより
シフト動作を行うシフトレジスタにおいて、クロック信
号における該シフト用フリップフロップとは逆のエッジ
トリガにより最終段のシフト用フリップフロップの出力
データを取り込むローテート用フリップフロップを設け
ると共に、該ローテート用フリップフロップの出力を初
段のシフト用フリップフロップのシフト入力に接続し、
そのことにより上記目的が達成される。

【００２５】また、好ましくは、本発明のシフトレジス
タにおけるシフト用フリップフロップと前記ローテート
用フリップフロップがそれぞれプリセットデータをセッ
トするプリセット入力手段を備えたフリップフロップで
あり、かつ、プリセットデータの各ビットを各段の該シ
フト用フリップフロップのプリセット入力手段に送ると
共に、最終段のシフト用フリップフロップに送るプリセ
ットデータのビットを該ローテート用フリップフロップ
のプリセット入力手段にも送る配線が施される。

【００２６】さらに、好ましくは、本発明のシフトレジ
スタにおける各段のシフト用フリップフロップにクロッ
ク信号を送る配線の配線路が、後段の該シフト用フリッ
プフロップほど短い距離で布設される。

【００２７】さらに、好ましくは、クロック信号におけ
る本発明のシフトレジスタのシフト用フリップフロップ
と同じエッジトリガにより前記ローテート用フリップフ
ロップの出力データを取り込む出力用フリップフロップ
を介してシフトデータをシリアル出力する。

【００２８】以下、その作用について説明する。

【００２９】上記構成により、例えばシフト用フリップ
フロップがクロック信号の立ち上がりでシフト動作を行
うとすると、この後のクロック信号の立ち下がりでロー
テート用フリップフロップが最終段のシフト用フリップ
フロップの出力データを取り込み初段のシフト用フリッ
プフロップのシフト入力に送ることになる。そして、ク
ロック信号が再び立ち上がり各シフト用フリップフロッ
プが再度シフト動作を行う間は、ローテート用フリップ
フロップが直前の最終段のシフト用フリップフロップの
出力データを保持し出力し続ける。従って、クロック信
号のタイミングの遅れにより、この最終段のシフト用フ
リップフロップの出力データが変化した後に初段のシフ
ト用フリップフロップがシフト入力のデータを取り込ん
だとしても、確実に直前の最終段のシフト用フリップフ
ロップの出力データを入力することができる。即ち、各
段のシフト用フリップフロップは、エッジトリガ方式で
構成されるが、最終段と初段のシフト用フリップフロッ
プの間のみマスタスレーブ方式によって接続されること
になり、これによってビットデータを確実にローテート
することができる。

【００３０】また、上記構成により、各段のシフト用フ
リップフロップにプリセットデータをセットする場合、
最終段のシフト用フリップフロップにセットされものと
同じビットがローテート用フリップフロップにもセット
される。例えば、各段のシフト用フリップフロップにの
みプリセットデータをセットすると、ローテート用フリ
ップフロップにはまだ最終段のシフト用フリップフロッ
プの出力データが取り込まれていないので、まずシフト
用フリップフロップとは逆のエッジトリガが生成される
ようにクロック信号を反転させてこのローテート用フリ
ップフロップに取り込み動作を行わせた後にシフト動作
を開始しなければ、最終段のシフト用フリップフロップ
にセットされたビットが失われてしまう。しかし、予め
このローテート用フリップフロップにもプリセットデー
タをセットしておけば、クロック信号が立ち上がりと立
ち下がりのいずれのエッジトリガから開始されても、常
に正しいローテート動作を行うことができる。

【００３１】さらに、上記構成により、クロック信号
は、後段のシフト用フリップフロップほど短い配線路を
通じて送られるので、少なくとも後段のシフト用フリッ
プフロップのクロック信号が前段のシフト用フリップフ
ロップに送られるものよりもタイミングが遅延するおそ
れはなくなり、エッジトリガ方式の各段のシフト用フリ
ップフロップを正しく安定してシフト動作させることが
できる。また、本発明のシフトレジスタは、このように
クロック信号の伝搬遅延時間が前段ほど大きくなる場合
にも、安定してローテート動作を行わせることができ
る。

【００３２】さらに、上記構成により、ローテート用フ
リップフロップまたは最終段のシフト用フリップフロッ
プの出力データが各段のシフト用フリップフロップのシ
フト動作と同時に出力用フリップフロップに取り込ま
れ、この出力用フリップフロップを介してシリアル出力
される。従って、このシリアルデータは、クロック信号
の最初のクロックにより最初のビットが出力されるよう
になり、出力のタイミングの異なるシフトレジスタを提
供することができる。

【００３３】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００３４】図１〜図３は本発明の第１実施形態を示す
ものであって、図１はシフトレジスタの構成を示すブロ
ック図、図２はシフトレジスタの動作を示すタイムチャ
ート、図３はシフトレジスタの他の動作例を示すタイム
チャートである。なお、図６〜図１３に示した従来例と
同様の機能を有する構成部材には同じ番号を付記する。

【００３５】本実施形態は、ｎビットのパラレルデータ
をシリアルデータに変換するパラレル／シリアル変換回
路に用いるシフトレジスタについて説明する。このシフ
トレジスタは、エッジトリガ型のｎ個のシフト用フリッ
プフロップＦＦ1〜ＦＦn（以下単に「シフト用ＦＦ1〜
ＦＦn」と称する）と１個のローテート用フリップフロ
ップＦＦn+1（以下単に「ローテート用ＦＦn+1」と称す
る）によって構成されている。シフト用ＦＦ1〜ＦＦnと
ローテート用ＦＦn+1は、クロック入力ＣＬＫとシフト
入力ＤＳと出力Ｑとを備え、このクロック入力ＣＬＫに
入力されるパルス信号の立ち上がり時にシフト入力ＤＳ
のデータを取り込むと共に、以降このデータを保持して
出力Ｑに出力する。また、これらシフト用ＦＦ1〜ＦＦn
とローテート用ＦＦn+1は、セット信号入力Ａとプリセ
ット入力ＤＰとを備え、このセット信号入力Ａに入力さ
れるパルス信号がＨレベルとなる間に、シフト入力ＤＳ
に入力されるデータや内部状態にかかわりなく、プリセ
ット入力ＤＰに入力されるデータを取り込むと共に、パ
ルス信号がＬレベルに戻った後もこのデータを保持して
出力Ｑに出力する。

【００３６】初段から最終段の前段までの各シフト用Ｆ
Ｆi（ｉは１〜ｎ−１の整数）の出力Ｑは、後段のシフ
ト用ＦＦi+1のシフト入力ＤＳに順次接続されている。
従って、各段のシフト用ＦＦ1〜ＦＦnは、エッジトリガ
方式によるシフトレジスタを構成する。また、最終段の
シフト用ＦＦnの出力Ｑは、ローテート用ＦＦn+1のシフ
ト入力ＤＳに接続されている。このローテート用ＦＦn+
1の出力Ｑは、シフトデータを出力するためのシリアル
出力になると共に、フィードバック配線路１を介して初
段のシフト用ＦＦ1のシフト入力ＤＳに接続されてい
る。

【００３７】各段のシフト用ＦＦ1〜ＦＦnのクロック入
力ＣＬＫには、共通のクロック信号ＣＬＫがクロック信
号配線路２を介して入力されるようになっている。この
クロック信号配線路２は、各段のシフト用ＦＦ1〜ＦＦn
の並びに沿って布設され、後段側からクロック信号ＣＬ
Ｋを送り込むことにより、後段のシフト用ＦＦn〜ＦＦ1
ほど短い距離でクロック信号ＣＬＫが伝搬されるように
している。従って、前段のシフト用ＦＦiのクロック入
力ＣＬＫに入力されるクロック信号ＣＬＫは、後段のシ
フト用ＦＦi+1よりもタイミングが早くなることがなく
なり、これによってエッジトリガ方式の各段のシフト用
ＦＦ1〜ＦＦnが正しく安定してシフト動作することがで
きる。また、ローテート用ＦＦn+1のクロック入力ＣＬ
Ｋには、このクロック信号ＣＬＫをインバータ３で反転
したクロック信号ＣＬＫバーが入力されるようになって
いる。従って、最終段のシフト用ＦＦnの出力Ｑは、マ
スタスレーブ方式によってスレーブフリップフロップで
あるローテート用ＦＦn+1を介し初段のシフト用ＦＦ1の
シフト入力ＤＳに接続されることになる。

【００３８】各段のシフト用ＦＦ1〜ＦＦnとローテート
用ＦＦn+1のセット信号入力Ａには、共通のセット信号
ＳＥＴが入力されている。また、各段のシフト用ＦＦ1
〜ＦＦnのプリセット入力ＤＰには、プリセットデータ
Ｄ1〜Ｄnの各ビットがそれぞれ入力されるようになって
いる。さらに、ローテート用ＦＦn+1のプリセット入力
ＤＰにも、最終段のシフト用ＦＦnのプリセット入力Ｄ
Ｐに入力されるものと同じデータＤnが入力されるよう
になっている。

【００３９】上記構成のシフトレジスタの動作を図２に
基づいて説明する。まず時刻ｔ1にセット信号入力Ａに
入力するセット信号ＳＥＴをＨレベルにすると共に、各
プリセット入力ＤＰにプリセットデータＤ1〜Ｄnを入力
すると、各シフト用ＦＦ1〜ＦＦnの出力Ｑがこれらデー
タＤ1〜Ｄnに変化し、ローテート用ＦＦn+1の出力Ｑも
データＤnに変化して、時刻ｔ2にセット信号ＳＥＴがＬ
レベルに戻った後もこれらの出力が保持される。そし
て、時刻ｔ4にクロック信号ＣＬＫが立ち上がると、少
し遅れて各シフト用ＦＦ1〜ＦＦnの出力Ｑがそれぞれの
シフト入力ＤＳに入力されるデータに変化し、１ビット
のシフト動作が行われる。即ち、２段目のシフト用ＦＦ
2の出力Ｑは、前段のシフト用ＦＦ1の出力Ｑから時刻ｔ
4に出力されていた直前のデータＤ1に変化し、３段目の
シフト用ＦＦ3の出力Ｑは、前段のシフト用ＦＦ2の出力
Ｑから時刻ｔ4に出力されていた直前のデータＤ2に変化
し、以降同様にして最終段のシフト用ＦＦnの出力Ｑ
は、前段のシフト用ＦＦn-1の出力Ｑから時刻ｔ4に出力
されていた直前のデータＤn-1に変化する。また、初段
のシフト用ＦＦ1の出力Ｑは、ローテート用ＦＦn+1の出
力Ｑから出力されているデータＤnに変化する。ただ
し、この時刻ｔ4の際には、ローテート用ＦＦn+1は、ク
ロック入力ＣＬＫのクロック信号ＣＬＫバーが立ち下が
るだけなので、出力Ｑが変化しない。

【００４０】次に時刻ｔ5にクロック信号ＣＬＫバーが
立ち上がると、ローテート用ＦＦn+1の出力Ｑが最終段
のシフト用ＦＦnの出力Ｑから出力されているデータＤn
-1に変化する。ただし、この時刻ｔ5の際には、シフト
用ＦＦ1〜ＦＦnは、クロック入力ＣＬＫのクロック信号
ＣＬＫが立ち下がるだけなので、出力Ｑは変化しない。

【００４１】そして、時刻ｔ6にクロック信号ＣＬＫが
再び立ち上がると、少し遅れて各シフト用ＦＦ1〜ＦＦn
の出力Ｑがそれぞれのシフト入力ＤＳに入力されるデー
タに変化し、再度１ビットのシフト動作が行われる。即
ち、２段目のシフト用ＦＦ2の出力Ｑは、前段のシフト
用ＦＦ1の出力Ｑから時刻ｔ6に出力されていた直前のデ
ータＤnに変化し、３段目のシフト用ＦＦ3の出力Ｑは、
前段のシフト用ＦＦ2の出力Ｑから時刻ｔ6に出力されて
いた直前のデータＤ1に変化し、以降同様にして最終段
のシフト用ＦＦnの出力Ｑは、前段のシフト用ＦＦn-1の
出力Ｑから時刻ｔ6に出力されていた直前のデータＤn-2
に変化する。また、初段のシフト用ＦＦ1の出力Ｑは、
ローテート用ＦＦn+1の出力Ｑから出力されているデー
タＤn-1に変化する。このローテート用ＦＦn+1の出力Ｑ
は、この後の時刻ｔ7にクロック信号ＣＬＫバーが立ち
上がったときに、最終段のシフト用ＦＦnの出力Ｑから
出力されているデータＤn-2に変化する。

【００４２】従って、ローテート用ＦＦn+1の出力Ｑ
は、時刻ｔ2の時点ではデータＤnであり、クロック信号
ＣＬＫが最初に立ち下がる時刻ｔ5の少し後にデータＤn
-1に変化し、次に立ち下がる時刻ｔ7の少し後にデータ
Ｄn-2に変化して、以降同様にクロック信号ＣＬＫのク
ロックごとにデータＤn-3からデータＤ1まで順に変化す
るので、プリセットデータＤ1〜Ｄnがシリアルに出力さ
れることになる。

【００４３】ここで、図１４に示したように、クロック
信号配線路２の距離が最も長い初段のシフト用ＦＦ1に
送られるクロック信号ＣＬＫ1は、この距離が最も短い
最終段のシフト用ＦＦnに送られるクロック信号ＣＬＫn
よりも、立ち上がりのタイミングが伝搬遅延時間Ｔだけ
遅れる。従って、実際に初段のシフト用ＦＦ1にクロッ
ク信号ＣＬＫ1の立ち上がりのタイミングが到達するの
は、図２に示す時刻ｔ4や時刻ｔ6よりも伝搬遅延時間Ｔ
だけ遅れるので、この初段のシフト用ＦＦ1がシフト入
力ＤＳのデータを取り込む動作を開始する時刻も多少遅
れる。しかし、最終段のシフト用ＦＦnの出力Ｑから時
刻ｔ4や時刻ｔ6に出力されていたデータは、これら時刻
ｔ4や時刻ｔ6よりもさらに十分に後の時刻ｔ5や時刻ｔ7
以降までローテート用ＦＦn+1に保持されて出力Ｑから
出力され続ける。従って、初段のシフト用ＦＦ1は、ク
ロック信号ＣＬＫ1の立ち上がりのタイミングが多少遅
れたとしても、最終段のシフト用ＦＦnの出力Ｑから直
前に出力されていたデータを十分な余裕を持って確実に
取り込むことができる。なお、図１４に示すように、ロ
ーテート用ＦＦn+1に送られるクロック信号ＣＬＫn+1バ
ーは、インバータ３を通る際に遅延が生じるので、立ち
下がりのタイミングがクロック信号ＣＬＫnの立ち上が
りよりわずかに遅れるが、この遅れはここでは全く問題
にならない。

【００４４】以上説明したように、クロック信号ＣＬＫ
の伝搬の遅れにより最終段のシフト用ＦＦnの出力Ｑが
変化した後に初段のシフト用ＦＦ1がデータを取り込む
ようになったとしても、この最終段のシフト用ＦＦnの
出力Ｑの直前のデータをローテート用ＦＦn+1が保持す
るので、初段のシフト用ＦＦ1は、正しいデータを確実
に取り込むことが可能となり、安定したローテート動作
を行うことができる。

【００４５】ところで、図１のシフトレジスタでは、最
終段のシフト用ＦＦnのプリセット入力ＤＰに入力され
るものと同じデータＤnがローテート用ＦＦn+1のプリセ
ット入力ＤＰにも入力されるようになっていたが、この
ローテート用ＦＦn+1へのプリセットデータのセットを
省略した場合であっても、図３に示すような動作を行え
ば正しくシフト動作させることができる。即ち、まずク
ロック信号ＣＬＫをＨレベルとした状態で、時刻ｔ1〜
ｔ2の間にセット信号ＳＥＴをＨレベルにし、次に、時
刻ｔ3にクロック信号ＣＬＫを立ち下げてクロック信号
ＣＬＫバーを立ち上げることにより、それまで不定状態
であったローテート用ＦＦn+1の出力Ｑを最終段のシフ
ト用ＦＦnの出力Ｑから出力されているデータＤnに変化
させる。すると、以降は図２に示した場合と同様に、プ
リセットデータＤ1〜Ｄnのシフト動作を行うことができ
る。即ち、この場合には、プリセットデータＤ1〜Ｄnの
セットとシフト動作の開始時との間に、クロック信号Ｃ
ＬＫを１度立ち下げる操作を行えばよい。なお、図１に
示したシフトレジスタにおいてこのようなクロック信号
ＣＬＫを立ち下げる操作を行った場合にも、時刻ｔ3に
ローテート用ＦＦn+1の出力ＱがデータＤnに再設定され
るだけなので、全く同じ動作を行うことができる。即
ち、図１に示したシフトレジスタのように、ローテート
用ＦＦn+1にもプリセットデータのセットを行うように
しておけば、プリセット時のクロック信号ＣＬＫがＨ／
Ｌレベルのいずれの場合にも、このクロック信号ＣＬＫ
の最初の立ち上がりからシフト動作を開始させることが
できる。

【００４６】なお、上記シフトレジスタは、ローテート
用ＦＦn+1の出力Ｑからシリアルデータを出力するよう
にしたが、最終段のシフト用ＦＦnの出力Ｑから出力さ
せるように構成することもでき、この場合には、図６に
示した従来例と同様に、クロック信号ＣＬＫの立ち上が
りごとにシリアルデータが変化するようになる。

【００４７】図４および図５は本発明の第２実施形態を
示すものであって、図４はシフトレジスタの構成を示す
ブロック図、図５はシフトレジスタの動作を示すタイム
チャートである。なお、図１〜図３に示した第１実施形
態と同様の機能を有する構成部材には同じ番号を付記し
て説明を省略する。

【００４８】本実施形態のシフトレジスタは、図１に示
したローテート用ＦＦn+1の後段に出力用フリップフロ
ップＦＦa（以下単に「出力用ＦＦa」と称する）を設け
たものである。出力用ＦＦaは、クロック入力ＣＬＫと
データ入力Ｄと出力Ｑとを備え、このクロック入力ＣＬ
Ｋに入力されるパルス信号の立ち上がり時にデータ入力
Ｄのデータを取り込むと共に、以降このデータを保持し
て出力Ｑに出力する。そして、ローテート用ＦＦn+1の
出力Ｑが出力用ＦＦaのデータ入力Ｄに接続され、この
出力用ＦＦaの出力Ｑがシフトデータを出力するための
シリアル出力になる。なお、ローテート用ＦＦn+1の出
力Ｑは、第１実施形態のシフトレジスタと同様に、フィ
ードバック配線路１を介して初段のシフト用ＦＦ1のシ
フト入力ＤＳにも接続される。

【００４９】上記シフトレジスタは、図５に示すよう
に、まず第１実施形態のシフトレジスタと同様に時刻ｔ
1から時刻ｔ2の間に各段のシフト用ＦＦ1〜ＦＦnにプリ
セットデータＤ1〜Ｄnをセットする。そして、時刻ｔ4
にクロック信号ＣＬＫが立ち上がると、少し遅れて各シ
フト用ＦＦ1〜ＦＦnの出力Ｑが最終段のシフト用ＦＦn
または前段のシフト用ＦＦ1〜ＦＦn-1の出力Ｑから直前
に出力されたデータに変化し、１ビットのシフト動作と
ローテート動作が行われる。また、出力用ＦＦaの出力
Ｑも少し遅れてローテート用ＦＦn+1の出力Ｑから出力
されるデータＤnに変化する。次に時刻ｔ5にクロック信
号ＣＬＫバーが立ち上がると、ローテート用ＦＦn+1の
出力Ｑが最終段のシフト用ＦＦnの出力Ｑから出力され
ているデータＤn-1に変化する。そして、時刻ｔ6にクロ
ック信号ＣＬＫが再び立ち上がると、少し遅れて各シフ
ト用ＦＦ1〜ＦＦnの出力Ｑが最終段のシフト用ＦＦnま
たは前段のシフト用ＦＦ1〜ＦＦn-1の出力Ｑから直前に
出力されたデータに変化し、再度１ビットのシフト動作
とローテート動作が行われる。また、出力用ＦＦaの出
力Ｑも少し遅れてローテート用ＦＦn+1の出力Ｑから出
力されるデータＤn-1に変化する。

【００５０】従って、出力用ＦＦaの出力Ｑは、クロッ
ク信号ＣＬＫが最初に立ち上がる時刻ｔ4の少し後に始
めてデータＤnを出力し、次に立ち上がる時刻ｔ6の少し
後にデータＤn-1に変化して、以降同様にクロック信号
ＣＬＫのクロックごとにデータＤn-2からデータＤ1まで
順に変化し、プリセットデータＤ1〜Ｄnがシリアルに出
力される。このため、本実施形態のシフトレジスタは、
クロック信号ＣＬＫの最初の立ち上がりからシリアルデ
ータの出力を開始したい場合に適したものとなる。本
実施形態のシフトレジスタの場合にも、クロック信号Ｃ
ＬＫの伝搬の遅れにより最終段のシフト用ＦＦnの出力
Ｑが変化した後に初段のシフト用ＦＦ1がデータを取り
込むようになったとしても、直前の最終段のシフト用Ｆ
Ｆnの出力Ｑのデータをローテート用ＦＦn+1が保持する
ので、この初段のシフト用ＦＦ1は、正しいデータを確
実に取り込むことが可能となり、安定したローテート動
作を行うことができる。

【００５１】なお、上記実施形態では、パラレル入力／
シリアル出力のシフトレジスタについて説明したが、入
力データはシリアルに入力してもよく、出力データもパ
ラレルに出力するようにしてもよい。また、パラレル入
力の際の各段のシフト用ＦＦ1〜ＦＦnへのプリセットデ
ータＤ1〜Ｄnのセットは、全段のシフト用ＦＦ1〜ＦＦn
の保持データを一旦クリアして、必要な段のシフト用Ｆ
Ｆ1〜ＦＦnのみをセットするようにして行ってもよい。
さらに、セット信号ＳＥＴは、Ｈレベルでアクティブと
したが、Ｌレベルでアクティブとすることもできる。ま
た、シフト用ＦＦ1〜ＦＦn、ローテート用ＦＦn+1およ
び出力用ＦＦaは、いずれもクロック入力ＣＬＫのパル
ス信号の立ち上がりで動作するフリップフロップを用い
たが、これらの全部または一部をパルス信号の立ち下が
りで動作するものに変更することもできる。

【００５２】

【発明の効果】以上のように本発明のシフトレジスタに
よれば、エッジトリガ方式において、初段のシフト用フ
リップフロップのクロック信号が最終段のシフト用フリ
ップフロップに送られるものより遅延する場合にも、マ
スタスレーブ方式によりローテート用フリップフロップ
が保持する直前の最終段のシフト用フリップフロップの
出力データをこの初段のシフト用フリップフロップが取
り込むので、確実にシフトデータのローテート動作を行
うことができるようになる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示すものであって、シ
フトレジスタの構成を示すブロック図である。

【図２】本発明の第１実施形態を示すものであって、シ
フトレジスタの動作を示すタイムチャートである。

【図３】本発明の第１実施形態を示すものであって、シ
フトレジスタの他の動作例を示すタイムチャートであ
る。

【図４】本発明の第２実施形態を示すものであって、シ
フトレジスタの構成を示すブロック図である。

【図５】本発明の第２実施形態を示すものであって、シ
フトレジスタの動作を示すタイムチャートである。

【図６】従来例を示すものであって、エッジトリガ方式
のシフトレジスタの構成を示すブロック図である。

【図７】従来例を示すものであって、図６のシフトレジ
スタの動作を示すタイムチャートである。

【図８】従来例を示すものであって、ローテート動作を
行うエッジトリガ方式のシフトレジスタの構成を示すブ
ロック図である。

【図９】従来例を示すものであって、図８のシフトレジ
スタの動作を示すタイムチャートである。

【図１０】従来例を示すものであって、マスタスレーブ
方式のシフトレジスタの構成を示すブロック図である。

【図１１】従来例を示すものであって、図１０のシフト
レジスタの動作を示すタイムチャートである。

【図１２】従来例を示すものであって、ローテート動作
を行うマスタスレーブ方式のシフトレジスタの構成を示
すブロック図である。

【図１３】従来例を示すものであって、図１２のシフト
レジスタの動作を示すタイムチャートである。

【図１４】クロック信号の伝搬遅延時間を示すタイムチ
ャートである。

【符号の説明】

１フィードバック配線路２クロック信号配線路ＦＦ1〜ＦＦn シフト用フリップフロップＦＦn+1 ローテート用フリップフロップＦＦa 出力用フリップフロップ

Claims

(57)【特許請求の範囲】

【請求項１】複数のシフト用フリップフロップがそれ
ぞれ前段のシフト用フリップフロップの出力を後段のシ
フト用フリップフロップのシフト入力に順次接続され、
該各シフト用フリップフロップが共通のクロック信号の
立ち上がりまたは立ち下がりのいずれかのエッジトリガ
により順次前段の出力データをシフト入力から取り込む
ことによりシフト動作を行うシフトレジスタにおいて、クロック信号における該シフト用フリップフロップとは
逆のエッジトリガにより最終段のシフト用フリップフロ
ップの出力データを取り込むローテート用フリップフロ
ップを設けると共に、該ローテート用フリップフロップ
の出力を初段のシフト用フリップフロップのシフト入力
に接続したシフトレジスタ。
【請求項２】前記シフト用フリップフロップと前記ロ
ーテート用フリップフロップがそれぞれプリセットデー
タをセットするプリセット入力手段を備えたフリップフ
ロップであり、かつ、プリセットデータの各ビットを各
段の該シフト用フリップフロップのプリセット入力手段
に送ると共に、最終段のシフト用フリップフロップに送
るプリセットデータのビットを該ローテート用フリップ
フロップのプリセット入力手段にも送る配線が施された
請求項１記載のシフトレジスタ。
【請求項３】前記各段のシフト用フリップフロップに
クロック信号を送る配線の配線路が、後段の該シフト用
フリップフロップほど短い距離で布設された請求項１ま
たは２記載のシフトレジスタ。
【請求項４】クロック信号における前記シフト用フリ
ップフロップと同じエッジトリガにより前記ローテート
用フリップフロップの出力データを取り込む出力用フリ
ップフロップを介してシフトデータをシリアル出力する
請求項１〜３のうちいずれかに記載のシフトレジスタ。