JP2653945B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】機能テストをするのに適した、い
わゆる検査容易設計を用いた半導体集積回路、特にスキ
ャン・パス法を用いた機能テストを行うのに適した半導
体集積回路に関する。
わゆる検査容易設計を用いた半導体集積回路、特にスキ
ャン・パス法を用いた機能テストを行うのに適した半導
体集積回路に関する。
【０００２】
【従来の技術】今日、半導体集積回路の集積度の向上は
目覚ましいものがある。最近では、１ｃｍ2 当たり、数
十万個から数百万個のトランジスタが配置されている半
導体集積回路も珍しいものではない。その結果一個の半
導体集積回路に搭載される機能は莫大な数となり、その
ような半導体集積回路においては端子の数も百個以上の
ものが多い。
目覚ましいものがある。最近では、１ｃｍ2 当たり、数
十万個から数百万個のトランジスタが配置されている半
導体集積回路も珍しいものではない。その結果一個の半
導体集積回路に搭載される機能は莫大な数となり、その
ような半導体集積回路においては端子の数も百個以上の
ものが多い。
【０００３】このような高集積化にともない、半導体集
積回路のテスト方法は極めて複雑なものとなってきてい
る。特に論理量が増大を続けているため、その半導体集
積回路の機能テストは非常に時間がかかるようになって
きた。この機能テストの時間を短縮するためには、大別
して２つのアプローチが取られてきた。
積回路のテスト方法は極めて複雑なものとなってきてい
る。特に論理量が増大を続けているため、その半導体集
積回路の機能テストは非常に時間がかかるようになって
きた。この機能テストの時間を短縮するためには、大別
して２つのアプローチが取られてきた。
【０００４】一つはテスト方法の改良である。例えば半
導体集積回路に与えるデータを工夫したり、与える順序
を工夫することにより短時間で効率的なテストをしよう
とする方法である。
導体集積回路に与えるデータを工夫したり、与える順序
を工夫することにより短時間で効率的なテストをしよう
とする方法である。
【０００５】二つ目は、半導体集積回路そのものにテス
トを容易にする工夫を施す方法である。つまり、最初か
らテストを考慮した半導体集積回路の設計をするのであ
る。この方法は近年大きな発達を遂げ、半導体集積回路
のテストにはなくてはならぬものとなっている。いわゆ
る「検査容易設計」と呼ばれるものがこの方法に含まれ
る。
トを容易にする工夫を施す方法である。つまり、最初か
らテストを考慮した半導体集積回路の設計をするのであ
る。この方法は近年大きな発達を遂げ、半導体集積回路
のテストにはなくてはならぬものとなっている。いわゆ
る「検査容易設計」と呼ばれるものがこの方法に含まれ
る。
【０００６】代表的な検査容易設計としてスキャン・パ
ス法が有名である。この方法は、半導体集積回路内のレ
ジスタ類を直列に接続して一本のシフトレジスタとし、
テストデータの入力及びテスト結果の出力をこのシフト
レジスタを用いて実行する方法である。
ス法が有名である。この方法は、半導体集積回路内のレ
ジスタ類を直列に接続して一本のシフトレジスタとし、
テストデータの入力及びテスト結果の出力をこのシフト
レジスタを用いて実行する方法である。
【０００７】半導体集積回路内の機能の模式図を図３に
示す。図３に示すように、半導体集積回路の内部回路
は、ＡＮＤやＯＲ等の論理素子を組み合わせたランダム
ロジック１０とレジスタ群１２との二つに大別すること
ができる。それぞれのランダムロジック１０はあるレジ
スタ群１２が保持しているデータを入力し、ランダムロ
ジック１０の出力は別のレジスタ群１２に新たに保持さ
れることになる。これを各クロックサイクルごとに繰り
返し、最終的な出力が外部に取り出される。
示す。図３に示すように、半導体集積回路の内部回路
は、ＡＮＤやＯＲ等の論理素子を組み合わせたランダム
ロジック１０とレジスタ群１２との二つに大別すること
ができる。それぞれのランダムロジック１０はあるレジ
スタ群１２が保持しているデータを入力し、ランダムロ
ジック１０の出力は別のレジスタ群１２に新たに保持さ
れることになる。これを各クロックサイクルごとに繰り
返し、最終的な出力が外部に取り出される。
【０００８】スキャン・パス法は上述したレジスタ群１
２を、テストモード時には直列に接続し、一つのシフト
レジスタを構成させる方法である。この様子を図４に示
す。図４において、テストモード時にはまず、直列に接
続されたシフトレジスタの一端からテストデータを順次
入力する。全てのレジスタにテストデータをセットした
後、テストモードを１サイクル解除して、ランダムロジ
ック１０を１サイクル動作させる。この動作によるテス
ト結果はまたレジスタ群１２に保持される。再びテスト
モードに戻して、直列に接続されたシフトレジスタの他
方端からテスト結果を順次読み出す。このようにしてラ
ンダムロジック１０の機能テストを行うことができる。
このときテストデータを入力する一端を上位方向、テス
ト結果を読み出す端を下位方向とする。すなわちテスト
データ、及びテスト結果は上位から下位方向に向かって
シフトレジスタ内を移動する。この方法は従来の方法と
異なり、半導体集積回路の内部へのテストデータのセッ
ト、内部のデータの観測ができるので、ランダムロジッ
ク１０の機能テストを効率的に行うことが可能となって
いる。
２を、テストモード時には直列に接続し、一つのシフト
レジスタを構成させる方法である。この様子を図４に示
す。図４において、テストモード時にはまず、直列に接
続されたシフトレジスタの一端からテストデータを順次
入力する。全てのレジスタにテストデータをセットした
後、テストモードを１サイクル解除して、ランダムロジ
ック１０を１サイクル動作させる。この動作によるテス
ト結果はまたレジスタ群１２に保持される。再びテスト
モードに戻して、直列に接続されたシフトレジスタの他
方端からテスト結果を順次読み出す。このようにしてラ
ンダムロジック１０の機能テストを行うことができる。
このときテストデータを入力する一端を上位方向、テス
ト結果を読み出す端を下位方向とする。すなわちテスト
データ、及びテスト結果は上位から下位方向に向かって
シフトレジスタ内を移動する。この方法は従来の方法と
異なり、半導体集積回路の内部へのテストデータのセッ
ト、内部のデータの観測ができるので、ランダムロジッ
ク１０の機能テストを効率的に行うことが可能となって
いる。
【０００９】スキャン・パス法に用いられる各レジスタ
の１ビット当たりの回路図を図５に示す。スキャン・パ
ス法に用いられるレジスタをスキャンレジスタと呼ぶ
が、ここでは図５に示された１ビットのレジスタを特に
スキャンレジスタ１４と呼び、それらが直列に接続され
たものをシフトレジスタと呼ぶ。スキャンレジスタ１４
は、テストモードを指定するＴＳＴ信号によって入力を
切り替えるマルチプレクサ１６と、マルチプレクサ１６
の出力を保持するフリップフロップと、フリップフロッ
プにクロックを供給するクロック供給回路とから構成さ
れる。フリップフロップは３ステートインバータＱ１、
Ｑ２、Ｑ３、Ｑ４と、通常のインバータＱ５、Ｑ６から
構成されている。クロック供給回路はインバータＱ７、
Ｑ８から構成され、前記フリップフロップにクロックを
供給している。なお、クロックは、正相のｃｋと逆相の
ｃｋ* とが生成され、上述の３ステートインバータＱ
１、Ｑ２、Ｑ３、Ｑ４に供給されている。
の１ビット当たりの回路図を図５に示す。スキャン・パ
ス法に用いられるレジスタをスキャンレジスタと呼ぶ
が、ここでは図５に示された１ビットのレジスタを特に
スキャンレジスタ１４と呼び、それらが直列に接続され
たものをシフトレジスタと呼ぶ。スキャンレジスタ１４
は、テストモードを指定するＴＳＴ信号によって入力を
切り替えるマルチプレクサ１６と、マルチプレクサ１６
の出力を保持するフリップフロップと、フリップフロッ
プにクロックを供給するクロック供給回路とから構成さ
れる。フリップフロップは３ステートインバータＱ１、
Ｑ２、Ｑ３、Ｑ４と、通常のインバータＱ５、Ｑ６から
構成されている。クロック供給回路はインバータＱ７、
Ｑ８から構成され、前記フリップフロップにクロックを
供給している。なお、クロックは、正相のｃｋと逆相の
ｃｋ* とが生成され、上述の３ステートインバータＱ
１、Ｑ２、Ｑ３、Ｑ４に供給されている。
【００１０】スキャンレジスタは以上のように構成さ
れ、ＴＳＴ信号によって通常動作が指定されているとき
は、マルチプレクサ１６は通常のＤ入力を選択してい
る。Ｄ入力は、半導体集積回路内のランダムロジックの
出力に接続しており、この半導体集積回路の通常の動作
を行うことができる。
れ、ＴＳＴ信号によって通常動作が指定されているとき
は、マルチプレクサ１６は通常のＤ入力を選択してい
る。Ｄ入力は、半導体集積回路内のランダムロジックの
出力に接続しており、この半導体集積回路の通常の動作
を行うことができる。
【００１１】一方、ＴＳＴ信号がテストモードを指定し
ているときには、マルチプレクサ１６はＳＩ入力を選択
している。ＳＩ入力はこのスキャンレジスタ１４の上位
方向に隣接するスキャンレジスタのＱ出力に接続されて
いる。これによってテストデータが上位方向から下位方
向に伝達されることになる。同様にして、このスキャン
レジスタ１４のＱ出力は、このスキャンレジスタ１４の
下位方向に隣接するスキャンレジスタのＳＩ入力に接続
されている。このようにして、テストモードが指定され
ているときには、各スキャンレジスタはＳＩ入力と、Ｑ
出力によって直列に接続され、一本のシフトレジスタを
構成している。
ているときには、マルチプレクサ１６はＳＩ入力を選択
している。ＳＩ入力はこのスキャンレジスタ１４の上位
方向に隣接するスキャンレジスタのＱ出力に接続されて
いる。これによってテストデータが上位方向から下位方
向に伝達されることになる。同様にして、このスキャン
レジスタ１４のＱ出力は、このスキャンレジスタ１４の
下位方向に隣接するスキャンレジスタのＳＩ入力に接続
されている。このようにして、テストモードが指定され
ているときには、各スキャンレジスタはＳＩ入力と、Ｑ
出力によって直列に接続され、一本のシフトレジスタを
構成している。
【００１２】一本のシフト・レジスタを構成する様子を
図６に示す。図６に示されるように、半導体集積回路素
子の外部からテストデータが上位のスキャンレジスタか
ら下位方向に向かって、順次セットされる。この時、Ｔ
ＳＴ信号によって、テストモードが指定されており、ス
キャンレジスタのフリップフロップの入力はマルチプレ
クサによりＳＩ入力が選択されている。前述のように、
ＳＩ入力には上位のスキャンレジスタのＱ出力が接続さ
れているため、上位からのテストデータを順次下位方向
に伝達することができる。テストデータが全てのスキャ
ンレジスタにセットされたならば、１サイクルだけテス
トモードが解除され、クロックが１サイクル分通常動作
モードで加えられる。すると、各スキャンレジスタ１４
は、ランダム・ロジック１０からの出力をＤ入力から取
り込み、新たにその値を保持することになる。
図６に示す。図６に示されるように、半導体集積回路素
子の外部からテストデータが上位のスキャンレジスタか
ら下位方向に向かって、順次セットされる。この時、Ｔ
ＳＴ信号によって、テストモードが指定されており、ス
キャンレジスタのフリップフロップの入力はマルチプレ
クサによりＳＩ入力が選択されている。前述のように、
ＳＩ入力には上位のスキャンレジスタのＱ出力が接続さ
れているため、上位からのテストデータを順次下位方向
に伝達することができる。テストデータが全てのスキャ
ンレジスタにセットされたならば、１サイクルだけテス
トモードが解除され、クロックが１サイクル分通常動作
モードで加えられる。すると、各スキャンレジスタ１４
は、ランダム・ロジック１０からの出力をＤ入力から取
り込み、新たにその値を保持することになる。
【００１３】次に再び、ＴＳＴ信号によりテストモード
が指定されると、各スキャンレジスタに保持された前記
テスト結果は、順次上位のスキャンレジスタから下位の
スキャンレジスタに伝達され、最下位のスキャンレジス
タのＱ出力から外部にテスト結果が取り出される。
が指定されると、各スキャンレジスタに保持された前記
テスト結果は、順次上位のスキャンレジスタから下位の
スキャンレジスタに伝達され、最下位のスキャンレジス
タのＱ出力から外部にテスト結果が取り出される。
【００１４】このようにして、スキャン・パス法は、半
導体集積回路の内部のレジスタに任意の値をテストデー
タとしてセットできるため、半導体集積回路の機能テス
トを効率的に実行することができる。
導体集積回路の内部のレジスタに任意の値をテストデー
タとしてセットできるため、半導体集積回路の機能テス
トを効率的に実行することができる。
【００１５】
【発明が解決しようとする課題】従来のスキャン・パス
法は以上のような構成を持つ半導体集積回路において実
行されていたので、テストデータをセットするクロック
が並列に各スキャンレジスタに供給されていた。各レジ
スタは同時に動作することになるが、クロック線のファ
ン・アウトが大きくなったり、各レジスタまでのクロッ
ク・ドライバの段数が一様でない場合は、上位のスキャ
ンレジスタのＱ出力から下位のスキャンレジスタのＳＩ
入力までの遅延が両レジスタのクロック線の遅延より短
くなる場合がある。
法は以上のような構成を持つ半導体集積回路において実
行されていたので、テストデータをセットするクロック
が並列に各スキャンレジスタに供給されていた。各レジ
スタは同時に動作することになるが、クロック線のファ
ン・アウトが大きくなったり、各レジスタまでのクロッ
ク・ドライバの段数が一様でない場合は、上位のスキャ
ンレジスタのＱ出力から下位のスキャンレジスタのＳＩ
入力までの遅延が両レジスタのクロック線の遅延より短
くなる場合がある。
【００１６】実際には各スキャンレジスタの入力（テス
トモード時にはＳＩ）から、フリップフロップまでに
は、多少の伝達遅延時間が存在するので（例えば、マル
チプレクサ１４等が存在している）、スキャンレジスタ
の個数が少ないときにはクロック線の遅延による悪影響
は無視することができた。
トモード時にはＳＩ）から、フリップフロップまでに
は、多少の伝達遅延時間が存在するので（例えば、マル
チプレクサ１４等が存在している）、スキャンレジスタ
の個数が少ないときにはクロック線の遅延による悪影響
は無視することができた。
【００１７】スキャンレジスタの個数が増加してくる
と、以下のような問題が生じてくる。すなわち、スキャ
ンレジスタは必ずしも図４等の模式図に示したように一
直線状にならんでいるわけではなく、むしろ通常動作時
の性能を第一に考え、実際にはまったくばらばらな位置
に存在している。したがって、各スキャンレジスタ間の
遅延時間は一般には一定ではない。そのため、場合によ
っては、スキャン動作時にクロック線の遅延によりデー
タのシフト動作自体が正常に行われず、スキャン・パス
法によるテストが行えないおそれがある。
と、以下のような問題が生じてくる。すなわち、スキャ
ンレジスタは必ずしも図４等の模式図に示したように一
直線状にならんでいるわけではなく、むしろ通常動作時
の性能を第一に考え、実際にはまったくばらばらな位置
に存在している。したがって、各スキャンレジスタ間の
遅延時間は一般には一定ではない。そのため、場合によ
っては、スキャン動作時にクロック線の遅延によりデー
タのシフト動作自体が正常に行われず、スキャン・パス
法によるテストが行えないおそれがある。
【００１８】以上のような理由から、スキャンレジスタ
の個数が増えてくるとスキャン・パス法を半導体集積回
路の機能テストに使うことは不可能になるという問題点
があった。しかしながら、一個の半導体集積回路に含ま
れる論理量は増加の一途を辿っているため、それにとも
ない多くのスキャンレジスタを使用したスキャン・パス
法を実現することが要望されている。
の個数が増えてくるとスキャン・パス法を半導体集積回
路の機能テストに使うことは不可能になるという問題点
があった。しかしながら、一個の半導体集積回路に含ま
れる論理量は増加の一途を辿っているため、それにとも
ない多くのスキャンレジスタを使用したスキャン・パス
法を実現することが要望されている。
【００１９】本発明は以上のような課題に鑑みてなされ
たものであり、その目的はスキャンレジスタの個数が増
加しても安定してスキャン・パス法を用いることができ
る半導体集積回路を得ることである。
たものであり、その目的はスキャンレジスタの個数が増
加しても安定してスキャン・パス法を用いることができ
る半導体集積回路を得ることである。
【００２０】
【課題を解決するための手段】本発明による半導体集積
回路は、上述の課題を解決するために、前記各スキャン
レジスタは、テストモード時には入力端子から入力した
テストデータ入力クロックを選択し、通常動作時には通
常クロック入力端子から入力した通常動作時に用いる通
常クロックを選択し、選択した何れかのクロックをラッ
チ動作のためにレジスタに供給するマルチプレクサと、
前記マルチプレクサが選択したクロックを、出力端子を
介して、外部に出力するバッファと、を含み、前記各ス
キャンレジスタの前記出力端子は、そのスキャンレジス
タの上位のスキャンレジスタの前記入力端子に接続さ
れ、前記テストデータ入力クロックは、最下位の前記ス
キャンレジスタの前記入力端子に入力することを特徴と
する半導体集積回路である。
回路は、上述の課題を解決するために、前記各スキャン
レジスタは、テストモード時には入力端子から入力した
テストデータ入力クロックを選択し、通常動作時には通
常クロック入力端子から入力した通常動作時に用いる通
常クロックを選択し、選択した何れかのクロックをラッ
チ動作のためにレジスタに供給するマルチプレクサと、
前記マルチプレクサが選択したクロックを、出力端子を
介して、外部に出力するバッファと、を含み、前記各ス
キャンレジスタの前記出力端子は、そのスキャンレジス
タの上位のスキャンレジスタの前記入力端子に接続さ
れ、前記テストデータ入力クロックは、最下位の前記ス
キャンレジスタの前記入力端子に入力することを特徴と
する半導体集積回路である。
【００２１】したがって、上位のスキャンレジスタに入
力するテストデータ入力クロックは下位のスキャンレジ
スタに入力するテストデータ入力クロックより位相変化
が遅延している。
力するテストデータ入力クロックは下位のスキャンレジ
スタに入力するテストデータ入力クロックより位相変化
が遅延している。
【００２２】
【作用】本発明による半導体集積回路は、テストデータ
入力クロックを下位のスキャンレジスタから上位のスキ
ャンレジスタに順次伝達した。これによって下位のスキ
ャンレジスタにおけるテストデータ入力クロックの位相
変化は、上位のスキャンレジスタにおけるテストデータ
入力クロックの位相変化より先行している。
入力クロックを下位のスキャンレジスタから上位のスキ
ャンレジスタに順次伝達した。これによって下位のスキ
ャンレジスタにおけるテストデータ入力クロックの位相
変化は、上位のスキャンレジスタにおけるテストデータ
入力クロックの位相変化より先行している。
【００２３】したがって、テストデータ（若しくはテス
ト結果）の移動先のフリップフロップの値が移動元より
先に確定するので、テストデータ（若しくはテスト結
果）の移動が確実に実行される。
ト結果）の移動先のフリップフロップの値が移動元より
先に確定するので、テストデータ（若しくはテスト結
果）の移動が確実に実行される。
【００２４】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００２５】図１は本発明による半導体集積回路の一実
施例のスキャンレジスタを示す回路図である。本実施例
のスキャンレジスタ２０は、テストモードを指定するＴ
ＳＴ信号によって入力を切り替えるマルチプレクサ２２
と、マルチプレクサ２２の出力を保持するフリップフロ
ップと、フリップフロップに供給するクロックをＴＳＴ
信号によって切り替えるマルチプレクサ２４と、マルチ
プレクサ２４が選択したクロック信号をフリップフロッ
プに供給するクロック供給回路とから構成される。フリ
ップフロップは３ステートインバータＱ１０、Ｑ１１、
Ｑ１２、Ｑ１３と、通常のインバータＱ１４、Ｑ１５か
ら構成されている。クロック供給回路はインバータＱ１
６、Ｑ１７から構成され、前記フリップフロップにクロ
ックを供給している。なお、クロックは、正相のｃｋと
逆相のｃｋ* とが生成され、上述の３ステートインバー
タＱ１０、Ｑ１１、Ｑ１２、Ｑ１３に供給されている。
また正相のｃｋと同相のクロックがＣＬＫＯＵＴに出力
されている。
施例のスキャンレジスタを示す回路図である。本実施例
のスキャンレジスタ２０は、テストモードを指定するＴ
ＳＴ信号によって入力を切り替えるマルチプレクサ２２
と、マルチプレクサ２２の出力を保持するフリップフロ
ップと、フリップフロップに供給するクロックをＴＳＴ
信号によって切り替えるマルチプレクサ２４と、マルチ
プレクサ２４が選択したクロック信号をフリップフロッ
プに供給するクロック供給回路とから構成される。フリ
ップフロップは３ステートインバータＱ１０、Ｑ１１、
Ｑ１２、Ｑ１３と、通常のインバータＱ１４、Ｑ１５か
ら構成されている。クロック供給回路はインバータＱ１
６、Ｑ１７から構成され、前記フリップフロップにクロ
ックを供給している。なお、クロックは、正相のｃｋと
逆相のｃｋ* とが生成され、上述の３ステートインバー
タＱ１０、Ｑ１１、Ｑ１２、Ｑ１３に供給されている。
また正相のｃｋと同相のクロックがＣＬＫＯＵＴに出力
されている。
【００２６】スキャンレジスタ２０は以上のように構成
され、ＴＳＴ信号によって通常動作が指定されていると
きは、マルチプレクサ２２は通常のＤ入力を選択し、マ
ルチプレクサ２４は通常動作のクロックＣＬＫを選択し
ている。Ｄ入力は、半導体集積回路内のランダムロジッ
クの出力に接続しており、ＣＬＫには通常の動作のため
のクロックが全てのスキャンレジスタ２０に並列に供給
されている。これによって、半導体集積回路の通常の動
作が実行されている。
され、ＴＳＴ信号によって通常動作が指定されていると
きは、マルチプレクサ２２は通常のＤ入力を選択し、マ
ルチプレクサ２４は通常動作のクロックＣＬＫを選択し
ている。Ｄ入力は、半導体集積回路内のランダムロジッ
クの出力に接続しており、ＣＬＫには通常の動作のため
のクロックが全てのスキャンレジスタ２０に並列に供給
されている。これによって、半導体集積回路の通常の動
作が実行されている。
【００２７】一方、ＴＳＴ信号がテストモードを指定し
ているときには、マルチプレクサ２２はＳＩ入力を選択
し、マルチプレクサ２４はテスト用のＴＣＬＫを選択し
ている。ＳＩ入力はこのスキャンレジスタ２０の上位方
向に隣接するスキャンレジスタのＱ出力に接続されてい
る。これによってテストデータが上位方向から下位方向
に伝達されることになる。同様にして、このスキャンレ
ジスタ２０のＱ出力は、このスキャンレジスタ２０の下
位方向に隣接するスキャンレジスタのＳＩ入力に接続さ
れている。またＴＣＬＫは下位方向に隣接するスキャン
レジスタのＣＬＫＯＵＴに接続している。
ているときには、マルチプレクサ２２はＳＩ入力を選択
し、マルチプレクサ２４はテスト用のＴＣＬＫを選択し
ている。ＳＩ入力はこのスキャンレジスタ２０の上位方
向に隣接するスキャンレジスタのＱ出力に接続されてい
る。これによってテストデータが上位方向から下位方向
に伝達されることになる。同様にして、このスキャンレ
ジスタ２０のＱ出力は、このスキャンレジスタ２０の下
位方向に隣接するスキャンレジスタのＳＩ入力に接続さ
れている。またＴＣＬＫは下位方向に隣接するスキャン
レジスタのＣＬＫＯＵＴに接続している。
【００２８】以上のようにスキャンレジスタ２０が接続
されている様子を図２に示す。図２に示したように、テ
ストモードが指定されているときには、各スキャンレジ
スタ２０はＳＩ入力と、Ｑ出力によって直列に接続さ
れ、一本のシフトレジスタを構成している。このスキャ
ンレジスタ２０はさらにＴＣＬＫによっても直列に接続
されており、テストデータをセットする際に用いられる
クロックは下位のスキャンレジスタ２０から順次上位の
スキャンレジスタ２０に伝達されることになる。
されている様子を図２に示す。図２に示したように、テ
ストモードが指定されているときには、各スキャンレジ
スタ２０はＳＩ入力と、Ｑ出力によって直列に接続さ
れ、一本のシフトレジスタを構成している。このスキャ
ンレジスタ２０はさらにＴＣＬＫによっても直列に接続
されており、テストデータをセットする際に用いられる
クロックは下位のスキャンレジスタ２０から順次上位の
スキャンレジスタ２０に伝達されることになる。
【００２９】以上述べたように本実施例の半導体集積回
路によれば、テストモード時のテストデータのセットを
行うクロックを下位のスキャンレジスタ２０から上位の
スキャンレジスタ２０に伝達させている。フリップフロ
ップの値の確定はこのクロックに同期して実行されるた
め、フリップフロップの値の確定がデータの移動元より
も移動先のほうが先行して行われることになる。
路によれば、テストモード時のテストデータのセットを
行うクロックを下位のスキャンレジスタ２０から上位の
スキャンレジスタ２０に伝達させている。フリップフロ
ップの値の確定はこのクロックに同期して実行されるた
め、フリップフロップの値の確定がデータの移動元より
も移動先のほうが先行して行われることになる。
【００３０】換言すれば、フリップフロップの入力が変
化する前に出力が確定することが各スキャンレジスタ２
０において保証されているため、安定したデータ（テス
トデータ及びテスト結果）の移動が可能となっている。
化する前に出力が確定することが各スキャンレジスタ２
０において保証されているため、安定したデータ（テス
トデータ及びテスト結果）の移動が可能となっている。
【００３１】以上のようにしてテストデータが全てのス
キャンレジスタ２０にセットされたならば、従来と同様
にして１サイクルだけテストモードが解除され、すなわ
ちＴＳＴ信号が通常動作のモードを指定し、通常動作の
ためのクロックが各スキャンレジスタ２０に並列に１サ
イクルだけ加えられる。すると各スキャンレジスタ２０
はランダムロジック１０からの出力をＤ入力から取り込
み、新たにその値を保持することになる。
キャンレジスタ２０にセットされたならば、従来と同様
にして１サイクルだけテストモードが解除され、すなわ
ちＴＳＴ信号が通常動作のモードを指定し、通常動作の
ためのクロックが各スキャンレジスタ２０に並列に１サ
イクルだけ加えられる。すると各スキャンレジスタ２０
はランダムロジック１０からの出力をＤ入力から取り込
み、新たにその値を保持することになる。
【００３２】次に再び、従来と同様にＴＳＴ信号により
テストモードが指定されると、各スキャンレジスタ２０
に保持された前記テスト結果は、順次上位のスキャンレ
ジスタ２０から下位のスキャンレジスタ２０に伝達さ
れ、最下位のスキャンレジスタ２０のＱ出力から外部に
テスト結果が取り出される。この際にも、テスト結果の
移動をさせるクロックを下位のスキャンレジスタ２０か
ら上位のスキャンレジスタ２０に伝達し、フリップフロ
ップの値の確定がデータの移動元よりも移動先のほうが
先行することになる。
テストモードが指定されると、各スキャンレジスタ２０
に保持された前記テスト結果は、順次上位のスキャンレ
ジスタ２０から下位のスキャンレジスタ２０に伝達さ
れ、最下位のスキャンレジスタ２０のＱ出力から外部に
テスト結果が取り出される。この際にも、テスト結果の
移動をさせるクロックを下位のスキャンレジスタ２０か
ら上位のスキャンレジスタ２０に伝達し、フリップフロ
ップの値の確定がデータの移動元よりも移動先のほうが
先行することになる。
【００３３】ところで、図２に示したように、最下位の
スキャンレジスタ２０のＣＬＫとＴＣＬＫには同一のク
ロックが入力している。したがって、本実施例において
は、通常動作時のクロックと、テストモード時のテスト
データ入力クロックとは同一のクロックが使用されてい
るが、必要により別個のクロックとすることも可能であ
る。すなわち、最下位のスキャンレジスタ２０のＴＣＬ
ＫにＣＬＫに入力する通常動作時のクロックとは異なる
クロックを入力することによりテストモード時にテスト
データのセットをしたり、テスト結果の読み出しをした
りするタイミングを通常動作時とは別個に選ぶことがで
きる。
スキャンレジスタ２０のＣＬＫとＴＣＬＫには同一のク
ロックが入力している。したがって、本実施例において
は、通常動作時のクロックと、テストモード時のテスト
データ入力クロックとは同一のクロックが使用されてい
るが、必要により別個のクロックとすることも可能であ
る。すなわち、最下位のスキャンレジスタ２０のＴＣＬ
ＫにＣＬＫに入力する通常動作時のクロックとは異なる
クロックを入力することによりテストモード時にテスト
データのセットをしたり、テスト結果の読み出しをした
りするタイミングを通常動作時とは別個に選ぶことがで
きる。
【００３４】したがって、以上述べたとおり本実施例に
よれば、スキャンレジスタ２０の個数が増加してもテス
トデータのセットが確実に可能となり、大規模なスキャ
ン・パス法を用いた機能テストを行うことができる。
よれば、スキャンレジスタ２０の個数が増加してもテス
トデータのセットが確実に可能となり、大規模なスキャ
ン・パス法を用いた機能テストを行うことができる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
テストモードが指定されている場合には、各スキャンレ
ジスタに加えられるクロックは、下位のスキャンレジス
タから上位のスキャンレジスタに順次伝達されるため、
テストデータのセット、あるいはテスト結果の読み出し
をする際にデータの移動先のフリップフロップの値がデ
ータの移動元より先に確定するので、極めて安定したデ
ータの移動が可能になる。
テストモードが指定されている場合には、各スキャンレ
ジスタに加えられるクロックは、下位のスキャンレジス
タから上位のスキャンレジスタに順次伝達されるため、
テストデータのセット、あるいはテスト結果の読み出し
をする際にデータの移動先のフリップフロップの値がデ
ータの移動元より先に確定するので、極めて安定したデ
ータの移動が可能になる。
【００３６】したがって、スキャンレジスタの個数が増
えても、テストデータ若しくはテスト結果の移動が安定
に実行でき、大規模なスキャン・パス法を適用できる半
導体集積回路が実現可能になる。
えても、テストデータ若しくはテスト結果の移動が安定
に実行でき、大規模なスキャン・パス法を適用できる半
導体集積回路が実現可能になる。
【図１】本発明による半導体集積回路の一実施例のスキ
ャンレジスタを示す回路図である。
ャンレジスタを示す回路図である。
【図２】本発明による半導体集積回路の一実施例のスキ
ャンレジスタを直列に接続し構成したシフトレジスタを
表すブロック回路図である。
ャンレジスタを直列に接続し構成したシフトレジスタを
表すブロック回路図である。
【図３】一般的な半導体集積回路内の構成の模式図であ
る。
る。
【図４】従来のスキャン・パス法を用いてテストを行う
半導体集積回路の構成の模式図である。
半導体集積回路の構成の模式図である。
【図５】従来のスキャン・パス法を用いてテストを行う
半導体集積回路のスキャンレジスタを示す回路図であ
る。
半導体集積回路のスキャンレジスタを示す回路図であ
る。
【図６】従来のスキャン・パス法を用いてテストを行う
半導体集積回路のスキャンレジスタを直列に接続し構成
したシフトレジスタを表すブロック回路図である。
半導体集積回路のスキャンレジスタを直列に接続し構成
したシフトレジスタを表すブロック回路図である。
８ 半導体集積回路 １０ ランダムロジック １２ レジスタ群 １４ （従来の）スキャンレジスタ １６ マルチプレクサ ２０ スキャンレジスタ ２２ マルチプレクサ ２４ マルチプレクサ Ｑ１，Ｑ２，Ｑ３，Ｑ４ ３ステートインバータ Ｑ５，Ｑ６，Ｑ７，Ｑ８ インバータ Ｑ１０，Ｑ１１，Ｑ１２，Ｑ１３ ３ステートインバー
タ Ｑ１４，Ｑ１５，Ｑ１６，Ｑ１７ インバータ
タ Ｑ１４，Ｑ１５，Ｑ１６，Ｑ１７ インバータ
Claims (1)
- 【請求項１】 半導体集積回路内部のレジスタ群を、テ
ストモード時に直列に接続しシフトレジスタを構成する
スキャンレジスタとして用い、テストモード時にはクロ
ックに同期してテストデータを前記シフトレジスタの上
位から下位方向に直列に入力させるスキャン・パス法を
適用して機能テストが行われる半導体集積回路におい
て、 前記各スキャンレジスタは、テストモード時には入力端子から入力したテストデータ
入力クロックを選択し、通常動作時には通常クロック入
力端子から入力した通常動作時に用いる通常クロックを
選択し、選択した何れかのクロックをラッチ動作のため
にレジスタに供給するマルチプレクサと、 前記マルチプレクサが選択したクロックを、出力端子を
介して、外部に出力するバッファと、 を含み、 前記各スキャンレジスタの前記出力端子は、そのスキャ
ンレジスタの上位のスキャンレジスタの前記入力端子に
接続され、 前記テストデータ入力クロックは、最下位の前記スキャ
ンレジスタの前記入力端子に入力することを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219034A JP2653945B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219034A JP2653945B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553863A JPH0553863A (ja) | 1993-03-05 |
| JP2653945B2 true JP2653945B2 (ja) | 1997-09-17 |
Family
ID=16729219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219034A Expired - Fee Related JP2653945B2 (ja) | 1991-08-29 | 1991-08-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2653945B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998049576A1 (fr) * | 1997-04-25 | 1998-11-05 | Hitachi, Ltd. | Circuit logique et son procede d'essai |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175782A (ja) * | 1987-01-16 | 1988-07-20 | Nec Corp | 半導体集積回路 |
| JPH0295283A (ja) * | 1988-09-30 | 1990-04-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1991
- 1991-08-29 JP JP3219034A patent/JP2653945B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553863A (ja) | 1993-03-05 |
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