JPS63175782A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63175782A JPS63175782A JP62007579A JP757987A JPS63175782A JP S63175782 A JPS63175782 A JP S63175782A JP 62007579 A JP62007579 A JP 62007579A JP 757987 A JP757987 A JP 757987A JP S63175782 A JPS63175782 A JP S63175782A
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- JP
- Japan
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- delay
- flip
- circuits
- circuit
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000872 buffer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
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- MEFOUWRMVYJCQC-UHFFFAOYSA-N rimsulfuron Chemical compound CCS(=O)(=O)C1=CC=CN=C1S(=O)(=O)NC(=O)NC1=NC(OC)=CC(OC)=N1 MEFOUWRMVYJCQC-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にスキャンパス構
成でなる半導体集積回路に関する。
成でなる半導体集積回路に関する。
この種のスキャンパス構成でなる半導体集積回路は、該
スキャンパスを構成するシフトレジスタが、該シフトレ
ジスタを構成するフリップフロップ回路のクロック入力
とデータ入力とのタイミングによりシフト動作時に誤動
作を起こさないように設計する必要がある。第２図（Ａ
）はスキャンパスを構成するシフトレジスタ回路を示す
図である。第２図（Ｂ）は同図（Ａ＞の各部の波形を示
すタイミングチャートである。１１，１２，１３．１４
はフリップフロップであり、外部入力端子Ｓｉｎから印
加されるデータ信号Ｓｌｏは、外部クロック端子ＣＬＫ
に印加されるクロック信号ＣＬＫにより該フリップフロ
ップを順次通過し外部出力端子Ｓ。ｕＬに伝搬される。
スキャンパスを構成するシフトレジスタが、該シフトレ
ジスタを構成するフリップフロップ回路のクロック入力
とデータ入力とのタイミングによりシフト動作時に誤動
作を起こさないように設計する必要がある。第２図（Ａ
）はスキャンパスを構成するシフトレジスタ回路を示す
図である。第２図（Ｂ）は同図（Ａ＞の各部の波形を示
すタイミングチャートである。１１，１２，１３．１４
はフリップフロップであり、外部入力端子Ｓｉｎから印
加されるデータ信号Ｓｌｏは、外部クロック端子ＣＬＫ
に印加されるクロック信号ＣＬＫにより該フリップフロ
ップを順次通過し外部出力端子Ｓ。ｕＬに伝搬される。
このときフリップフロップ１１の出力１１１は正常であ
るがバッファ１５がタロツクライン上にあるので、フリ
ップフロップ１３へのクロック入力のタイミングがバッ
ファ１５を通る分だけフリップフロップ１２へのクロッ
ク入力のタイミングよりも遅れ、フリップフロップ１２
の出力がフリップフロップ１３のクロック入力よりも早
く変化してしまい、第２図（Ｂ）に示すタイミングチャ
ートのフリップフロツブ１３の出力１１３およびフリッ
プフロップ１４の出力１１４に実線で示すよう□に誤動
作の起こす。なお、点線で示す波形は正常時の波形であ
る。
るがバッファ１５がタロツクライン上にあるので、フリ
ップフロップ１３へのクロック入力のタイミングがバッ
ファ１５を通る分だけフリップフロップ１２へのクロッ
ク入力のタイミングよりも遅れ、フリップフロップ１２
の出力がフリップフロップ１３のクロック入力よりも早
く変化してしまい、第２図（Ｂ）に示すタイミングチャ
ートのフリップフロツブ１３の出力１１３およびフリッ
プフロップ１４の出力１１４に実線で示すよう□に誤動
作の起こす。なお、点線で示す波形は正常時の波形であ
る。
第３図（Ａ）、（Ｂ’）は誤動作を防止するシフトレジ
スタの一回路例およびタイミングチャートを示す図であ
る。第３図（Ａ＞において、１１゜１２．１３．１４は
フリップフロップであり、バッファ１５．１６をクロッ
クライン上に入れることで、後段のフリップフロップ１
３．１４を前段のフリップフロップ１１．１２よりも先
に動作させることにより誤動作を防止している。なお、
同図（Ｂ）に示すＣＬＫ、Ｓｌ、は同図（Ａ）の対応す
る信号入力波形を示し、１１１〜１１４はフリップフロ
ラ１１１〜１４の各出力波形を示す、ところがこのよう
にクロックライン上にバッファを入れて遅延を発生する
方法は、通常動作時のスピードを劣化させるという欠点
をもつので従来この種のスキャンパス構成でなる半導体
集積回路は、外部クロック端子からフリップフロップ回
路までの遅延を計算し、最大遅延をもつフリップフロッ
プを初段に接続し遅延の大きい順に順次フリップフロッ
プを接続していき最小遅延をもつフリップフロップが最
終段になるように接続してシフトレジスタを構成してい
た。
スタの一回路例およびタイミングチャートを示す図であ
る。第３図（Ａ＞において、１１゜１２．１３．１４は
フリップフロップであり、バッファ１５．１６をクロッ
クライン上に入れることで、後段のフリップフロップ１
３．１４を前段のフリップフロップ１１．１２よりも先
に動作させることにより誤動作を防止している。なお、
同図（Ｂ）に示すＣＬＫ、Ｓｌ、は同図（Ａ）の対応す
る信号入力波形を示し、１１１〜１１４はフリップフロ
ラ１１１〜１４の各出力波形を示す、ところがこのよう
にクロックライン上にバッファを入れて遅延を発生する
方法は、通常動作時のスピードを劣化させるという欠点
をもつので従来この種のスキャンパス構成でなる半導体
集積回路は、外部クロック端子からフリップフロップ回
路までの遅延を計算し、最大遅延をもつフリップフロッ
プを初段に接続し遅延の大きい順に順次フリップフロッ
プを接続していき最小遅延をもつフリップフロップが最
終段になるように接続してシフトレジスタを構成してい
た。
上述した従来のスキャンパス構成法においては、外部ク
ロック端子からフリップフロップ回路までの遅延計算を
しなければならない欠点をもち、また最大遅延をもつフ
リップフロップ回路をスキャンイン端子に最も近くなる
ように接続し、フリップフロップ回路を遅延の大きい順
に接続していき最小遅延をもつフリップフロップ回路を
スキャンアウト端子に最も近くなるように接続してシフ
トレジスタを構成していたのでシフトレジスタを構成す
るフリップフロップの接続順に任意に設定できないとい
う欠点があった。
ロック端子からフリップフロップ回路までの遅延計算を
しなければならない欠点をもち、また最大遅延をもつフ
リップフロップ回路をスキャンイン端子に最も近くなる
ように接続し、フリップフロップ回路を遅延の大きい順
に接続していき最小遅延をもつフリップフロップ回路を
スキャンアウト端子に最も近くなるように接続してシフ
トレジスタを構成していたのでシフトレジスタを構成す
るフリップフロップの接続順に任意に設定できないとい
う欠点があった。
上述した従来のスキャンパス構成法に対し、本発明はフ
リップフロップを任意の順序で接続してシフトレジスタ
が構成できるという独創的内容を有する。
リップフロップを任意の順序で接続してシフトレジスタ
が構成できるという独創的内容を有する。
本発明の半導体集積回路は、その半導体集積回路に含ま
れるスキャンパスを構成する複数のフリップフロップ回
路の直列でなるシフトレジスタ回路において、該シフト
レジスタのフリップフロップ回路のシフトパス上に、外
部クロック端子から各フリップフロップまでの遅延のう
ち最大の遅延に比べ十分大きくかつ１クロック時間より
も短い遅延量を発生する遅延発生回路を有することを特
徴とする半導体集積回路である。
れるスキャンパスを構成する複数のフリップフロップ回
路の直列でなるシフトレジスタ回路において、該シフト
レジスタのフリップフロップ回路のシフトパス上に、外
部クロック端子から各フリップフロップまでの遅延のう
ち最大の遅延に比べ十分大きくかつ１クロック時間より
も短い遅延量を発生する遅延発生回路を有することを特
徴とする半導体集積回路である。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
第１図において１１，１２．１３はフリップフロップで
あり、２１，２２．２３のセレクタ部を外部入力端子Ｓ
ｅｌで制御することにより、該フリップフロップをシフ
トレジスタとして動作可能としている。１１，１２．１
３のＤはデータ入力。
あり、２１，２２．２３のセレクタ部を外部入力端子Ｓ
ｅｌで制御することにより、該フリップフロップをシフ
トレジスタとして動作可能としている。１１，１２．１
３のＤはデータ入力。
Ｃはクロック入力、Ｑは出力を示す。３１．３２゜３３
の遅延発生回路を２１．２２．２３のシフト入力側にそ
れぞれ接続することにより、外部クロック端子ＣＬＫか
らフリップフロップ１１．１２゜１３のクロック人力Ｃ
までのパス間に遅延を有する論理回路４１．４２．４３
が存在していても、３１．３２．３３の遅延値の方を４
１．４２．４３のいずれの遅延値に比較して十分大きな
値でかつ１クロック時間よりも短い遅延量に設定しであ
るのでシフト動作に誤りを起こすことはない。また通常
動作時は２１．２２．２３のセレクタ部により３１，３
２．３３の遅延発生回路は選択されないので、３１．３
２．３３の遅延が大きな値でも通常動作スピードには全
く影響を与えない。
の遅延発生回路を２１．２２．２３のシフト入力側にそ
れぞれ接続することにより、外部クロック端子ＣＬＫか
らフリップフロップ１１．１２゜１３のクロック人力Ｃ
までのパス間に遅延を有する論理回路４１．４２．４３
が存在していても、３１．３２．３３の遅延値の方を４
１．４２．４３のいずれの遅延値に比較して十分大きな
値でかつ１クロック時間よりも短い遅延量に設定しであ
るのでシフト動作に誤りを起こすことはない。また通常
動作時は２１．２２．２３のセレクタ部により３１，３
２．３３の遅延発生回路は選択されないので、３１．３
２．３３の遅延が大きな値でも通常動作スピードには全
く影響を与えない。
以上説明したように本発明は、スキャンパス用シフトレ
ジスタのフリップフロップ回路のシフトパス上に遅延発
生回路を有することにより、シフト動作時のタイミング
設計を特別に考慮することなく回路の設計を行なうこと
ができ、かつ通常動作時の動作スピードに全く影響しな
いという効果がある。
ジスタのフリップフロップ回路のシフトパス上に遅延発
生回路を有することにより、シフト動作時のタイミング
設計を特別に考慮することなく回路の設計を行なうこと
ができ、かつ通常動作時の動作スピードに全く影響しな
いという効果がある。
第１図は本発明の半導体集積回路を適用した回路図であ
る。 １１．１２．１３・・・フリップフロ７１回路、２１．
２２．２３・・・セレクタ部、３１，３２．３３・・・
遅延発生回路、４１，４２．４３，４４．４５・・・論
理回路、Ｓｉｎ・・・スキャンイン端子、Ｓｅｌ・・・
シフト／ノーマルセレクト端子、ＣＬＫ・・・外部クロ
ック端子、Ｓ ｏｕｔ・・・スキャンアウト端子、第２
図（Ａ）、（Ｂ）は従来の誤動作を起こすシフトレジス
タ回路図及びタイミングチャートである。 １１．１２，１３．１４・・・フリップフロップ回路、
１５・・・バッファ回路、Ｓｌｏ・・・外部入力端子、
ＣＬＫ・・・外部クロック端子、Ｓ ｏｕｔ・・・外部
出力端子。 第３図（Ａ）、（Ｂ）は従来の誤動作を防止したシフト
レジスタ回路図及びタイミングチャートである。 １１．１．２．１３．１４・・・フリップフロップ回路
、１５．１６・・・バッファ回路、Ｓｏ・・・外部入力
端子、ＣＬＫ・・・外部クロック端子、Ｓ ｏｕｔ・・
・外部出力端子。
る。 １１．１２．１３・・・フリップフロ７１回路、２１．
２２．２３・・・セレクタ部、３１，３２．３３・・・
遅延発生回路、４１，４２．４３，４４．４５・・・論
理回路、Ｓｉｎ・・・スキャンイン端子、Ｓｅｌ・・・
シフト／ノーマルセレクト端子、ＣＬＫ・・・外部クロ
ック端子、Ｓ ｏｕｔ・・・スキャンアウト端子、第２
図（Ａ）、（Ｂ）は従来の誤動作を起こすシフトレジス
タ回路図及びタイミングチャートである。 １１．１２，１３．１４・・・フリップフロップ回路、
１５・・・バッファ回路、Ｓｌｏ・・・外部入力端子、
ＣＬＫ・・・外部クロック端子、Ｓ ｏｕｔ・・・外部
出力端子。 第３図（Ａ）、（Ｂ）は従来の誤動作を防止したシフト
レジスタ回路図及びタイミングチャートである。 １１．１．２．１３．１４・・・フリップフロップ回路
、１５．１６・・・バッファ回路、Ｓｏ・・・外部入力
端子、ＣＬＫ・・・外部クロック端子、Ｓ ｏｕｔ・・
・外部出力端子。
Claims (1)
- スキャンパス構成可能な複数のフリップフロップ回路の
直列接続でなるシフトレジスタ回路を構成した半導体集
積回路において、該シフトレジスタのフリップフロップ
回路のシフトパス上に遅延発生回路を有していことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007579A JPS63175782A (ja) | 1987-01-16 | 1987-01-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007579A JPS63175782A (ja) | 1987-01-16 | 1987-01-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63175782A true JPS63175782A (ja) | 1988-07-20 |
Family
ID=11669722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007579A Pending JPS63175782A (ja) | 1987-01-16 | 1987-01-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63175782A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553863A (ja) * | 1991-08-29 | 1993-03-05 | Kawasaki Steel Corp | 半導体集積回路 |
-
1987
- 1987-01-16 JP JP62007579A patent/JPS63175782A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553863A (ja) * | 1991-08-29 | 1993-03-05 | Kawasaki Steel Corp | 半導体集積回路 |
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