JP3178127B2 - 自動レイアウト手法による半導体集積回路のブロック配置方法 - Google Patents
自動レイアウト手法による半導体集積回路のブロック配置方法Info
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Description
【０００１】
【産業上の利用分野】本発明は自動レイアウト手法によ
り設計された半導体集積回路に関し、特に同一クロック
信号で複数のフリップフロップ回路を駆動する半導体集
積回路のブロック配置方法に関する。
り設計された半導体集積回路に関し、特に同一クロック
信号で複数のフリップフロップ回路を駆動する半導体集
積回路のブロック配置方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路の自動レイアウト
手法の１つとして、クロック信号の等長配線手法という
手法が知られている。これは、メタル配線の配線遅延に
よる回路の誤動作を防ぐためのものである。図３にメタ
ル配線の配線遅延により誤動作する回路の例を示す。ク
ロック信号３１と，配線抵抗３５及び配線容量３６によ
って遅延されたクロック信号３２は、図３（ｂ）の波形
図に示すように配線抵抗３５，配線容量３６の影響でク
ロックの立上りと立下りのタイミングにそれぞれ時間差
が生じる（以下このタイミングのことをスキューと称
す）。そのため、フリップフロップ３８に入力されるク
ロック信号は、フリップフロップ３７に入力されるクロ
ック信号よりも遅れる。
手法の１つとして、クロック信号の等長配線手法という
手法が知られている。これは、メタル配線の配線遅延に
よる回路の誤動作を防ぐためのものである。図３にメタ
ル配線の配線遅延により誤動作する回路の例を示す。ク
ロック信号３１と，配線抵抗３５及び配線容量３６によ
って遅延されたクロック信号３２は、図３（ｂ）の波形
図に示すように配線抵抗３５，配線容量３６の影響でク
ロックの立上りと立下りのタイミングにそれぞれ時間差
が生じる（以下このタイミングのことをスキューと称
す）。そのため、フリップフロップ３８に入力されるク
ロック信号は、フリップフロップ３７に入力されるクロ
ック信号よりも遅れる。
【０００３】図３（ａ）に示す回路において、シフトレ
ジスタの動作をさせようとした場合に誤動作をする。即
ち、フリップフロップ３８はフリップフロップ３７のク
ロック信号によって変化する以前のデータ（図３（ｂ）
のＤＡＴＡ１）を読み込まなければならないが、クロッ
ク信号が遅延するため、クロック信号によって変化した
後のデータ（図３（ｂ）のＤＡＴＡ２）を読み込むとい
う問題があった。
ジスタの動作をさせようとした場合に誤動作をする。即
ち、フリップフロップ３８はフリップフロップ３７のク
ロック信号によって変化する以前のデータ（図３（ｂ）
のＤＡＴＡ１）を読み込まなければならないが、クロッ
ク信号が遅延するため、クロック信号によって変化した
後のデータ（図３（ｂ）のＤＡＴＡ２）を読み込むとい
う問題があった。
【０００４】このような誤動作を防止するため、従来は
図４で示すような等長配線によるレイアウト手法を用い
ていた。
図４で示すような等長配線によるレイアウト手法を用い
ていた。
【０００５】図４において、自動レイアウト手法による
半導体集積回路３００において、外部クロック入力端子
１１１から入力バッファ３０２を介して半導体集積回路
の中にクロック信号を伝達する。
半導体集積回路３００において、外部クロック入力端子
１１１から入力バッファ３０２を介して半導体集積回路
の中にクロック信号を伝達する。
【０００６】クロック信号のバッファ回路３０３〜３２
３は、図４で示すようにバッファ３０３を中心にして左
右対象的に配置され、さらに左半分の部分に配置される
バッファは、バッファ３０４とバッファ３０５が上下方
向に対象で、且つ配線長がそれぞれ等しくなるように配
置される。
３は、図４で示すようにバッファ３０３を中心にして左
右対象的に配置され、さらに左半分の部分に配置される
バッファは、バッファ３０４とバッファ３０５が上下方
向に対象で、且つ配線長がそれぞれ等しくなるように配
置される。
【０００７】次に、バッファ３０４を中心に左右に対象
で、且つ配線長がそれぞれ等しくなるようにバッファ３
１２とバッファ３１４，バッファ３１３とバッファ３１
５を配置し、バッファ３１２とバッファ３１４，バッフ
ァ３１３とバッファ３１５はそれぞれ上下方向に対象
で、且つ配線長が等しくなるように配置される。さら
に、バッファ３１４の出力端にフリップフロップ３２６
を、バッファ３１２，３１３，３１５の出力端にも必要
に応じて他のフリップフロップが接続される。
で、且つ配線長がそれぞれ等しくなるようにバッファ３
１２とバッファ３１４，バッファ３１３とバッファ３１
５を配置し、バッファ３１２とバッファ３１４，バッフ
ァ３１３とバッファ３１５はそれぞれ上下方向に対象
で、且つ配線長が等しくなるように配置される。さら
に、バッファ３１４の出力端にフリップフロップ３２６
を、バッファ３１２，３１３，３１５の出力端にも必要
に応じて他のフリップフロップが接続される。
【０００８】また、バッファ３０５を中心にして左右対
象に、且つ配線長がそれぞれ等しくなるようにバッファ
３０８とバッファ３１０，バッファ３０９とバッファ３
１１をそれぞれ配置し、バッファ３０８とバッファ３１
０，バッファ３０９とバッファ３１１はそれぞれ上下方
向で対象で、且つ配線長が等しくなるように配置され
る。さらにバッファ３０８〜３１１の出力端に必要に応
じてフリップフロップが接続される。
象に、且つ配線長がそれぞれ等しくなるようにバッファ
３０８とバッファ３１０，バッファ３０９とバッファ３
１１をそれぞれ配置し、バッファ３０８とバッファ３１
０，バッファ３０９とバッファ３１１はそれぞれ上下方
向で対象で、且つ配線長が等しくなるように配置され
る。さらにバッファ３０８〜３１１の出力端に必要に応
じてフリップフロップが接続される。
【０００９】バッファ３０３の右半分の配線も、上述の
左半分の配置と同様に行われ、これらの配置は最初に強
制的に配置、配線される。フリップフロップ３２４，３
２５，３２６は前述したように、バッファ３１４，３２
０，３２１の未端部からのみ接続される。
左半分の配置と同様に行われ、これらの配置は最初に強
制的に配置、配線される。フリップフロップ３２４，３
２５，３２６は前述したように、バッファ３１４，３２
０，３２１の未端部からのみ接続される。
【００１０】このような従来の自動レイアウト法の等長
配線手法で作られた半導体集積回路においては、半導体
集積回路内部のいづれの場所においても、入力バッファ
３０２から未端のバッファ３０８〜３１１，３１２〜３
１５，３１６〜３１９，３２０〜３２３までの遅延時間
は同じとなる。
配線手法で作られた半導体集積回路においては、半導体
集積回路内部のいづれの場所においても、入力バッファ
３０２から未端のバッファ３０８〜３１１，３１２〜３
１５，３１６〜３１９，３２０〜３２３までの遅延時間
は同じとなる。
【００１１】従って、フリップフロップ３２４，３２
５，３２６のクロック入力端子においても、クロック信
号の位相差は発生せず、誤動作もなくなる。
５，３２６のクロック入力端子においても、クロック信
号の位相差は発生せず、誤動作もなくなる。
【００１２】
【発明が解決しようとする課題】しかしながら、この従
来の等長配線手法では、各フリップフロップに接続され
るクロック信号のスキューの発生を防ぐことはできる
が、初段の入力バッファとフリップフロップのクロック
入力端子間に複数のバッファが入るため、初段の入力バ
ッファからフリップフロップのクロック入力端子までの
遅延が非常に大きくなってしまうという問題点があっ
た。
来の等長配線手法では、各フリップフロップに接続され
るクロック信号のスキューの発生を防ぐことはできる
が、初段の入力バッファとフリップフロップのクロック
入力端子間に複数のバッファが入るため、初段の入力バ
ッファからフリップフロップのクロック入力端子までの
遅延が非常に大きくなってしまうという問題点があっ
た。
【００１３】特に、この外部クロック信号が複数の半導
体集積回路に供給されており、このクロック信号に同期
して、フリップフロップのデータを複数の半導体集積回
路間で転送する場合等においては、前述した遅延時間が
長いと、タイミング的に誤動作がおこり易くなるという
欠点を有している。
体集積回路に供給されており、このクロック信号に同期
して、フリップフロップのデータを複数の半導体集積回
路間で転送する場合等においては、前述した遅延時間が
長いと、タイミング的に誤動作がおこり易くなるという
欠点を有している。
【００１４】本発明の目的は、上述した従来の欠点を除
去することにより、外部クロック端子から内部のフリッ
プフロップのクロック端子までの遅延時間を最小限に保
持しつつ、フリップフロップのクロック端子に印加され
るクロック信号のスキューの発生を防止する半導体集積
回路のブロック配置方法を提供することにある。
去することにより、外部クロック端子から内部のフリッ
プフロップのクロック端子までの遅延時間を最小限に保
持しつつ、フリップフロップのクロック端子に印加され
るクロック信号のスキューの発生を防止する半導体集積
回路のブロック配置方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、半導体集積回
路のマスク・パターン・レイアウトに用いる、基本ファ
ンクションブロック群と、外部クロック信号を遅延する
複数の遅延素子が縦続接続されそれぞれの縦続接続の接
続点からクロックのスキューが互いに異なる内部用クロ
ック信号を生成する遅延手段および前記内部用クロック
信号を分配するバッファ手段を備えるクロック発生回路
と、を予め用意し、前記半導体集積回路の回路接続情報
を基に前記基本ファンクションブロック群の配置を行う
処理と、前記マスク・パターン・レイアウト内の予め定
める所定位置に前記クロック発生回路を配置する処理
と、それぞれ配置された前記クロック発生回路と前記基
本ファンクションブロック群のうちのフリップフロップ
群との距離を計算しその距離に応じた配線長の配線で、
前記クロック発生回路内の前記バッファ手段と前記フリ
ップフロップ群のクロック端子とを接続するための回路
接続情報の変更を行う処理とを順次実行した後に、変更
された前記回路接続情報に基づき自動レイアウトツール
を用いて前記マスク・パターン・レイアウトの自動配置
配線を行うことを特徴とする。また、前記バッファ手段
と前記フリップフロップ群のクロック端子とを接続する
前記配線は、前記フリップフロップのクロック端子側に
おいてスキューを発生させないために予めクロック発生
回路内部でスキューが調節された前記内部用クロック信
号伝送用の配線とする。
路のマスク・パターン・レイアウトに用いる、基本ファ
ンクションブロック群と、外部クロック信号を遅延する
複数の遅延素子が縦続接続されそれぞれの縦続接続の接
続点からクロックのスキューが互いに異なる内部用クロ
ック信号を生成する遅延手段および前記内部用クロック
信号を分配するバッファ手段を備えるクロック発生回路
と、を予め用意し、前記半導体集積回路の回路接続情報
を基に前記基本ファンクションブロック群の配置を行う
処理と、前記マスク・パターン・レイアウト内の予め定
める所定位置に前記クロック発生回路を配置する処理
と、それぞれ配置された前記クロック発生回路と前記基
本ファンクションブロック群のうちのフリップフロップ
群との距離を計算しその距離に応じた配線長の配線で、
前記クロック発生回路内の前記バッファ手段と前記フリ
ップフロップ群のクロック端子とを接続するための回路
接続情報の変更を行う処理とを順次実行した後に、変更
された前記回路接続情報に基づき自動レイアウトツール
を用いて前記マスク・パターン・レイアウトの自動配置
配線を行うことを特徴とする。また、前記バッファ手段
と前記フリップフロップ群のクロック端子とを接続する
前記配線は、前記フリップフロップのクロック端子側に
おいてスキューを発生させないために予めクロック発生
回路内部でスキューが調節された前記内部用クロック信
号伝送用の配線とする。
【００１６】また、前記クロック発生回路を前記半導体
集積回路の中心部に配置することができる。
集積回路の中心部に配置することができる。
【００１７】
【実施例】本発明の第１の実施例について図面を参照し
て説明する。
て説明する。
【００１８】図１は本発明の第１の実施例のレイアウト
ブロックの配置を示す図である。
ブロックの配置を示す図である。
【００１９】図１によれば、自動配線による半導体集積
回路１００の外部クロック端子１１１が、クロック発生
回路１０４の入力端に接続され、発振回路１０４入力端
からインバータ１０５を介して遅延回路１０９とインバ
ータ１０６に接続される。
回路１００の外部クロック端子１１１が、クロック発生
回路１０４の入力端に接続され、発振回路１０４入力端
からインバータ１０５を介して遅延回路１０９とインバ
ータ１０６に接続される。
【００２０】また、遅延回路１０９の出力端は、遅延回
路１１０とインバータ１０７に接続され、遅延回路１１
０の出力端は、インバータ１０８に接続される。更に、
インバータ１０８の出力端は、配線長ａでフリップフロ
ップ１０２に、インバータ１０７の出力端は、配線長ｂ
でフリップフロップ１０３に、インバータ１０６の出力
端は、配線長ｃでフリップフロップ１０１にそれぞれ接
続されて構成する。ここで、配線長の関係はａ＜ｂ＜ｃ
である。
路１１０とインバータ１０７に接続され、遅延回路１１
０の出力端は、インバータ１０８に接続される。更に、
インバータ１０８の出力端は、配線長ａでフリップフロ
ップ１０２に、インバータ１０７の出力端は、配線長ｂ
でフリップフロップ１０３に、インバータ１０６の出力
端は、配線長ｃでフリップフロップ１０１にそれぞれ接
続されて構成する。ここで、配線長の関係はａ＜ｂ＜ｃ
である。
【００２１】次に、本発明の自動レイアウト手法による
半導体集積回路のブロック配置方法について、そのクロ
ック信号線とブロック配置の設計手順について説明す
る。
半導体集積回路のブロック配置方法について、そのクロ
ック信号線とブロック配置の設計手順について説明す
る。
【００２２】まず、回路図から作成した、各機能ブロッ
ク間の接続データである回路接続情報を基に、基本ファ
ンクションブロックの配置を行う。この基本ファンクシ
ョンブロックとは、フリップフロップの他にＮＡＮＤゲ
ート，ＮＯＲゲート，インバータ等の基本的な論理素子
単位のブロックのことであり、これらの基本ファンクシ
ョンブロックを用いてレイアウトを行うものである。
ク間の接続データである回路接続情報を基に、基本ファ
ンクションブロックの配置を行う。この基本ファンクシ
ョンブロックとは、フリップフロップの他にＮＡＮＤゲ
ート，ＮＯＲゲート，インバータ等の基本的な論理素子
単位のブロックのことであり、これらの基本ファンクシ
ョンブロックを用いてレイアウトを行うものである。
【００２３】次に、クロック発生回路１０４の配置を行
う。このクロック発生回路１０４は、複数のクロック出
力端子をもち、各クロック出力端子の信号はクロック発
生回路１０４の入力信号に対してスキューが少しづつ異
なる。
う。このクロック発生回路１０４は、複数のクロック出
力端子をもち、各クロック出力端子の信号はクロック発
生回路１０４の入力信号に対してスキューが少しづつ異
なる。
【００２４】例えば、インバータ１０７の出力は、クロ
ック信号に対して遅延回路１０９の遅延時間だけ位相が
遅れており、また、インバータ１０８の出力信号は遅延
回路１０９，１１０の遅延時間だけスキューが異なる。
ック信号に対して遅延回路１０９の遅延時間だけ位相が
遅れており、また、インバータ１０８の出力信号は遅延
回路１０９，１１０の遅延時間だけスキューが異なる。
【００２５】次に、配置されたフリップフロップ１０１
〜１０３とクロック発生回路１０４との距離を計算し、
その距離に応じて、クロック発生回路１０４とフリップ
フロップ１０１〜１０３のクロック端子との回路接続情
報の変更を行う。
〜１０３とクロック発生回路１０４との距離を計算し、
その距離に応じて、クロック発生回路１０４とフリップ
フロップ１０１〜１０３のクロック端子との回路接続情
報の変更を行う。
【００２６】すなわち、距離が短い場所に位置している
フリップフロップ１０２に対しては、クロック発生回路
１０４のスキュー遅れの大きなクロック出力端子を接続
する（配線ａ）。
フリップフロップ１０２に対しては、クロック発生回路
１０４のスキュー遅れの大きなクロック出力端子を接続
する（配線ａ）。
【００２７】また、距離の長い場所に位置しているフリ
ップフロップ１０１，１０３に対しては、スキュー遅れ
の少ないクロック出力端子を接続する（配線ｂ，ｃ）。
ップフロップ１０１，１０３に対しては、スキュー遅れ
の少ないクロック出力端子を接続する（配線ｂ，ｃ）。
【００２８】このような回路接続情報を基に、自動レイ
アウトツールを用いて自動配線を行う。
アウトツールを用いて自動配線を行う。
【００２９】以上説明したような手法で設計された半導
体集積回路１００においては、クロック発生回路内部で
クロック信号のスキューを調節している。そのため、フ
リップフロップ１０１〜１０３のクロック端子側でみる
と、入力されたクロック信号にはスキューが発生しな
い。
体集積回路１００においては、クロック発生回路内部で
クロック信号のスキューを調節している。そのため、フ
リップフロップ１０１〜１０３のクロック端子側でみる
と、入力されたクロック信号にはスキューが発生しな
い。
【００３０】また、外部クロック入力端子１１１から、
フリップフロップ１０１〜１０３のクロック端子までの
信号遅延も最小限に抑制できる。
フリップフロップ１０１〜１０３のクロック端子までの
信号遅延も最小限に抑制できる。
【００３１】次に、本発明の第２の実施例について図面
を参照して説明する。
を参照して説明する。
【００３２】図２は第２の実施例のレイアウト自動配線
ブロックの配置を示す図である。
ブロックの配置を示す図である。
【００３３】第２の実施例が図１に示した第１の実施例
と異なるところは、クロック発振回路２０２を半導体集
積回路２００の中央部に配置している点である。
と異なるところは、クロック発振回路２０２を半導体集
積回路２００の中央部に配置している点である。
【００３４】図２によれば、クロック発振回路２０２の
出力端にフリップフロップ２０３が配線長ｄで、フリッ
プフロップ２０４が配線長ｅで、フリップフロップ２０
５が配線長ｆ＋ｇで、フリップフロップ２０６が配線長
ｆ＋ｈでそれぞれ接続されている。ここで配線長の関係
はｄ＜ｅ＜（ｆ＋ｇ）＜（ｆ＋ｈ）である。
出力端にフリップフロップ２０３が配線長ｄで、フリッ
プフロップ２０４が配線長ｅで、フリップフロップ２０
５が配線長ｆ＋ｇで、フリップフロップ２０６が配線長
ｆ＋ｈでそれぞれ接続されている。ここで配線長の関係
はｄ＜ｅ＜（ｆ＋ｇ）＜（ｆ＋ｈ）である。
【００３５】そのため、クロック発生回路２０２が半導
体集積回路２００の未端部に配置された場合の、配線長
の最大値が図１に示した第１の実施例の場合よりも小さ
くなる。すなわち、ｃ＞（ｆ＋ｈ）の関係にある。
体集積回路２００の未端部に配置された場合の、配線長
の最大値が図１に示した第１の実施例の場合よりも小さ
くなる。すなわち、ｃ＞（ｆ＋ｈ）の関係にある。
【００３６】その結果、これらのフリップフロップ間を
接続するメタル配線による遅延時間を補正するために、
クロック発生回路２０２に内蔵している遅延回路の個数
を減らすことができる。
接続するメタル配線による遅延時間を補正するために、
クロック発生回路２０２に内蔵している遅延回路の個数
を減らすことができる。
【００３７】
【発明の効果】以上説明したように本発明によれば、半
導体集積回路の自動レイアウト配線において、外部から
入力したクロックを内部に配置するフリップフロップの
クロック端子に分配するためのクロック発生回路を有
し、クロック発生回路に近接して配置されたフリップフ
ロップには、クロック発生回路のスキュー遅れの大きな
クロック出力信号を接続し、クロック発生回路から配置
が長く配置されたフリップフロップにはクロック発生回
路のスキュー遅れの小さいクロック出力信号ｂ，ｃを接
続することにより、外部から入力されるクロック信号と
フリップフロップのクロック端子間に接続されるバッフ
ァの個数を減らすことができる。
導体集積回路の自動レイアウト配線において、外部から
入力したクロックを内部に配置するフリップフロップの
クロック端子に分配するためのクロック発生回路を有
し、クロック発生回路に近接して配置されたフリップフ
ロップには、クロック発生回路のスキュー遅れの大きな
クロック出力信号を接続し、クロック発生回路から配置
が長く配置されたフリップフロップにはクロック発生回
路のスキュー遅れの小さいクロック出力信号ｂ，ｃを接
続することにより、外部から入力されるクロック信号と
フリップフロップのクロック端子間に接続されるバッフ
ァの個数を減らすことができる。
【００３８】従って、外部クロック端子からフリップフ
ロップ端子までの遅延を最小限に保ちつつ、クロック発
生回路から各フリップフロップとの配線長に起因するク
ロック信号のスキューの発生を防止することができると
いう効果を有する。
ロップ端子までの遅延を最小限に保ちつつ、クロック発
生回路から各フリップフロップとの配線長に起因するク
ロック信号のスキューの発生を防止することができると
いう効果を有する。
【図１】本発明の第１の実施例の自動レイアウトのブロ
ック配置を示す図である。
ック配置を示す図である。
【図２】本発明の第２の実施例の自動レイアウトのブロ
ック配置を示す図である。
ック配置を示す図である。
【図３】従来例のメタル配線の遅延による誤動作を説明
するための、（ａ）回路図の一例，（ｂ）動作波形図で
ある。
するための、（ａ）回路図の一例，（ｂ）動作波形図で
ある。
【図４】従来例の自動レイアウトのブロック配置を示す
図である。
図である。
１００，２００，３００ 半導体集積回路 １１１ 外部クロック端子 １０１，１０２，１０３，２０３，２０４，２０５，２
０６ フリップフロップ １０４，２０２ クロック発振回路 １０５〜１０８ インバータ １０９，１１０ 遅延回路 ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ 配線長
０６ フリップフロップ １０４，２０２ クロック発振回路 １０５〜１０８ インバータ １０９，１１０ 遅延回路 ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ 配線長
Claims (3)
- 【請求項１】 半導体集積回路のマスク・パターン・レ
イアウトに用いる、基本ファンクションブロック群と、
外部クロック信号を遅延する複数の遅延素子が縦続接続
されそれぞれの縦続接続の接続点からクロックのスキュ
ーが互いに異なる内部用クロック信号を生成する遅延手
段および前記内部用クロック信号を分配するバッファ手
段を備えるクロック発生回路と、を予め用意し、前記半
導体集積回路の回路接続情報を基に前記基本ファンクシ
ョンブロック群の配置を行う処理と、前記マスク・パタ
ーン・レイアウト内の予め定める所定位置に前記クロッ
ク発生回路を配置する処理と、それぞれ配置された前記
クロック発生回路と前記基本ファンクションブロック群
のうちのフリップフロップ群との距離を計算しその距離
に応じた配線長の配線で、前記クロック発生回路内の前
記バッファ手段と前記フリップフロップ群のクロック端
子とを接続するための回路接続情報の変更を行う処理と
を順次実行した後に、変更された前記回路接続情報に基
づき自動レイアウトツールを用いて前記マスク・パター
ン・レイアウトの自動配置配線を行うことを特徴とする
自動レイアウト手法による半導体集積回路のブロック配
置方法。 - 【請求項２】 前記バッファ手段と前記フリップフロッ
プ群のクロック端子とを接続する前記配線は、前記フリ
ップフロップのクロック端子側においてスキューを発生
させないために予めクロック発生回路内部でスキューが
調節された前記内部用クロック信号伝送用の配線とする
請求項１記載の自動レイアウト手法による半導体集積回
路のブロック配置方法。 - 【請求項３】 前記クロック発生回路を前記半導体集積
回路の中心部に配置したことを特徴とする請求項１に記
載の自動レイアウト手法による自動レイアウト手法によ
る半導体集積回路のブロック配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32636192A JP3178127B2 (ja) | 1992-12-07 | 1992-12-07 | 自動レイアウト手法による半導体集積回路のブロック配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32636192A JP3178127B2 (ja) | 1992-12-07 | 1992-12-07 | 自動レイアウト手法による半導体集積回路のブロック配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177248A JPH06177248A (ja) | 1994-06-24 |
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