JP2000294737A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
- Publication number
- JP2000294737A JP2000294737A JP11099240A JP9924099A JP2000294737A JP 2000294737 A JP2000294737 A JP 2000294737A JP 11099240 A JP11099240 A JP 11099240A JP 9924099 A JP9924099 A JP 9924099A JP 2000294737 A JP2000294737 A JP 2000294737A
- Authority
- JP
- Japan
- Prior art keywords
- macro
- macros
- clock
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
高速処理ができる。 【解決手段】 上位階層マクロ5のPLL5だけでなく
下位階層マクロ1〜4それぞれにもPLLマクロ11〜
14それぞれを備えている。PLLマクロ15は半導体
集積回路10のチップ入力と下位階層マクロ1〜4それ
ぞれの入口との位相を一致させ、CTSバッファ21が
下位階層マクロ1〜4それぞれまでのクロック遅延差を
無しとしている。一方、PLLマクロ11は下位階層マ
クロ1の入力からFF回路31までの位相を一致させ、
CTSバッファ21は下位階層マクロ1の入力からFF
回路31までのクロック遅延差を無しとしている。PL
Lマクロ12〜14それぞれも、PLLマクロ11と同
様な構成および機能を有している。
Description
を搭載する半導体集積回路に関し、特に、各下位階層マ
クロにおけるクロックスキュー(Clock Ske
w)の低減を図ることにより高速処理が可能となる半導
体集積回路に関する。
AD(計算機援用設計)を用いてレイアウトする場合、
各階層マクロの入力部分であるCTS(Clock T
reeSynthesis)の設計工程において、その
遅延値をCADライブラリに登録された素子および配線
の遅延値に基づいて計算し、この計算結果により回路へ
のバッファ挿入または配線長の調整を行なって、全体の
遅延を調整していた。
に、4つの下位階層マクロ101〜104に対して上位
階層マクロ105を有する場合、CTS処理は、下位階
層マクロ101〜104と上位階層マクロ105との二
つに大別される。
ぞれ内のCTS処理を行なう。すなわち、下位階層マク
ロ101では、CTSバッファ121からフリップフロ
ップ(以後、FFと略称する)回路131までのクロッ
ク伝搬遅延が上記計算値に基づいて所定値に設定され
る。同様に、下位階層マクロ102〜104それぞれで
は、CTSバッファ122〜124それぞれからFF回
路132〜134それぞれまでのクロック伝搬遅延が上
記計算値それぞれに基づいて所定値に設定される。
〜104内に設定された遅延情報に基づいて、上位階層
マクロ105のCTSバッファ125から下位階層マク
ロ101〜104内部それぞれのFF回路131〜13
4までの伝搬遅延が同一になるように、バッファ挿入ま
たは配線長の調整が行なわれる。
04それぞれの内部遅延差が大きい場合、上位階層マク
ロ105内で行なうCTS処理での遅延調整幅が多様と
なる。例えば、図示されるように、上位階層のCTSバ
ッファ125から下位階層マクロ101のFF回路13
1までの場合では、配線は長いがゲートに遅延調整用バ
ッファは不要である。他方、上位階層のCTSバッファ
125から下位階層マクロ102のFF回路132まで
の場合では、配線は短いがゲートとして多数の遅延調整
用バッファが存在する。
集積回路では、複数の階層マクロそれぞれに対するクロ
ックスキューが悪化するので、高速処理ができないとい
う問題点がある。
マクロまでのクロック伝搬遅延の調整を下位階層マクロ
それぞれにおけるフリップフロップ回路まで総合的に行
なっているからである。このような調整では、下位階層
マクロそれぞれに対する調整に基づく配線長および遅延
ゲートの組み合わせにより多様な状態が生じるので、半
導体集積回路の製造の際に、各階層マクロに対してトラ
ンジスタゲートのプロセスばらつきまたは配線長ばらつ
きが大きくなるからである。
し、各下位階層マクロにおけるクロックスキューの低減
を図ることにより高速処理が可能となる半導体集積回路
を提供することである。
回路は、複数の階層マクロを搭載する場合、各階層マク
ロ内に、それぞれの内部でクロック位相を調整する位相
同期ループ(PLL)マクロを備えている。
により位相を一致させることができるので上位階層での
CTS処理では下位階層マクロのPLL入力までの遅延
対策のみを配慮すればよい。
は、上位階層のCTSバッファから、このCTSバッフ
ァに接続する複数の下位階層マクロそれぞれにおける入
力までの遅延差は小さいので、配線のみの調節でクロッ
ク遅延を同一とすることができる。
同一遅延となるように調節すればよい。
て図面を参照して説明する。
ク平面図、また図2は図1を階層別に並べ変えたブロッ
ク接続図である。
は、4つの下位階層マクロ1〜4および上位階層マクロ
5を搭載しており、2段構成を有するものとする。下位
階層マクロ1〜4および上位階層マクロ5それぞれには
PLLマクロ11〜15それぞれが搭載されている。従
って、例えば、PLLマクロ11はマクロに対する入力
を受ける一方、CTSバッファ21を介して下位階層マ
クロ1におけるフリップフロップ(FF)回路31に接
続する最終段のバッファまでループを形成している。他
のPLLマクロ12〜14も同様である。PLLマクロ
15は半導体集積回路10に対するクロック入力と下位
階層マクロの入力点までのクロック位相を一致させる。
それぞれにPLLマクロ11〜14それぞれが搭載さ
れ、上位階層マクロと下位階層マクロとの間から、遅延
ゲートとして部分的に必要とされていた全ての遅延調整
用バッファを削除していることである。
1〜15それぞれによりクロック位相を入力と出力とで
一致させることができるので、位相を一致させた後、C
TSバッファ21〜25それぞれにより遅延調整のため
のCTS処理が実行される。従って、各階層マクロ1〜
5のCTS処理は、どの階層マクロから開始されてもよ
く、その順序は任意である。
ッファ21からFF回路31までのクロック伝搬遅延を
バッファ挿入および配線長の調整により行なう。他の下
位階層マクロ2〜4も同様に同一のクロック伝搬遅延が
得られるようにバッファ挿入および配線長により調整す
る。
マクロ1〜4それぞれの内部ではPLLマクロ11〜1
4により位相差を無しにできるので、上位階層マクロ5
のCTS処理は、CTS25から各下位階層マクロ1〜
4のPLLマクロ11〜14それぞれの入力点までのク
ロック伝搬遅延をバッファ挿入および配線長の調整によ
り行なう。
このPLL25の入力点から下位階層マクロ1〜4のF
F回路31〜34それぞれの入力点までの位相差を無し
として他の半導体集積回路とのクロック位相合わせを行
なっている。
4までの総合の特性としては、下位階層マクロ1〜4の
内部でPLLマクロ11〜14それぞれによりクロック
伝搬遅延の位相を一致させるように位相調整をしている
ので、上位階層マクロ5のCTSバッファ25における
CTS処理では各下位階層マクロ1〜4の入口であるP
LLマクロ11〜14それぞれの入力点までの遅延を考
慮すればよいことになる。
で、下位階層マクロ1〜4のFF回路31〜34それぞ
れまでのクロック伝搬遅延を考慮する必要がない。この
結果、上位階層マクロ5のCTS処理において、クロッ
ク伝搬遅延の調整幅は少なくて済み、配線長の調整のみ
で容易に遅延調整ができるので、遅延バッファの挿入に
よる遅延調整は不要となる。
位階層マクロそれぞれにPLLマクロを備えて下位階層
マクロ内部のクロック伝搬遅延に対する位相を一致させ
て位相差を無しにできるので、上位階層マクロのCTS
処理では、下位階層マクロ内のクロック伝搬遅延を配慮
する必要がなく、かつ下位階層マクロの入力点までのク
ロック伝搬遅延の調整幅は小さい。従って、配線のみで
遅延の調整が可能であるのみならず、調整幅が小さいの
で、配線のばらつきが少ない。また、このCTS処理の
ために遅延調整用のバッファなどを遅延ゲートとして用
いていないので、トランジスタのプロセスばらつきも少
ない。
図ることができるという効果を得ることができるので、
高速の半導体集積回路を得ることができる。
ある。
接続図である。
接続図である。
ープ)マクロ 21、22、23、24、25 CTSバッファ 31、32、33、34 FF(フリップフロップ)
回路
Claims (6)
- 【請求項1】 複数の階層マクロを搭載する半導体集積
回路において、各階層マクロ内に、それぞれの内部でク
ロック位相を調整する位相同期ループ(PLL)マクロ
を備えることを特徴とする半導体集積回路。 - 【請求項2】 請求項1において、上位階層マクロ内の
位相同期ループは半導体集積回路入力と各下位階層マク
ロそれぞれの入力とのクロック位相を一致させ、かつ各
下位階層マクロの位相同期ループはそれぞれのマクロ内
部のクロック位相を一致させることを特徴とする半導体
集積回路。 - 【請求項3】 請求項2において、上位階層マクロのC
TS(ClockTree Synthesis)バッ
ファから、このクロック伝搬遅延バッファに複式接続す
る複数の下位階層マクロそれぞれにおける入力までのク
ロック遅延を同一とする配線を有することを特徴とする
半導体集積回路。 - 【請求項4】 請求項3において、複数の下位階層マク
ロそれぞれの内部では、下位階層マクロそれぞれが同一
のクロック遅延を有するクロック伝搬遅延バッファおよ
び内部配線を有することを特徴とする半導体集積回路。 - 【請求項5】 複数の階層マクロを搭載する半導体集積
回路の製造方法において、各階層マクロそれぞれの内部
に位相同期ループマクロを備え、それぞれの階層マクロ
内部でクロック位相を一致させる回路を形成することを
特徴とする半導体集積回路の製造方法。 - 【請求項6】 請求項5において、上位階層マクロの出
力を、接続する複数の下位階層マクロそれぞれにおける
入力に接続する配線を、それぞれのクロック遅延が同一
となるように調整する一方で、複数の下位階層マクロそ
れぞれでは内部のクロック伝搬遅延バッファおよび配線
の少なくとも一方で同一のクロック遅延を有するように
調整することを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09924099A JP3387847B2 (ja) | 1999-04-06 | 1999-04-06 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09924099A JP3387847B2 (ja) | 1999-04-06 | 1999-04-06 | 半導体集積回路およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000294737A true JP2000294737A (ja) | 2000-10-20 |
JP3387847B2 JP3387847B2 (ja) | 2003-03-17 |
Family
ID=14242181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09924099A Expired - Fee Related JP3387847B2 (ja) | 1999-04-06 | 1999-04-06 | 半導体集積回路およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3387847B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006197569A (ja) * | 2004-12-13 | 2006-07-27 | Samsung Electronics Co Ltd | ポイント拡散クロックの分配ネットワーク及びクロックの分配方法 |
JP2008022557A (ja) * | 2006-07-12 | 2008-01-31 | Agere Systems Inc | 複数のメモリのための信号バッファリングおよびリタイミング回路 |
US7610504B2 (en) | 2004-07-26 | 2009-10-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
JP2011524670A (ja) * | 2008-05-27 | 2011-09-01 | アスペン・アクイジション・コーポレーション | クロックバッファおよびマルチプルフリップフロップを使用する節電回路 |
-
1999
- 1999-04-06 JP JP09924099A patent/JP3387847B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7610504B2 (en) | 2004-07-26 | 2009-10-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
US7650521B2 (en) | 2004-07-26 | 2010-01-19 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having a first power supply region and a second power supply region in which power supply voltage changes |
JP2006197569A (ja) * | 2004-12-13 | 2006-07-27 | Samsung Electronics Co Ltd | ポイント拡散クロックの分配ネットワーク及びクロックの分配方法 |
JP2008022557A (ja) * | 2006-07-12 | 2008-01-31 | Agere Systems Inc | 複数のメモリのための信号バッファリングおよびリタイミング回路 |
JP2011524670A (ja) * | 2008-05-27 | 2011-09-01 | アスペン・アクイジション・コーポレーション | クロックバッファおよびマルチプルフリップフロップを使用する節電回路 |
US8471597B2 (en) | 2008-05-27 | 2013-06-25 | Qualcomm Incorporated | Power saving circuit using a clock buffer and multiple flip-flops |
Also Published As
Publication number | Publication date |
---|---|
JP3387847B2 (ja) | 2003-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5239206A (en) | Synchronous circuit with clock skew compensating function and circuits utilizing same | |
US7096436B2 (en) | Macro design techniques to accommodate chip level wiring and circuit placement across the macro | |
US7610504B2 (en) | Semiconductor integrated circuit | |
JP2005513626A (ja) | 混在する領域クロック用のクロックツリーシンセシス | |
JPH05159080A (ja) | 論理集積回路 | |
JP2002245109A (ja) | 半導体集積回路の設計方法及び設計システム | |
JP2000294737A (ja) | 半導体集積回路およびその製造方法 | |
EP0544164A1 (en) | Semi custom-made integrated circuit having clock synchronous circuit improved in clock skew | |
US6664839B2 (en) | Semiconductor integrated circuit having reduced crosstalk interference on clock signals | |
JP2000276504A (ja) | 論理接続情報変換装置 | |
JP3139750B2 (ja) | タイミング調整方法 | |
JP3214447B2 (ja) | クロックスキュー補償機能付きioバッファ回路及びそれを用いた半導体集積回路 | |
JP2002023886A (ja) | 半導体集積回路 | |
JP3178127B2 (ja) | 自動レイアウト手法による半導体集積回路のブロック配置方法 | |
JP3397217B2 (ja) | 半導体集積回路 | |
JP2007109773A (ja) | 大規模半導体集積回路装置 | |
JP2953384B2 (ja) | 半導体集積回路のクロックツリー形成方法 | |
JP2908447B1 (ja) | 半導体集積回路のレイアウト方法 | |
JP2004302819A (ja) | 半導体集積回路のレイアウト設計方法 | |
JPH09146655A (ja) | クロック分配方法 | |
JPH10242392A (ja) | 半導体集積回路及び半導体集積回路のレイアウト方法 | |
JP2000114468A (ja) | 半導体集積回路 | |
JPH09214476A (ja) | 半導体集積回路 | |
JP2001319975A (ja) | クロック位相調整システム及びクロックツリー設計方法 | |
JP2001267428A (ja) | 半導体集積回路のレイアウト方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021211 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120110 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130110 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130110 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140110 Year of fee payment: 11 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |