JP3397217B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期型半導体集積回路
におけるクロック分配に係り、詳細には、遅延時間可変
回路、位相比較器、制御回路によって、ＬＳＩ内の配線
で生じるクロックスキューを低減する半導体集積回路に
関する。

【０００２】

【従来の技術】近年、各種プロセッサーの開発が盛んに
進められており、動作周波数が１００ＭＨｚ以上のタイ
プも出現し、また、ＬＳＩの高速化に伴い同期型ＬＳＩ
設計の鍵となるのがタイミング設計である。高速動作お
よび正常動作を容易に達成するためには、同期型ＬＳＩ
内で動作の基準信号となるクロック信号がＬＳＩの各レ
ジスタヘ到達する時間を可能な限り一致させることが必
要である。

【０００３】ところが、実際には、チップ面積の増大、
高集積化によるトランジスタ数の増大、および配線長の
増大によって、クロックスキューが増大し、これによっ
て、同期型ＬＳＩの動作速度の低減や誤動作が生じる。
なお、クロックスキューとは、クロック信号が各レジス
タに到達する時刻の差である。

【０００４】単一クロックで同期動作を行なう場合、レ
ジスタのデータ転送時における最高動作速度と正常動作
との条件を、次のように表現することができる。 ｔ_setup ＜ｔ_cycle −ｔ_delay ＋ｔ_skew ……（１） ｔ_hold＜ｔ_delay −ｔ_skew ……………………（２） ここで、ｔ_setup は、レジスタのセットアップ時間、ｔ
_cycle は、クロック信号のサイクル時間、ｔ_delay は、
レジスタ間のデータ転送遅延時間、ｔ_skewは、データ受
け入れ側のレジスタにクロックが到達した時刻からデー
タ送出側のレジスタへクロックが到達した時刻を引いた
時間、ｔ_holdは、レジスタのホールド時間である。

【０００５】クロックスキユーｔ_skewが負の値を持つ場
合、上記式（１）から、ｔ_cycle が大きくなり、最高動
作速度の劣化につながるという問題が生じ、一方、クロ
ックスキユーｔ_skewが正の値を持つ場合、上記式（２）
から、ｔ_delay を大きくしなければならず、誤動作の可
能性が生じるという問題が生じる。

【０００６】これらの問題を解決するために、クロック
スキューの低減を目的とする各種クロック分配方法が提
案され、これらクロック分配方法を大別すると、一括ド
ライブ方式とバランスツリー方式と両者を併用する方式
とがある。「一括ドライブ方式」は、幅広の幹線とそこ
から引き出された各支線とを一つのドライバで駆動し、
途中にバッファを介在させることなく、ＬＳＩ内部の全
てのレジスタにクロックを供給する方式である。「バラ
ンスツリー方式」は、分岐先のバランスを考慮してツリ
ー状に配線し、複数段のバッファを介在させることによ
って、ＬＳＩ内部の各レジスタにクロック信号を供給す
る方式である。

【０００７】図７は、一括ドライブ方式で外部クロック
信号を分配する際に、配線遅延時間を抹殺する従来のク
ロック分配法を示すブロック図である。

【０００８】図７に示す従来例において、クロック信号
Ｓ１２は、外部クロック信号ＣＫが遅延時間可変回路１
００１とバッファ９０１と配線９５１とを経由した信号
であり、このクロック信号Ｓ２がバッファ９０２に送ら
れ、バッファ９０２の出力端子でクロック信号Ｓ１２が
分配される。また、クロック信号Ｓ１２が配線９５２と
バッファ９０３と遅延時間可変回路１００２とを経由し
た後の信号が、位相比較回路１００４の比較信号Ｓ１３
である。また、外部クロック信号ＣＫは、遅延時間回路
１００３で遅延されて基準信号Ｓ１になり、この基準信
号Ｓ１１が位相比較回路１００４に入力される。

【０００９】ここで、配線９５１と９５２との電気長は
同一であり、遅延時間可変回路１００１、バッファ９０
１、９０３、遅延時間可変回路１００２、位相比較回路
１００４、遅延時間回路１００３は、外部クロック信号
供給源近傍にあり、それぞれを接続する配線の長さは無
視できるものとする。

【００１０】

【発明が解決しようとする課題】上記従来回路におい
て、同一の制御信号に対して遅延時間可変回路１００１
と１００２との遅延時間は互いに同一であり、その遅延
時間をｔ_delay とし、また、バッファ９０１と９０２と
の遅延時間は同一であり、その遅延時間をＴ_pdとし、電
気長の等しい配線９５１と９５２とにおける遅延時間を
Ｔ_lineとし、遅延時間回路１００３の遅延時間をＴ_ref
とする。

【００１１】外部クロック信号ＣＫから信号Ｓ１２まで
の遅延時間は、ｔ_delay ＋Ｔ_pd＋Ｔ_lineであり、したが
って、外部クロック信号ＣＫから信号Ｓ１３までの遅延
時間は、２（ｔ_delay ＋Ｔ_pd＋Ｔ_line）であり、外部ク
ロック信号ＣＫから遅延時間回路１００３の出力信号Ｓ
１１までの遅延時間は、Ｔ_ref である。そして、位相比
較回路１００４が信号Ｓ１１とＳ１３とを比較し、位相
比較回路１００４の出力信号に基づいて、信号Ｓ１１と
Ｓ１３との位相を一致させるように、遅延時間可変回路
１００１と１００２とにおける遅延時間を調整すると、
遅延時間可変回路１００１と１００２との時間分解能の
範囲内で、Ｔ_ref ≒２（ｔ_delay ＋Ｔ_pd＋Ｔ_line）にな
り、信号Ｓ１３の到達遅延時間は、配線９５１と９５２
との電気長に依存しなくなる。

【００１２】この場合、上記のように、外部クロック信
号ＣＫが信号Ｓ１２になるまでの遅延時間は、外部クロ
ック信号ＣＫが信号Ｓ１３になるまでの遅延時間の半分
であるので、これと同様に、信号Ｓ１２の到達遅延時間
は配線９５１の電気長に依存しなくなる。このように、
位相比較回路と１組の遅延時間可変回路と配線とを用い
ることによって、配線遅延時間を抹殺することができ
る。

【００１３】しかし、クロック信号の分配先１つについ
て遅延時間可変回路を２つ必要とするので、クロック信
号の分配先がｎ個存在していると、遅延時間可変回路を
２ｎ個必要とするという問題がある。

【００１４】本発明の第１の目的は、信号発生源から供
給された信号を所定地点に供給し、その所定地点におけ
る遅延時間を遅延時間可変回路によって制御する場合、
遅延時間可変回路の使用個数を少なくすることができる
半導体集積回路を提供することである。

【００１５】本発明の第２の目的は、信号発生源から供
給された信号をｎ個の地点に分岐して供給し、配線容量
と配線抵抗とに起因するクロックスキューを遅延時間可
変回路によって低減させる場合、遅延時間可変回路の使
用個数を少なくすることができる半導体集積回路を提供
することである。

【００１６】

【課題を解決するための手段】本発明は、信号発生源か
ら送られた第１の信号を固定的に所定時間だけ遅延させ
た信号を基準信号とし、バッファと配線とが直列接続さ
れた第１の直列回路、遅延時間可変回路、第１の直列回
路と同様の第２の直列回路を通過した第１の信号を比較
信号とし、基準信号と比較信号とを位相比較した結果に
応じた制御信号によって遅延時間可変回路を制御し、基
準信号と比較信号との位相差が０になったときに、上記
制御信号の値を２で割った値を上記制御信号として遅延
時間可変回路に供給するものである。

【００１７】

【作用】本発明は、信号発生源から送られた第１の信号
を固定的に所定時間だけ遅延させた信号を基準信号と
し、バッファと配線とが直列接続された第１の直列回
路、遅延時間可変回路、第１の直列回路と同様の第２の
直列回路を通過した第１の信号を比較信号とし、基準信
号と比較信号とを位相比較した結果に応じた制御信号に
よって遅延時間可変回路を制御し、基準信号と比較信号
との位相差が０になったときに、上記制御信号の値を２
で割った値を上記制御信号として遅延時間可変回路に供
給するので、信号発生源から供給された信号を所定地点
に供給し、その所定地点における遅延時間を遅延時間可
変回路によって制御する場合、遅延時間可変回路の使用
個数を少なくすることができる。

【００１８】

【実施例】図１は、本発明の第１実施例を示し、クロッ
ク信号ＣＫの位相補正を示す回路図である。

【００１９】この第１実施例は、特定の位置の信号Ｓ５
の位相を、遅延時間回路８０１の出力信号である基準信
号Ｓ２の位相に揃える回路である。

【００２０】つまり、第１実施例は、信号発生源から送
られた第１の信号Ｓ１を遅延時間回路８０１が固定的に
所定時間だけ遅延させ、この遅延された信号を基準信号
Ｓ２とし、バッファ９０２、９０３と金属配線９５１と
が直列接続された第１の直列回路、遅延時間可変回路８
０２、第１の直列回路と同様のバッファ９０４、９０５
と金属配線９５２とが直列接続された第２の直列回路を
通過した第１の信号Ｓ１を比較信号Ｓ６とし、基準信号
Ｓ２と比較信号Ｓ６とを位相比較回路８２１が位相比較
し、この位相比較結果に応じて制御回路８４１が制御信
号Ｓ１０１を出力し、この制御信号Ｓ１０１によって遅
延時間可変回路８０２を制御し、この結果、基準信号Ｓ
２と比較信号Ｓ６との位相差が０になったときに、制御
信号Ｓ１０１の値を２で割った値に、位相比較回路８２
１による遅延時間に対応する固定値を加算した値を新た
な制御信号Ｓ１０１とし、この新たな制御信号Ｓ１０１
を遅延時間可変回路８０２に供給するものである。

【００２１】次に、図１に示す回路を具体的に説明す
る。

【００２２】クロック信号ＣＫは、バッファ９０１に入
力され、このバッファ９０１の出力信号Ｓ１は、バッフ
ァ９０１の近傍にあるバッファ９０２と、遅延時間回路
８０１とに印加される。

【００２３】バッファ９０２の出力端子は、半導体集積
回路内の金属配線９５１（電気長はｌ₁ ）を介してバッ
ファ９０３に接続され、バッファ９０３の出力信号Ｓ４
は、その近傍にある遅延時間可変回路８０２に印加され
る。遅延時間可変回路８０２の出力信号Ｓ５は、その近
傍にあるバッファ９０４に印加され、バッファ９０４の
出力端子は、半導体集積回路内の金属配線９５２（電気
長はｌ₁ ）を介して、位相比較回路８２１の近傍にある
バッファ９０５に接続される。バッファ９０５の出力信
号は、位相比較回路８２１の比較信号Ｓ６になり、位相
比較回路８２１に印加される。

【００２４】遅延時間回路８０１、遅延時間可変回路８
０２は、５ビットの制御信号によって、その入力信号か
ら出力信号までの遅延時間を可変に設定できる回路であ
り、遅延時間回路８０１と遅延時間可変回路８０２と
は、制御信号に対する遅延時間応答特性が互いに同一で
ある。なお、遅延時間回路８０１は、遅延時間が固定さ
れている回路であり、制御信号を固定することによって
固定遅延時間回路を実現している。つまり、遅延時間回
路８０１を制御する５ビットの制御信号を全てローに設
定し、遅延時間回路８０１の遅延時間を最大に設定して
ある。また、遅延時間回路８０１の出力信号は、位相比
較回路８２１の基準信号Ｓ２である。

【００２５】位相比較回路８２１は、バッファ９０４、
金属配線９５２、バッファ９０５を経由した比較信号Ｓ
６の位相を基準信号Ｓ２の位相と比較する回路である。
基準信号Ｓ２に対して比較信号Ｓ６の位相が遅れている
場合には、基準信号Ｓ２の立ち上がりエッジから比較信
号Ｓ６の立ち上がりエッジの期間、位相比較回路８２１
の出力ＵＰ信号がローになり、逆に、基準信号Ｓ２に対
して比較信号Ｓ６の位相が進んでいる場合は、比較信号
Ｓ６の立ち上がりエッジから基準信号Ｓ２の立ち上がり
エッジの期間、位相比較回路８２１の出力ＤＯＷＮ信号
がローになり、その他の場合は、位相比較回路８２１の
出力ＵＰ信号、出力ＤＯＷＮ信号がともにハイになる。

【００２６】制御回路８４１は、位相比較回路８２１の
出力ＵＰ信号、出力ＤＯＷＮ信号に基づいて、５ビット
の制御信号Ｓ１０１を発生する回路である。

【００２７】遅延時間回路８０１の出力信号Ｓ２は、そ
の近傍に位置する位相比較回路８２１とバッファ９０６
とに印加され、位相比較回路８２１の基準信号になる。
また、バッファ９０６の出力信号Ｓ３は、制御回路８４
１に印加される。

【００２８】位相比較回路８２１の出力信号ＵＰ信号、
出力ＤＯＷＮ信号は、ともに制御回路８４１の入力信号
になり、位相比較回路８２１の出力信号ＵＰ信号、出力
ＤＯＷＮ信号に基づいて、制御回路８４１が５ビットの
制御信号Ｓ１０１を発生し、制御信号Ｓ１０１は遅延時
間可変回路８０２に印加される。

【００２９】遅延時間回路８０１、遅延時間可変回路８
０２は同一特性を有するので、ここでは、代表して遅延
時間可変回路８０２について説明する。

【００３０】遅延時間可変回路８０２の５ビットの制御
信号を、Ａ₁ 、Ａ₂ 、Ａ₃ 、Ａ₄ 、Ａ₅ とし、遅延時間
を△ｔ_v とすると、遅延時間可変回路８０２の制御信号
に対する遅延時間特性は下記のようになり、制御信号に
対して線形な遅延時間特性を有する。

【００３１】

【数１】 ただし、△Ｔ_const は、固定遅延値であり、△ｔ_o は、
時間分解能に相当するものである。

【００３２】図２は、上記実施例における制御回路８４
１の内部回路の一例を示すブロック図である。

【００３３】図２において、カウンタ７２１は５ビット
のアップカウンタであり、信号ＣＬＮによって初期化さ
れた後、インバータ７１１とＮＯＲ回路７１６とがＵＰ
信号、ＤＯＷＮ信号の値を論理演算し、この演算結果で
ある信号５１に基づいて、カウンタ７２１がカウントア
ップする。

【００３４】バッファ９０６が出力するクロック信号Ｓ
３の１０サイクルの間、カウンタ７２１の出力信号５２
の最下位ビット（ＬＳＢ）が連続して変化しないことを
比較器７３１が検出し、このときに、比較器７３１の出
力信号５３がハイになる。信号ＣＬＮによって比較器７
３１が初期化された状態では、比較器７３１の出力信号
５３はローである。なお、比較器７３１の出力信号５３
が一旦、ハイになると、信号ＣＬＮによって初期化され
ない限り、比較器７３１の出力は変化しない。比較器７
３１の出力信号５３がローからハイに遷移する際に、カ
ウンタ７２１の出力信号５２のうちの下位４ビットだけ
がレジスタ７４１に取り込まれる。

【００３５】加算器７５１は、レジスタ７４１の出力信
号５４である４ビットに固定値を加算し、この加算結果
の５ビットを信号５５として出力するものである。セレ
クタ７６１は、比較器７３１の出力信号５３がローの場
合（比較器７３１が初期化されている場合）に、カウン
タ７２１の出力信号５２を選択し、比較器７３１の出力
信号５３がハイの場合（クロック信号Ｓ３の１０サイク
ルの間、カウンタ７２１の出力信号５２の最下位ビット
が連続して変化しない場合）に、加算器７５１の出力信
号５５を選択し、この選択された５ビットの信号を制御
信号Ｓ１０１として出力するものである。

【００３６】次に、上記実施例の動作について説明す
る。

【００３７】上記実施例における動作は、第１段階（基
準信号Ｓ２と比較信号Ｓ６との位相を揃える段階）と、
第２段階（遅延時間可変回路８０２の出力信号Ｓ５と基
準信号Ｓ２との位相を揃える段階）とに分けられる。

【００３８】上記実施例における動作の第１段階とし
て、位相比較回路８２１が基準信号Ｓ２と比較信号Ｓ６
とを比較したときに、初期状態では、配線９５１と９５
２とにおける遅延によって、基準信号Ｓ２に対して比較
信号Ｓ６の位相が遅れている。したがって、位相比較回
路８２１の出力信号ＵＰ信号、出力ＤＯＷＮ信号に基づ
いて、制御回路８４１の出力信号Ｓ１０１は、初期状態
の［０００００］から［００００１］に＋１だけ変化
し、遅延時間可変回路８０２における遅延時間を△ｔ_o
だけ減少させる。この結果を受けて、基準信号Ｓ２と比
較信号Ｓ６との位相比較を位相比較回路８２１が再び行
ない、位相差を検出すれば、上記と同様に、制御回路８
４１の出力信号Ｓ１０１が＋１される。

【００３９】上記過程を繰り返すことによって、最終的
には、位相比較回路８２１が、基準信号Ｓ２と比較信号
Ｓ６との位相差を検出できなくなる。したがって、制御
回路８４１内のカウンタ７２１の出力信号５２が変化し
なくなる。これによって、第１の段階が終了する。

【００４０】上記実施例における動作の第２段階とし
て、バッファ９０６が出力するクロック信号Ｓ３の１０
サイクルの間、カウンタ７２１の出力信号５２が、連続
して変化しないと、基準信号Ｓ２と比較信号Ｓ６との位
相が一致していることになり、その後、基準信号Ｓ２と
信号Ｓ５との位相を揃えるための論理演算を、制御回路
８４１が行なう。

【００４１】つまり、制御回路８４１内のカウンタ７２
１の出力信号５２を２で割った値に固定値を加える演算
を、制御回路８４１が行ない、この演算結果の値である
制御信号Ｓ１０１を遅延時間可変回路８０２に供給す
る。上記加算する固定値は、位相比較回路８２１の位相
誤差と遅延時間可変回路８０２の時間分解能とバッファ
９０２〜９０８の固有遅延時間とによって定まる値であ
る。たとえば、位相誤差が２００ｐｓ、時間分解能が１
００ｐｓ、バッファ９０２〜９０８の固有遅延時間が１
００ｐｓである場合には、上記固定値は１〜２である。

【００４２】上記実施例において、位相比較回路８２１
の位相誤差、バッファの固有遅延時間を無視することが
できるならば、上記固定値を上記加算の対象にする必要
がなく、つまり、制御回路８４１内のカウンタ７２１の
出力信号５２を２で割った値に、固定値を加えなくても
よい。

【００４３】上記第１段階、第２段階を実行することに
よって、配線の電気長とは無関係に、遅延時間可変回路
８０２の時間分解能の範囲内で、基準信号Ｓ２に対して
遅延時間可変回路８０２の出力信号Ｓ５の位相を揃える
ことができる。

【００４４】なお、上記実施例において、遅延時間回路
８０１は遅延時間が固定されている回路である。遅延時
間回路８０１は、遅延時間可変回路８０２と同一の特性
を有する回路であるが、制御信号を固定することによっ
て固定遅延時間回路を実現している。このようにした理
由は、デバイスパラメータのバラツキに対するマージン
が大きくなるためであり、また、制御回路の構成が容易
になるためである。

【００４５】上記実施例において、信号Ｓ１から信号Ｓ
４までの遅延時間と、信号Ｓ５から信号Ｓ６までの遅延
時間とを合計した遅延時間を、Ｔdelay_totalとすると、
遅延時間可変回路８０２の遅延時間可変範囲△ｔ_v につ
いては、△ｔ_v ≧Ｔdelay_totalであることが必要条件に
なる。

【００４６】また、金属配線９５１と９５２とは、半導
体集積回路内においてペアーとしてレイアウトすること
が望ましい。具体的には、金属配線９５１と９５２と
を、隣接して並行して配線するか、またはＧＮＤ線を挟
んで並行して配線し、並行した部分は全て同種の金属配
線とし、配線幅も一致させる。このようにする理由は、
配線長のみ同一としても、異種金属配線レイヤー間の容
量や、同一金属配線レイヤー間の容量を考慮すると、同
一配線長でも容量が異なる場合があり、電気長が一致し
なくなるからである。したがって、ペアー配線扱とし、
大部分同一経路をレイアウトすることによって、上記影
響を低減することができる。なお、上記実施例では、遅
延時間可変回路８０２の遅延特性を式（３）で与えた
が、遅延時間可変回路８０２の遅延特性を、以下の式
（４）で与えるようにしてもよい。

【００４７】

【数２】 この場合、遅延時間回路８０１の制御信号を全てハイに
し、制御信号Ｓ１０１の初期値を全てハイにし、制御回
路８４１の論理を一部変更すれば対応できる。

【００４８】また、金属配線９５１の配線途中にバッフ
ァを挿入し、そのバッファの位置がバッファ９０２から
金属配線の電気長ｌ_x である場合には、金属配線９５２
においても、バッファ９０４から金属配線の電気長ｌ_x
の位置にバッファを設置すればよい。

【００４９】さらに、遅延時間回路８０１、遅延時間可
変回路８０２の制御信号として５ビット以外の信号を使
用してもよく、制御信号Ｓ１０１のビット数は遅延時間
可変回路の可変範囲と時間分解能とによって適切な値が
定まり、ビット数に応じて制御回路８４１の論理を一部
変更する。

【００５０】上記実施例では、信号Ｓ３に対して入カデ
ータが連続して１０サイクルの間、同一である場合、比
較器７３１の出力信号５３を変化させているが、この代
わりに、入カデータが連続して１０サイクル以外の間、
同一である場合に、信号５３を変化させるようにしても
よい。

【００５１】また、ＰＬＬ等の進相手段を介して外部ク
ロック信号ＣＫの位相を一旦、進めてから、上記回路に
供給し、しかも外部クロック信号ＣＫと基準信号Ｓ２と
の位相を揃えておけば、外部クロック信号ＣＫと信号Ｓ
５との位相を揃えることができる。つまり、信号発生源
と所定点との間に、信号の位相を進める進相手段を設
け、信号発生源と所定点との間における信号と基準信号
Ｓ２との位相を揃えれば、信号発生源と所定点との間に
おける信号と信号Ｓ５との位相を揃えることができる。

【００５２】上記実施例によれば、クロック信号の分配
先がｎ個ある場合にｎ個の遅延時間可変回路を設けるだ
け、クロックスキューを低減することができるので、従
来と比べて遅延回路の個数が半減し、小面積かつ低消費
電力でクロックスキューを低減することができる。

【００５３】つまり、上記実施例は、信号発生源から所
定点まで接続し、信号発生源から供給された所定点にお
ける信号を第１の信号とする半導体集積回路において、
第１の信号を、固定的に所定時間だけ遅延させる遅延時
間回路と、バッファと配線とが直列接続された第１の直
列回路と、この第１の直列回路におけるバッファと同じ
電気的特性を有するバッファと、第１の直列回路におけ
る配線とほぼ同じ電気的特性を有する配線とが直列接続
された第２の直列回路と、第１の直列回路と第２の直列
回路との間に接続され、所定の制御信号によって遅延時
間を変化可能である遅延時間可変回路と、遅延時間回路
によって遅延された信号を基準信号とし、第１の直列回
路と遅延時間可変回路と第２の直列回路とを通過した第
１の信号を比較信号とし、基準信号の位相と比較信号の
位相とを比較する位相比較回路と、この位相比較回路の
出力信号に応じた制御信号を遅延時間可変回路に出力す
る制御回路とを有し、制御回路が遅延時間可変回路の遅
延時間を制御した結果、基準信号と比較信号との位相差
を位相比較回路が検出できなくなったときに、制御信号
の値を２で割った値を制御信号として、遅延時間可変回
路に供給し、遅延時間可変回路の出力端子における信号
を、位相制御すべき信号として使用するものである。こ
のようにすることによって、信号発生源から供給された
信号を、所定地点に供給する場合、その所定地点におけ
る遅延時間を遅延時間可変回路によって制御する場合、
遅延時間可変回路の使用個数を少なくすることができ
る。

【００５４】また、上記第１の直列回路と上記第２の直
列回路と上記遅延時間可変回路とで構成される組を複数
設け、所定点を分岐出発点とし、信号発生源から分岐出
発点まで接続し、信号発生源から供給された分岐出発点
における信号を第１の信号とし、バッファと配線とによ
って、複数個の地点に第１の信号をツリー状に分配し、
上記各組における遅延時間可変回路の出力端子における
各信号を位相制御すれば、信号発生源から供給された信
号を、ｎ個の地点に分岐して供給し、配線容量と配線抵
抗とに起因するクロックスキューを遅延時間可変回路に
よって低減させることができ、しかも、遅延時間可変回
路の使用個数を少なくすることができる。

【００５５】さらに、基準信号と比較信号との位相差を
位相比較回路が検出できなくなったときに、制御信号の
値を２で割った値に、位相比較回路における位相誤差と
遅延時間可変回路の時間分解能とバッファの固有遅延時
間とによって定まる固定値を加算し、この加算した値を
制御信号として、遅延時間可変回路に供給れば、位相誤
差、バッファの固有遅延時間を減少させることができ、
クロックスキューをさらに少なくすることができる。

【００５６】図３は、本発明の第２実施例を示す回路図
である。

【００５７】この第２実施例は、特定の位置の信号Ｓ５
の位相を基準信号Ｓ２の位相に揃える回路である。

【００５８】第２実施例は、基本的には第１実施例と同
じであり、第１実施例におけるバッファ９０２と金属配
線９５１とバッファ９０３とで構成される第１の直列回
路が、第１実施例における遅延時間可変回路８０２とバ
ッファ９０４との間に設けられ、第１実施例におけるバ
ッファ９０１と遅延時間可変回路８０２との間が短絡さ
れたものである。また、バッファ９０３と９０４との間
の信号が特定の位置の信号Ｓ５である。

【００５９】図３において、遅延時間回路８０１、遅延
時間可変回路８０２は、５ビットの制御信号によって、
入力信号から出力信号までの遅延時間を可変して設定可
能な回路であり、遅延時間回路８０１と遅延時間可変回
路８０２とは、制御信号に対する遅延時間応答特性は同
一である。

【００６０】位相比較回路８２１は、基準信号Ｓ２に対
する比較信号Ｓ６の位相を比較するものであり、基準信
号Ｓ２に対して比較信号Ｓ６の位相が遅れている場合に
は、基準信号Ｓ２の立ち上がりエッジから比較信号Ｓ６
の立ち上がりエッジの期間の間、位相比較回路８２１の
出力ＵＰ信号がローになり、逆に、基準信号Ｓ２に対し
て比較信号Ｓ６の位相が進んでいる場合には、比較信号
Ｓ６の立ち上がりエッジから基準信号Ｓ２の立ち上がり
エッジの期間の間、位相比較回路８２１の出力ＤＯＷＮ
信号がローになり、その他の場合は出力ＵＰ信号、出力
ＤＯＷＮ信号ともにハイになる。

【００６１】制御回路８４１は、位相比較回路８２１の
出力ＵＰ信号、出力ＤＯＷＮ信号に基づいて、５ビット
の制御信号Ｓ１０１を発生する回路である。クロック信
号ＣＫは、バッファ９０１の入力信号であり、このバッ
ファ９０１の出力信号Ｓ１は、バッファ９０１の近傍に
ある遅延時間回路８０１とバッファ９０２とに印加され
る。

【００６２】バッファ９０２の出力端子は、半導体集積
回路内の金属配線９５１（電気長ｌ₁ ）を介してバッフ
ァ９０３に接続され、バッファ９０３の出力信号Ｓ５
は、その近傍にあるバッファ９０４に印加されている。
バッファ９０４の出力端子は、半導体集積回路内の金属
配線９５２（電気長ｌ₁ ）を介して、位相比較回路８２
１の近傍にある遅延時間可変回路８０２に接続されてい
る。

【００６３】遅延時間可変回路８０２の出力信号Ｓ６
は、位相比較回路８２１の比較信号として位相比較回路
８２１に印加される。遅延時間回路８０１の５ビットの
制御信号は全てローであり、遅延時間回路８０１の遅延
時間が最大に設定されている。遅延時間回路８０１の出
力信号Ｓ２は、その近傍に位置する位相比較回路８２１
とバッファ９０６とに印加され、遅延時間回路８０１の
出力信号Ｓ２は、位相比較回路８２１の基準信号であ
る。バッファ９０６の出力信号Ｓ３は、制御回路８４１
に印加される。

【００６４】位相比較回路８２１の出力信号ＵＰ信号、
出力ＤＯＷＮ信号は、ともに制御回路８４１に入力さ
れ、位相比較回路８２１の出力ＵＰ信号、出力ＤＯＷＮ
信号に基づいて、制御回路８４１が５ビットの制御信号
Ｓ１０１を出力し、この制御信号Ｓ１０１は遅延時間可
変回路８０２に印加される。

【００６５】遅延時間回路８０１、遅延時間可変回路８
０２は、互いに同一特性を有し、制御回路８４１の構成
は、図２に示されている。

【００６６】次に、第２実施例の動作について説明す
る。

【００６７】第２実施例における動作は、第１段階（基
準信号Ｓ２と比較信号Ｓ６との位相を揃える段階）と、
第２段階（出力信号Ｓ５と基準信号Ｓ２との位相を揃え
る段階）とに分けられる。

【００６８】第２実施例における動作の第１段階とし
て、基準信号Ｓ２と比較信号Ｓ６とを比較するが、初期
状態では、配線９５１と９５２とにおける遅延によっ
て、基準信号Ｓ２に対して比較信号Ｓ６の位相が遅れて
いる。したがって、位相比較回路８２１の出力ＵＰ信
号、出力Ｄ０ＷＮ信号に基づいて、制御回路８４１が出
力する制御信号Ｓ１０１は、初期状態の［０００００］
から［００００１］に＋１だけ変化し、遅延時間可変回
路８０２における遅延時間を△ｔ_o だけ減少させる。こ
の結果を受けて、基準信号Ｓ２と比較信号Ｓ６との位相
比較を位相比較回路８２１が再び行ない、位相差を検出
した場合は、上記と同様に、制御回路８４１の制御信号
Ｓ１０１が＋１される。

【００６９】このような過程を繰り返すことによって、
最終的には、基準信号Ｓ２と比較信号Ｓ６との位相差を
位相比較回路８２１が検出できなくなる。これによっ
て、制御回路８４１におけるカウンタ７２１の出力信号
５２が変化しなくなり、第１段階の動作が終了する。

【００７０】第２実施例における動作の第２段階とし
て、制御回路８４１内のカウンタ７２１の出力信号５２
が、制御回路８４１に入力されるクロック信号Ｓ３に対
して、連続１０サイクルの間、変化しない場合は、基準
信号Ｓ２と比較信号Ｓ６との位相が一致したことにな
り、次に、基準信号Ｓ２とＳ５との位相を揃えるための
論理演算を制御回路８４１が行なう。このために、制御
回路８４１におけるカウンタ７２１の出力信号の値を２
で割った値に固定値を加える演算を、制御回路８４１が
行ない、その演算結果値を制御信号Ｓ１０１として、遅
延時間可変回路８０２に供給する。上記加算する固定値
は、位相比較回路８２１の位相誤差と遅延時間可変回路
８０２の時間分解能とバッファ９０２〜９０６の固有遅
延時間とによって定まる値である。

【００７１】上記第１段階、第２段階を経て、配線の電
気長とは無関係に、遅延時間可変回路８０２の時間分解
能の範囲内で、基準信号Ｓ２に対して信号Ｓ５の位相を
揃えることができる。

【００７２】つまり、第２実施例は、信号発生源から所
定点まで接続し、信号発生源から供給された所定点にお
ける信号を第１の信号とする半導体集積回路において、
第１の信号を、固定的に所定時間だけ遅延させる遅延時
間回路と、所定の制御信号によって第１の信号の遅延時
間を変化可能である遅延時間可変回路と、バッファと配
線とが直列接続された第１の直列回路と、この第１の直
列回路におけるバッファと同じ電気的特性を有するバッ
ファと、第１の直列回路における配線とほぼ同じ電気的
特性を有する配線とが直列接続された第２の直列回路
と、遅延時間回路によって遅延された信号を基準信号と
し、遅延時間可変回路と第１の直列回路と第２の直列回
路とを通過した第１の信号を比較信号とし、基準信号の
位相と比較信号の位相とを比較する位相比較回路と、こ
の位相比較回路の出力信号に応じた制御信号を遅延時間
可変回路に出力する制御回路とを有し、遅延時間可変回
路と第２の直列回路との間に第１の直列回路が接続さ
れ、制御回路が遅延時間可変回路の遅延時間を制御した
結果、基準信号と比較信号との位相差を位相比較回路が
検出できなくなったときに、制御信号の値を２で割った
値を制御信号として、遅延時間可変回路に供給し、第１
の直列回路と第２の直列回路との接続点における信号
を、位相制御すべき信号として使用するものである。

【００７３】図４は、本発明の第３実施例を示す回路図
である。

【００７４】この第３実施例は、第２実施例において、
半導体集積回路内にクロック信号を分配する例であり、
相異なる４地点での信号の位相をそれぞれ基準信号の位
相に揃えるものであり、これによって、クロック信号を
分配する配線の電気長に関係なく、上記４地点での信号
位相を揃える例である。

【００７５】第３実施例では、チップ４００が、回路ブ
ロック４０１、４０２、４０３、４０４の４つに分割さ
れている。

【００７６】遅延時間回路８０１、遅延時間可変回路８
０２、８０３、８０４、８０５は、５ビットの制御信号
によって、その入力信号から出力信号までの遅延時間の
設定を可変できる回路であり、また、遅延時間回路８０
１、遅延時間可変回路８０２〜８０５は、制御信号に対
する遅延時間応答特性は同一である。なお、遅延時間回
路８０１自体は、遅延時間の設定を可変できるものであ
るが、上記実施例においては、遅延時間を固定してあ
る。

【００７７】位相比較回路８２１、８２２、８２３、８
２４は、それぞれ２つの信号位相を比較するものであ
り、それぞれ同一の特性を持つ回路であるため、ここで
は代表して位相比較回路８２１について説明する。

【００７８】基準信号Ｓ２に対して比較信号Ｓ６１の位
相が遅れている場合には、基準信号Ｓ２の立ち上がりエ
ッジから比較信号Ｓ６１の立ち上がりエッジの期間の
間、位相比較回路８２１の出力ＵＰ１信号がローにな
り、逆に、基準信号Ｓ２に対して比較信号Ｓ６１の位相
が進んでいる場合には、比較信号Ｓ６１の立ち上がりエ
ッジから基準信号Ｓ２の立ち上がりエッジの期間の間、
位相比較回路８２１の出力ＤＯＷＮ１信号がローにな
り、その他の場合は出力ＵＰ１信号、出力ＤＯＷＮ１信
号ともにハイになる。

【００７９】比較信号Ｓ６２に関しては、出力ＵＰ２信
号が上記出力ＵＰ１信号に相当し、出力ＤＯＷＮ２信号
が上記出力ＤＯＷＮ１信号に相当し、比較信号Ｓ６３に
関しては、出力ＵＰ３信号が上記出力ＵＰ１信号に相当
し、出力ＤＯＷＮ３信号が上記出力ＤＯＷＮ１信号に相
当し、比較信号Ｓ６４に関しては、出力ＵＰ３信号が上
記出力ＵＰ１信号に相当し、出力ＤＯＷＮ４信号が上記
出力ＤＯＷＮ１信号に相当する。

【００８０】クロック信号ＣＫは、バッファ９０１の入
力信号であり、このバッファ９０１の出力信号Ｓ１は、
バッファ９０１の近傍にある遅延時間回路８０１、遅延
時間可変回路８０２〜８０５に印加される。

【００８１】遅延時間可変回路８０２の出力端子は、そ
の近傍にあるバッファ９１２に接続され、バッファ９１
２の出力端子は、半導体集積回路内の金属配線９５１
（電気長ｌ₁ ）を介してバッファ９１３に接続されてい
る。バッファ９１３の出力信号Ｓ５１は、その近傍にあ
るバッファ９１４と９１６とに印加される。バッファ９
１６の出力信号Ｓ４０１は、回路ブロック４０１内にク
ロック信号として分配される。バッファ９１４の出力端
子は、半導体集積回路内の金属配線９５２（電気長ｌ
₁ ）を介して、位相比較回路８２１の近傍にあるバッフ
ァ９１５に接続されている。バッファ９１５の出力信号
Ｓ６１は、位相比較回路８２１の比較信号として位相比
較回路８２１に印加される。

【００８２】遅延時間可変回路８０３の出力端子は、そ
の近傍にあるバッファ９２２に接続され、バッファ９２
２の出力端子は、半導体集積回路内の金属配線９５３
（電気長ｌ₂ ）を介してバッファ９２３に接続されてい
る。バッファ９２３の出力信号Ｓ５２は、その近傍にあ
るバッファ９２４と９２６とに印加される。バッファ９
２６の出力信号Ｓ４０２は、回路ブロック４０２内にク
ロック信号として分配される。バッファ９２４の出力端
子は、半導体集積回路内の金属配線９５４（電気長ｌ
₂ ）を介して、位相比較回路８２２の近傍にあるバッフ
ァ９２５に接続されている。バッファ９２５の出力信号
Ｓ６２は、位相比較回路８２２の比較信号として位相比
較回路８２２に印加される。

【００８３】遅延時間可変回路８０４の出力端子は、そ
の近傍にあるバッファ９３２に接続され、バッファ９３
２の出力端子は、半導体集積回路内の金属配線９５５
（電気長ｌ₃ ）を介してバッファ９３３に接続されてい
る。バッファ９３３の出力信号Ｓ５３は、その近傍にあ
るバッファ９３４と９３６とに印加される。バッファ９
３６の出力信号Ｓ４０３は、回路ブロック４０３内にク
ロック信号として分配される。バッファ９３４の出力端
子は、半導体集積回路内の金属配線９５６（電気長ｌ
₃ ）を介して、位相比較回路８２３の近傍にあるバッフ
ァ９３５に接続されている。バッファ９３５の出力信号
Ｓ６３は、位相比較回路８２３の比較信号として位相比
較回路８２３に印加される。

【００８４】遅延時間可変回路８０５の出力端子は、そ
の近傍にあるバッファ９４２に接続され、バッファ９４
２の出力端子は、半導体集積回路内の金属配線９５７
（電気長ｌ₄ ）を介してバッファ９４３に接続されてい
る。バッファ９４３の出力信号Ｓ５４は、その近傍にあ
るバッファ９４４と９４６とに印加される。バッファ９
４６の出力信号Ｓ４０４は、回路ブロック４０４内にク
ロック信号として分配される。バッファ９４４の出力端
子は、半導体集積回路内の金属配線９５８（電気長ｌ
₄ ）を介して、位相比較回路８２４の近傍にあるバッフ
ァ９４５に接続されている。バッファ９４５の出力信号
Ｓ６４は、位相比較回路８２４の比較信号として位相比
較回路８２４に印加される。

【００８５】遅延時間回路８０１に供給される５ビット
制御信号は全てローであり、遅延時間回路８０１の遅延
時間が最大に設定されている。遅延時間回路８０１の出
力信号Ｓ２は、その近傍に位置する位相比較回路８２１
〜８２４とバッファ９１８とに印加される。位相比較回
路８２１〜８２４に供給される基準信号Ｓ２は、位相比
較回路８２１〜８２４の基準信号である。また、バッフ
ァ９１８の出カ信号Ｓ３は制御回路８４２に供給され
る。

【００８６】位相比較回路８２１、８２２、８２３、８
２４の各出力ＵＰ１信号、出力ＤＯＷＮ１信号、出力Ｕ
Ｐ２信号、出力ＤＯＷＮ２信号、出力ＵＰ３信号、出力
ＤＯＷＮ３信号、出力ＵＰ４信号、出力ＤＯＷＮ４信号
は、ともに制御回路８４２に入力され、位相比較回路８
２１〜８２４の各出力信号に基づいて制御回路８４２が
５ビットの制御信号Ｓ１０１を発生し、この制御信号Ｓ
１０１はラッチ８６１、８６２、８６３、８６４に供給
される。ＣＬＮ信号と制御信号Ｓ１１０とに基づいて、
ラッチ８６１〜８６４が制御信号Ｓ１０１をラッチす
る。

【００８７】ＣＬＮ信号によって制御回路８４２が初期
化された場合、制御回路８４２が出力する制御信号Ｓ１
０１を、ラッチ８６１〜８６４がラッチする。また、選
択信号Ｓ１１０によってラッチ８６１が選択された場
合、ラッチ８６１のみが制御信号Ｓ１０１をラッチし、
ラッチ８６２〜８６４は、内部データを保持する。選択
信号Ｓ１１０によってラッチ８６２が選択された場合、
ラッチ８６２のみが制御信号Ｓ１０１をラッチし、ラッ
チ８６１と８６３〜８６４とは内部データを保持する。
選択信号Ｓ１１０によってラッチ８６３が選択された場
合、ラッチ８６３のみが制御信号Ｓ１０１をラッチし、
ラッチ８６１〜８６２と８６４とは内部データを保持す
る。選択信号Ｓ１１０によってラッチ８６４が選択され
た場合、ラッチ８６４のみが制御信号Ｓ１０１をラッチ
し、ラッチ８６１〜８６３は内部データを保持する。

【００８８】ラッチ８６１〜８６４は、上記のように、
選択信号Ｓ１１０と信号ＣＬＮとによって、制御信号Ｓ
１０１をラッチするか、内部データを保持するかが決定
される回路であり、ここでは代表してラッチ８６１につ
いて主に説明する。

【００８９】図５は、上記実施例におけるラッチ８６１
の内部構成の一例を示すブロック図である。

【００９０】信号ＣＬＮがイネーブル状態であるか、選
択信号Ｓ１１０が特定の値（この場合は［０００］）で
あるときに、論理回路６１１がラッチ回路６５１のゲー
ト信号６５をイネーブルにし、このときに、制御信号Ｓ
１０１がラッチ回路６５１の出力信号Ｓ１０２になる。
信号ＣＬＮと選択信号Ｓ１１０とが上記以外の状態であ
るときに、ラッチ回路６５１は内部データを保持する。

【００９１】なお、信号ＣＬＮがイネーブル状態または
選択信号Ｓ１１０が特定の値（この場合は［００１］）
であるときに、ラッチ８６２が制御信号Ｓ１０１をラッ
チし、信号ＣＬＮがイネーブル状態または選択信号Ｓ１
１０が特定の値（この場合は［０１０］）であるとき
に、ラッチ８６３が制御信号Ｓ１０１をラッチし、信号
ＣＬＮがイネーブル状態または選択信号Ｓ１１０が特定
の値（この場合は［０１１］）であるときに、ラッチ８
６４が制御信号Ｓ１０１をラッチする。

【００９２】ラッチ８６１の出力信号Ｓ１０２によっ
て、遅延時間可変回路８０２の遅延時間が制御され、ラ
ッチ８６２の出力信号Ｓ１０３によって、遅延時間可変
回路８０３の遅延時間が制御され、ラッチ８６３の出力
信号Ｓ１０４によって、遅延時間可変回路８０４の遅延
時間が制御され、ラッチ８６４の出力信号Ｓ１０５によ
って、遅延時間可変回路８０５の遅延時間が制御され
る。

【００９３】図６は、上記実施例における制御回路８４
２の内部構成を示すブロック図である。

【００９４】制御回路８４２は、基本的には制御回路８
４１と同じであるが、チップ４００を４分割したことに
伴って、選択信号Ｓ１１０を出力するカウンタ７２２
と、カウンタ７２１等を初期化するリセット回路７７１
と、インバータ７１２、７１３、７１４と、ＮＯＲ回路
７１７、７１８、７１９と、これらの出力信号を選択す
るセレクタ７６２とが、制御回路８４１に付加された回
路である。

【００９５】カウンタ７２２は、３ビットのアップカウ
ンタであり、信号ＣＬＮで初期化された後、比較器７３
１の出力信号５７に基づいてアップカウントし、３ビッ
トの選択信号Ｓ１１０を出力するものである。

【００９６】リセット回路７７１は、信号ＣＬＮがイネ
ーブル状態であるか、または選択信号Ｓ１１０が変化し
てから、信号Ｓ３の数サイクルの期間、選択信号Ｓ１１
０が特定の値（この場合は［１００］である）であると
きに、初期化信号６０を出力するものである。

【００９７】ＮＯＲ回路７１６、７１７、７１８、７１
９は、ＵＰ１信号とＤＯＷＮ１信号、ＵＰ２信号とＤＯ
ＷＮ２信号、ＵＰ３信号とＤＯＷＮ３信号、ＵＰ４信号
とＤＯＷＮ４信号をそれぞれ論理演算し、この演算結果
を信号５１、５２、５３、５４として出力する回路であ
る。セレクタ７６２は、選択信号Ｓ１１０によってラッ
チ８６１、８６２、８６３、８６４が選択された場合、
それぞれ、信号５１、５２、５３、５４を選択し、信号
５５として出力するものである。

【００９８】カウンタ７２１は、５ビットのアップカウ
ンタであり、リセット回路７７１の出力信号６０によっ
て初期化された後、セレクタ７６２の出力信号５５に基
づいてカウントアップし、５ビットの信号５６を出力す
るものである。

【００９９】信号Ｓ３の１０サイクルの期間、カウンタ
７２１の出力信号５６の最下位ビット（ＬＳＢ）が連続
して変化しない場合、比較器７３１の出力信号５７がハ
イになる。リセット回路７７１の出力信号６０によって
比較器７３１が初期化された状態では、比較器７３１の
出力信号５７はローである。なお、比較器７３１の出力
信号５７が一旦、ハイになると、信号６０によって初期
化されない限り、比較器７３１の出力は変化しない。比
較器７３１の出力信号５７がローからハイに遷移する際
に、カウンタ７２１の出力信号５６のうち、下位４ビッ
トがレジスタ７４１に取り込まれる。

【０１００】加算器７５１は、レジスタ７４１の４ビッ
ト出力信号５８に固定値を加算した結果である５ビット
を信号５９として出力する。セレクタ７６１は、比較器
７３１の出力信号５７がローである場合に、カウンタ７
２１の出力信号５６を選択し、比較器７３１の出力信号
５７がハイである場合に、加算器７５１の出力信号５９
を選択し、このようにして選択された信号を５ビットの
制御信号Ｓ１０１として出力する。

【０１０１】次に、上記第３実施例の動作について説明
する。

【０１０２】上記第３実施例における動作は、以下の第
１段階〜第８段階に分けられる。

【０１０３】第３実施例の第１段階と第２段階とによっ
て、図４に示す基準信号Ｓ２とチップ４０１における信
号Ｓ５１との位相を揃え、第３段階と第４段階とによっ
て、基準信号Ｓ２とチップ４０２における信号Ｓ５２と
の位相を揃え、第５段階と第６段階とによって、基準信
号Ｓ２とチップ４０３における信号Ｓ５３との位相を揃
え、第７段階と第８段階とによって、基準信号Ｓ２とチ
ップ４０４における信号Ｓ５４との位相を揃える。この
結果、異なる電気長を有する配線を介して、信号供給源
から分配された相異なる４地点の信号Ｓ５１〜Ｓ５４の
位相を揃えることができる。

【０１０４】信号ＣＬＮによって初期化された直後にお
いて、制御回路８４２内のカウンタ７２２の出力選択信
号Ｓ１１０は［０００］であり、この選択信号Ｓ１１０
によってラッチ８６１が選択され、制御回路８４２の出
力信号Ｓ１０１をラッチ８６１がラッチする。このとき
に、ラッチ８６２〜８６４は初期化された状態のままで
あり、ラッチ８６２〜８６４の出力信号Ｓ１０３〜Ｓ１
０５は全て［０００００］である。また、［０００］で
ある選択信号Ｓ１１０によって、セレクタ７６２が信号
５１を選択する。

【０１０５】第３実施例の第１段階として、位相比較回
路８２１が基準信号Ｓ２と比較信号Ｓ６１とを比較する
と、初期状態では、配線９５１と９５２とにおける遅延
によって基準信号Ｓ２に対して比較信号Ｓ６１の位相が
遅れている。したがって、位相比較回路８２１の出力Ｕ
Ｐ１信号と出力ＤＯＷＮ１信号とに基づいて、制御回路
８４２の出力信号Ｓ１０１は初期状態の［０００００］
から［００００１］に＋１だけ変化し、ラッチ８６１で
信号Ｓ１０１をラッチした後、遅延時間可変回路８０２
に供給され、遅延時間可変回路８０２における遅延時間
を△ｔ_o だけ減少させる。この結果を受けて、位相比較
回路８２１が基準信号Ｓ２と比較信号Ｓ６１との位相比
較を再び行ない、位相差を検出した場合、上記と同様
に、制御回路８４２の出力信号Ｓ１０１が＋１される。

【０１０６】このような過程を繰り返すことによって、
最終的には、基準信号Ｓ２と比較信号Ｓ６１との位相差
を位相比較回路８２１が検出できなくなり、制御回路８
４２におけるカウンタ７２１の出力信号５６が変化しな
くなる。

【０１０７】第３実施例の第２段階として、制御回路８
４２内のカウンタ７２１の出力信号５６が、制御回路８
４２に入力されるクロック信号Ｓ３の１０サイクルの
間、連続して変化しない場合は、基準信号Ｓ２と比較信
号Ｓ６１との位相が一致したことになり、ＮＯＲ回路７
１６の出力信号Ｓ５１と基準信号Ｓ２との位相を揃える
ための論理演算を制御回路８４２が行なう。このため
に、制御回路８４２内のカウンタ７２１の出力信号５６
を２で割った値（カウンタ７２１が出力する５ビットの
うち上位４ビットをレジスタ７４１が取り込むことによ
って、出力信号５６を２で割った値）に、加算器７５１
が固定値を加え、その演算結果の値を制御信号Ｓ１０１
とし、セレクタ７６１を介して制御回路８４２が出力
し、ラッチ８６１がその制御信号Ｓ１０１をラッチし、
このラッチした制御信号Ｓ１０１をラッチ８６１が制御
信号Ｓ１０２として遅延時間可変回路８０２に供給す
る。

【０１０８】第３実施例の第３段階として、上記第２段
階の結果、カウンタ７２２の出力選択信号Ｓ１１０が＋
１されて［００１］になり、これによってリセット回路
７７１が動作し、クロック信号Ｓ３の数サイクルの期
間、初期化信号を発生し、カウンタ７２１、比較器７３
１、レジスタ７４１が初期化され、これによって制御回
路８４２が初期化される。

【０１０９】また、選択信号Ｓ１１０が＋１されたこと
によって、ラッチ８６１は内部データを保持する状態に
なる。一方、ラッチ８６１〜８６４の中でラッチ８６２
だけが、制御信号Ｓ１０１をラッチする状態になる。ま
た、選択信号Ｓ１１０が＋１されたことによって、セレ
クタ７６２が信号５２を選択する。基準信号Ｓ２と比較
信号Ｓ６２とを比較すると、初期状態では、配線９５３
と９５４とにおける遅延によって、基準信号Ｓ２に対し
て信号比較信号Ｓ６２の位相が遅れている。したがっ
て、位相比較回路８２２の出力ＵＰ２信号と出力ＤＯＷ
Ｎ２信号とに基づいて、制御回路８４２の出力制御信号
Ｓ１０１は初期状態の［０００００］から［００００
１］に＋１だけ変化し、ラッチ８６２が制御信号Ｓ１０
１をラッチした後、遅延時間可変回路８０３に供給さ
れ、遅延時間可変回路８０３における遅延時間を△ｔ_o
だけ減少させる。この結果を受けて、位相比較回路８２
２で基準信号Ｓ２と比較信号Ｓ６２との位相比較を再び
行ない、位相差を検出した場合、上記と同様に、制御回
路８４２の出力制御信号Ｓ１０１が＋１される。

【０１１０】このような過程を繰り返すことによって、
最終的には、基準信号Ｓ２と比較信号Ｓ６２との位相差
を位相比較回路８２２が検出できなくなる。したがっ
て、制御回路８４２におけるカウンタ７２１の出力信号
５６が変化しなくなる。

【０１１１】第３実施例の第４段階として、制御回路８
４２内のカウンタ７２１の出力信号５６が、制御回路８
４２に入力されるクロック信号Ｓ３の１０サイクルの
間、連続して変化しない場合は、基準信号Ｓ２と比較信
号Ｓ６２との位相が一致したことになり、基準信号Ｓ２
とＳ５２との位相を揃えるための論理演算を制御回路８
４２が行なう。このために、制御回路８４２内のカウン
タ７２１の出力信号５６を２で割った値に固定値を加え
る演算を制御回路８４２が行ない、その演算結果の値を
制御信号Ｓ１０１として出力し、ラッチ８６２は、制御
信号Ｓ１０１をラッチし、このラッチした制御信号Ｓ１
０１を遅延時間可変回路８０３に制御信号Ｓ１０３とし
て供給する。

【０１１２】第３実施例の第５段階として、上記第４段
階の結果、カウンタ７２２の出力選択信号Ｓ１１０が＋
１されて［０１０］になり、リセット回路７７１が動作
し、クロック信号Ｓ３の数サイクルの期間、初期化信号
を発生し、制御回路８４２が初期化される。また、選択
信号Ｓ１１０が＋１されたことによって、ラッチ８６２
は内部データを保持する状態になる。一方、ラッチ８６
１〜８６４の中でラッチ８６３だけは制御信号Ｓ１０１
をラッチする。また選択信号Ｓ１１０が＋１されたこと
によって、セレクタ７６２は信号５３を選択する。

【０１１３】基準信号Ｓ２と比較信号Ｓ６３とを比較す
ると、初期状態では、金属配線９５５と９５６とにおけ
る遅延によって、基準信号Ｓ２に対して信号比較信号Ｓ
６３の位相が遅れている。したがって、位相比較回路８
２３の出力ＵＰ３信号と出力ＤＯＷＮ３信号とに基づい
て、制御回路８４２が出力する制御信号Ｓ１０１は初期
状態の［０００００］から［００００１］に＋１だけ変
化し、ラッチ８６３で制御信号Ｓ１０１をラッチした
後、遅延時間可変回路８０４に供給され、遅延時間可変
回路８０４における遅延時間を△ｔ_o だけ減少させる。
この結果を受けて、位相比較回路８２３が基準信号Ｓ２
と比較信号Ｓ６３との位相比較を再び行ない、位相差を
検出した場合は、上記と同様に、制御回路８４２が出力
する制御信号Ｓ１０１が＋１される。このような過程を
繰り返すことによって、最終的には、基準信号Ｓ２と比
較信号Ｓ６３との位相差を位相比較回路８２３で検出で
きなくなる。したがって、制御回路８４２におけるカウ
ンタ７２１の出力信号５６が変化しなくなる。

【０１１４】第３実施例の第６段階として、制御回路８
４２におけるカウンタ７２１の出力信号５６が、制御回
路８４２に入力されるクロック信号Ｓ３の１０サイクル
の間、連続して変化しない場合は、基準信号Ｓ２と比較
信号Ｓ６３との位相が一致したことになり、基準信号Ｓ
２とＳ５３との位相を揃えるための論理演算を制御回路
８４２が行なう。このために、制御回路８４２における
カウンタ７２１の出力信号５６を２で割った値に固定値
を加える演算を制御回路８４２が行ない、この演算結果
の値を制御信号Ｓ１０１とし、ラッチ８６３が制御信号
Ｓ１０１をラッチし、このラッチされた制御信号Ｓ１０
１を制御信号Ｓ１０４として遅延時間可変回路８０４に
供給する。

【０１１５】第３実施例の第７段階として、上記第６段
階の結果、カウンタ７２２の出力選択信号Ｓ１１０が＋
１され［０１１］になり、リセット回路７７１が動作
し、クロック信号Ｓ３の数サイクルの期間、初期化信号
を発生し、制御回路８４２が初期化される。また、選択
信号Ｓ１１０が＋１されたことによって、ラッチ８６３
は内部データを保持する状態になる。一方、ラッチ８６
１〜８６４の中でラッチ８６４だけが制御信号Ｓ１０１
をラッチする。また、選択信号Ｓ１１０が＋１されたこ
とによって、セレクタ７６２は信号５４を選択する。基
準信号Ｓ２と比較信号Ｓ６４とを比較すると、初期状態
では、金属配線９５７と９５８とにおける遅延によっ
て、基準信号Ｓ２に対して信号Ｓ６４の位相が遅れてい
る。したがって、位相比較回路８２４の出力信号出力Ｕ
Ｐ４信号と出力ＤＯＷＮ４信号とに基づいて、制御回路
８４２の出力制御信号Ｓ１０１は初期状態の［００００
０］から［００００１］に＋１だけ変化し、ラッチ８６
４が制御信号Ｓ１０１をラッチした後、このラッチされ
た制御信号Ｓ１０１が遅延時間可変回路８０５に供給さ
れ、遅延時間可変回路８０５における遅延時間を△ｔ_o
だけ減少させる。この結果を受けて、位相比較回路８２
４が基準信号Ｓ２と比較Ｓ６４との位相比較を再び行な
い、位相差を検出した場合は、上記と同様に、制御回路
８４２の出力制御信号Ｓ１０１が＋１される。このよう
な過程を繰り返すことによって、最終的には、基準信号
Ｓ２と比較信号Ｓ６４との位相差を位相比較回路８２４
が検出できなくなる。したがって、制御回路８４２に内
のカウンタ７２１の出力信号５６が変化しなくなる。

【０１１６】第３実施例の第８段階として、制御回路８
４２内のカウンタ７２１の出力信号５６が、制御回路８
４２に入力されるクロック信号Ｓ３の１０サイクルの
間、連続して変化しない場合は、基準信号Ｓ２と比較信
号Ｓ６４との位相が一致したことになり、基準信号Ｓ２
と信号Ｓ５４との位相を揃えるための論理演算を制御回
路８４２が行なう。このために、制御回路８４２におけ
るカウンタ７２１の出力信号５６を２で割った値に固定
値を加える演算を制御回路８４２が行ない、この演算結
果の値を制御信号Ｓ１０１とし、ラッチ８６４が制御信
号Ｓ１０１をラッチし、このラッチされた制御信号Ｓ１
０１を制御信号Ｓ１０４として遅延時間可変回路８０５
に供給する。

【０１１７】この第８段階の結果、カウンタ７２２の出
力選択信号Ｓ１１０は＋１されて［１００］になり、リ
セッ卜回路７７１は選択信号Ｓ１１０が変化しない限
り、初期化信号６０を発生し続ける。この状態におい
て、選択信号Ｓ１１０によっては、セレクタ７６２が信
号５１〜５４の中のどれも選択しない。また、ラッチ８
６１〜８６４の全ては内部データ保持状態になる。した
がって、制御回路８４２はリセット回路７７１から初期
化信号６１を発生し続ける状態になる。

【０１１８】第３実施例によれば、上記第１段階から第
８段階までを経ることによって、配線の電気長とは無関
係に、基準信号Ｓ２に対して信号Ｓ５１〜Ｓ５４の位相
を、遅延時間可変回路８０２〜８０５の時間分解能の範
囲内で揃えることができ、この結果、信号供給地点から
異なる電気長の配線を介して信号を供給された相異なる
４地点において、信号Ｓ５１〜Ｓ５４の位相を遅延時回
路８０２〜８０５の時間分解能の範囲内で揃えることが
できる。

【０１１９】上記第３実施例においては、基準信号と比
較信号との位相差を位相比較回路が検出できなくなった
ときに、制御信号の値を２で割った値に、位相比較回路
における位相誤差と遅延時間可変回路の時間分解能とバ
ッファの固有遅延時間とによって定まる固定値を加算し
ているが、位相比較回路における位相誤差等を無視でき
れば、上記固定値を加算しなくてもよい。

【０１２０】すなわち、信号発生源から所定点まで接続
し、信号発生源から供給された所定点における信号を第
１の信号とする半導体集積回路において、所定の制御信
号によって第１の信号の遅延時間を変化可能である遅延
時間可変回路と、バッファと配線とが直列接続された第
１の直列回路と、この第１の直列回路におけるバッファ
と同じ電気的特性を有するバッファと第１の直列回路に
おける配線とほぼ同じ電気的特性を有する配線とが直列
接続された第２の直列回路とで１つの組を構成し、この
組を複数設け、上記所定点を分岐出発点とし、信号発生
源から分岐出発点まで接続し、信号発生源から供給され
た分岐出発点における信号を第１の信号とし、バッファ
と配線とによって、複数個の地点に第１の信号をツリー
状に分配し、各組における第１の直列回路と第２の直列
回路との接続点における各信号を位相制御するようにし
てもよい。

【０１２１】基準信号と比較信号との位相差を位相比較
回路が検出できなくなったときに、制御信号の値を２で
割った値に、位相比較回路における位相誤差と遅延時間
可変回路の時間分解能とバッファの固有遅延時間とによ
って定まる固定値を加算するようにすれば、位相比較回
路における位相誤差、バッファの固有遅延時間を排除で
き、遅延時間制御の精度が向上する。

【０１２２】なお、上記実施例では、相異なる４地点で
の信号位相を基準信号に揃えることによって、上記相異
なる４地点での信号位相を揃える場合を示しているが、
４地点以外における信号位相を、遅延時間可変回路の時
間分解能の範囲内で揃えることも可能である。この場合
には、図５で示したラッチ回路の一部を変更し、図６で
示した制御回路を一部変更することによって対応でき
る。

【０１２３】また、上記実施例においては、４個の比較
信号をそれぞれ基準信号と位相比較するために４個の位
相比較回路を用いているが、位相比較回路を１つのみ設
けるようにしてもよい。つまり、セレクタを用いること
によって４個の比較信号の中から１個を順次選択し、こ
の選択された比較信号を１つの位相比較回路によって、
基準信号と位相比較するようにしてもよい。この場合に
は、図６で示した制御回路を一部変更することによって
対応できる。

【０１２４】また、４つの回路ブロック内でクロック信
号を分配する場合、回路ブロックの大きさや負荷の違い
によって、遅延時間可変回路８０２〜８０５から各回路
ブロック内の末端のクロック供給先までの間における遅
延時間差が異なる。ここで、遅延時間可変回路８０２〜
８０４から末端のクロック供給先までの最小遅延時間を
それぞれＴpd_i にし、クロックスキューをそれぞれＴsk
ew_i にすると、遅延時間可変回路８０２〜８０４から各
回路ブロックにおける末端のクロック供給先までの遅延
時間はＴpd_i ＋Ｔskew_i の範囲にある。

【０１２５】レイアウトアルゴリズムの進歩によって、
原理的には、クロックスキューＴskew_i を限りなく小さ
くできるが、最小遅延時間Ｔpd_i の低減には限界があ
る。そこで、各回路ブロックの最小遅延時間Ｔpd_i の最
大値から最小値を引いた値が遅延時間可変回路の時間分
解能以上に大きいことが設計段階で既知である場合に
は、制御回路８４２において加算器７５１で固定値の加
算を行なう際に、その固定値を回路ブロック毎に変化さ
せるように制御回路８４２を変更し、相異なる地点での
クロック位相を、遅延時間可変回路８０２〜８０５の時
間分解能の範囲内で揃えることも可能である。これによ
って、各回路ブロックにおける遅延時間の差が少なくな
り、つまりクロックスキューを小さくすることができ
る。

【０１２６】一般に、配線長１０ｍｍで１ｎｓｅｃ程度
のクロックスキューが生じ、この場合、通常の数十倍程
度の太幅配線を使用することによって、数百ｐｓｅｃ程
度にクロックスキューを減少させることができる。しか
し、上記実施例によれば、太幅配線を使用することなく
また配線長にかかわらず、各回路ブロックの入口までの
クロックスキューを数十ｐｓｅｃ程度に抑えることが可
能である。なお、この場合のクロックスキューは遅延時
間可変回路の分解能と同等になる。

【０１２７】上記各実施例において、固定値を組毎（回
路ブロック毎）に設定できるようにしてもよく、これに
よって、クロックスキューを小さくすることができる。

【０１２８】また、上記各実施例において、第１の直列
回路における金属配線と第２の直列回路における金属配
線とは、隣接して並行して配線されているかＧＮＤ線を
挟んで並行して配線され、しかも並行した部分が同種の
金属配線であり、また配線幅が一致しているものであ
る。これによって、遅延時間制御の精度が向上する。

【０１２９】さらに、上記各実施例において、信号発生
源と所定点との間に、信号の位相を進める進相手段を設
けてもよく、これによって、信号発生源と所定点との間
における信号と基準信号との位相を揃えることができ
る。

【０１３０】

【発明の効果】本発明によれば、従来に比べ遅延時間可
変回路を半減できるために、占有面積と消費電力とを低
減可能であり、さらに配線長や配線幅にあまり依存する
ことなく、同期設計されたチップ内の各回路ブロックへ
のクロック分配を低クロックスキューで実現できるため
に、レイアウトが容易であるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す回路図である。

【図２】上記実施例における制御回路８４１の内部回路
を示すブロック図である。

【図３】第２実施例を示す回路図である。

【図４】本発明の第３実施例を示す回路図である。

【図５】上記実施例におけるラッチ８６１の内部構成を
示すブロック図である。

【図６】上記実施例における制御回路８４２の内部構成
を示すブロック図である。

【図７】一括ドライブ方式で外部クロック信号を分配す
る際に、配線遅延時間を抹殺する従来のクロック分配法
を示すブロック図である。

【符号の説明】

９５１〜９５８…金属配線、 ８０１…遅延時間回路、 ８０２〜８０５…遅延時間可変回路、 ８２１〜８２４…位相比較回路、 ８４１、８４２…制御回路、 ８６１〜８６４…ラッチ、 ７１１〜７１４…インバータ、 ７１６〜７１９…２入力ＮＯＲ、 ７２１、７２２…アップカウンタ、 ７３１…比較回路、 ７４１…レジスタ、 ７５１…加算器、 ７６１、７６２…セレクタ、 ７７１…リセット信号発生回路、 ６１１…論理回路、 ６５１…ラッチ回路、 ４００…チップ、 ４０１〜４０４…回路ブロック。

フロントページの続き (56)参考文献 特開 平３−64208（ＪＰ，Ａ) 特開 平３−101412（ＪＰ，Ａ) 特開 平３−123115（ＪＰ，Ａ) 特開 平５−159080（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/00 G06F 1/10

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 信号発生源から所定点まで接続し、上記
   信号発生源から供給された上記所定点における信号を第
   １の信号とする半導体集積回路において、 上記第１の信号を、固定的に所定時間だけ遅延させる遅
   延時間回路と；バッファと配線とが直列接続された第１
   の直列回路と；この第１の直列回路におけるバッファと
   同じ電気的特性を有するバッファと、上記第１の直列回
   路における配線とほぼ同じ電気的特性を有する配線とが
   直列接続された第２の直列回路と；上記第１の直列回路
   と上記第２の直列回路との間に接続され、所定の制御信
   号によって遅延時間を変化可能である遅延時間可変回路
   と；上記遅延時間回路によって遅延された信号を基準信
   号とし、上記第１の直列回路と上記遅延時間可変回路と
   上記第２の直列回路とを通過した上記第１の信号を比較
   信号とし、上記基準信号の位相と上記比較信号の位相と
   を比較する位相比較回路と；この位相比較回路の出力信
   号に応じた上記制御信号を上記遅延時間可変回路に出力
   する制御回路と；を有し、上記制御回路が上記遅延時間
   可変回路の遅延時間を制御した結果、上記基準信号と上
   記比較信号との位相差を上記位相比較回路が検出できな
   くなったときに、上記制御信号の値を２で割った値を上
   記制御信号として、上記遅延時間可変回路に供給し、上
   記遅延時間可変回路の出力端子における信号を、位相制
   御すべき信号として使用することを特徴とする半導体集
   積回路。
2. 【請求項２】 請求項１において、 上記第１の直列回路と上記第２の直列回路と上記遅延時
   間可変回路とで構成される組を複数設け、 上記所定点を分岐出発点とし、信号発生源から上記分岐
   出発点まで接続し、上記信号発生源から供給された上記
   分岐出発点における信号を第１の信号とし、バッファと
   配線とによって、複数個の地点に上記第１の信号をツリ
   ー状に分配し、上記各組における遅延時間可変回路の出
   力端子における各信号を位相制御することを特徴とする
   半導体集積回路。
3. 【請求項３】 請求項１または２において、 上記基準信号と上記比較信号との位相差を上記位相比較
   回路が検出できなくなったときに、上記制御信号の値を
   ２で割った値に、上記位相比較回路における位相誤差と
   上記遅延時間可変回路の時間分解能と上記バッファの固
   有遅延時間とによって定まる固定値を加算し、この加算
   した値を上記制御信号として、上記遅延時間可変回路に
   供給することを特徴とする半導体集積回路。
4. 【請求項４】 請求項３において、 上記固定値は上記組毎に設定可能であることを特徴とす
   る半導体集積回路。
5. 【請求項５】 請求項１〜４のいずれか１項において、 上記第１の直列回路における金属配線と上記第２の直列
   回路における金属配線とは、隣接して並行して配線され
   ているかＧＮＤ線を挟んで並行して配線され、しかも上
   記並行した部分が同種の金属配線であり、また配線幅が
   一致していることを特徴とする半導体集積回路。
6. 【請求項６】 請求項１〜５のいずれか１項において、 上記信号発生源と上記所定点との間に、信号の位相を進
   める進相手段を設け、上記信号発生源と上記所定点との
   間における信号と上記基準信号との位相を揃えることを
   特徴とする半導体集積回路。
7. 【請求項７】 信号発生源から所定点まで接続し、上記
   信号発生源から供給された上記所定点における信号を第
   １の信号とする半導体集積回路において、 上記第１の信号を、固定的に所定時間だけ遅延させる遅
   延時間回路と；所定の制御信号によって上記第１の信号
   の遅延時間を変化可能である遅延時間可変回路と；バッ
   ファと配線とが直列接続された第１の直列回路と；この
   第１の直列回路におけるバッファと同じ電気的特性を有
   するバッファと、上記第１の直列回路における配線とほ
   ぼ同じ電気的特性を有する配線とが直列接続された第２
   の直列回路と；上記遅延時間回路によって遅延された信
   号を基準信号とし、上記遅延時間可変回路と上記第１の
   直列回路と上記第２の直列回路とを通過した上記第１の
   信号を比較信号とし、上記基準信号の位相と上記比較信
   号の位相とを比較する位相比較回路と；この位相比較回
   路の出力信号に応じた上記制御信号を上記遅延時間可変
   回路に出力する制御回路と；を有し、上記遅延時間可変
   回路と上記第２の直列回路との間に、上記第１の直列回
   路が接続され、上記制御回路が上記遅延時間可変回路の
   遅延時間を制御した結果、上記基準信号と上記比較信号
   との位相差を上記位相比較回路が検出できなくなったと
   きに、上記制御信号の値を２で割った値を上記制御信号
   として、上記遅延時間可変回路に供給し、上記第１の直
   列回路と上記第２の直列回路との接続点における信号
   を、位相制御すべき信号として使用することを特徴とす
   る半導体集積回路。
8. 【請求項８】 請求項７において、 上記遅延時間可変回路と上記第１の直列回路と上記第２
   の直列回路とで構成される組を複数設け、 上記所定点を分岐出発点とし、信号発生源から上記分岐
   出発点まで接続し、上記信号発生源から供給された上記
   分岐出発点における信号を第１の信号とし、バッファと
   配線とによって、複数個の地点に上記第１の信号をツリ
   ー状に分配し、上記各組における上記第１の直列回路と
   上記第２の直列回路との接続点における各信号を位相制
   御することを特徴とする半導体集積回路。
9. 【請求項９】 請求項７または８において、 上記基準信号と上記比較信号との位相差を上記位相比較
   回路が検出できなくなったときに、上記制御信号の値を
   ２で割った値に、上記位相比較回路における位相誤差と
   上記遅延時間可変回路の時間分解能と上記バッファの固
   有遅延時間とによって定まる固定値を加算し、この加算
   した値を上記制御信号として、上記遅延時間可変回路に
   供給することを特徴とする半導体集積回路。
10. 【請求項１０】 請求項９において、 上記固定値は上記組毎に設定可能であることを特徴とす
    る半導体集積回路。
11. 【請求項１１】 請求項７〜１０のいずれか１項におい
    て、 上記第１の直列回路における金属配線と上記第２の直列
    回路における金属配線とは、隣接して並行して配線され
    ているかＧＮＤ線を挟んで並行して配線され、しかも上
    記並行した部分が同種の金属配線であり、また配線幅が
    一致していることを特徴とする半導体集積回路。
12. 【請求項１２】 請求項７〜１１のいずれか１項におい
    て、 上記信号発生源と上記所定点との間に、信号の位相を進
    める進相手段を設け、上記信号発生源と上記所定点との
    間における信号と上記基準信号との位相を揃えることを
    特徴とする半導体集積回路。