JP2636677B2 - 半導体集積回路 - Google Patents

半導体集積回路

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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
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  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にコンピュータ装置や伝送・交換装置などのディジタ
ル信号処理装置に使用されるゲートアレー等の半導体集
積回路間のデータ転送を高速に行うために有効な技術に
関する。
【０００２】
【従来の技術】ディジタル信号処理装置においては、図
５に示すように、複数の実装ボード７，８に実装された
複数の信号処理用半導体集積回路（ＬＳＩ）７２，７
３，８２，８３に、実装ボード７，８に夫々実装された
クロック分配用バッファ７１，８１からクロックを分配
している。これらクロック分配用バッファ７１，８１に
はクロック発生回路（ＣＬＫ）６からクロックが分配さ
れている。
【０００３】信号処理用半導体集積回路７２，７３，８
２，８３では夫々クロック分配用バッファ７１，８１か
ら分配されるクロックにしたがって動作し、このクロッ
クに基づいて信号処理用半導体集積回路７２，７３，８
２，８３間の信号の転送を行っている。
【０００４】
【発明が解決しようとする課題】上述した従来のディジ
タル信号処理装置では、クロック分配用バッファや信号
処理用半導体集積回路の製造ばらつきによってクロック
スキューが発生するため、信号処理用半導体集積回路間
の信号の転送が正確に行われなくなる。
【０００５】特に、異なる実装ボード上に実装されてい
る信号処理用半導体集積回路間の信号の転送が問題とな
る。すなわち、クロック発生回路から異なる実装ボード
上に実装されているクロック分配用バッファにクロック
が分配され、クロック分配用バッファから夫々信号処理
用半導体集積回路にクロックが分配されるため、信号処
理用半導体集積回路間の信号の授受のタイミングが問題
となる。
【０００６】この場合、信号処理用半導体集積回路の信
号出力の遅延時間及び信号処理用半導体集積回路の信号
入力のセットアップホールド時間が各信号処理用半導体
集積回路の製造ばらつきによって大きく変化するため、
信号処理用半導体集積回路から信号処理用半導体集積回
路への信号の転送が正確に行われなくなる。特に、クロ
ックの周波数が高い場合、信号処理用半導体集積回路間
の信号の転送が困難になる。
【０００７】そこで、本発明の目的は上記問題点を解消
し、クロック周波数が高い場合でも信号の転送を正確に
行うことができる半導体集積回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明による半導体集積
回路は、同一ボード上に実装された分配回路からのクロ
ック信号を自回路内に供給するＰＬＬ回路を含む半導体
集積回路であって、前記分配回路から供給されるクロッ
ク信号を遅延する遅延手段と、前記遅延手段から出力さ
れるクロック信号を前記分配回路での遅延量だけ遅延し
た信号と前記遅延手段に入力される信号とを比較する比
較手段と、前記比較手段の比較結果に応じて前記遅延手
段の遅延量を制御する手段とを前記ＰＬＬ回路に備えて
いる。
【０００９】本発明による他の半導体集積回路は、同一
ボード上に実装された分配回路からのクロック信号を、
入力データを保持するデータ入力レジスタに供給する第
１のＰＬＬ回路と、前記分配回路からのクロック信号
を、内部で処理されて出力されるデータを保持するデー
タ出力レジスタに供給する第２のＰＬＬ回路とを含む半
導体集積回路であって、前記第１のＰＬＬ回路に、前記
分配回路から供給されるクロック信号を遅延する第１の
遅延手段と、前記第１の遅延手段に入力されるクロック
信号と前記第１の遅延手段から出力されるクロック信号
を予め設定された遅延量だけ遅延した信号とを比較する
第１の比較手段と、前記第１の比較手段の比較結果に応
じて前記第１の遅延手段の遅延量を制御する手段とを備
え、前記第２のＰＬＬ回路に、前記分配回路から供給さ
れるクロック信号を遅延する第２の遅延手段と、前記第
２の遅延手段から出力されるクロック信号を前記データ
出力レジスタにおけるクロック入力からデータ出力まで
の遅延量だけ遅延する第３の遅延手段と、前記第３の遅
延手段で遅延されたクロック信号と同一ボード上に実装
された固定遅延バッファで予め設定された遅延量だけ遅
延された前記第１の遅延手段から出力されるクロック信
号とを比較する第２の比較手段と、前記第２の比較手段
の比較結果に応じて前記第２の遅延手段の遅延量を制御
する手段とを備えている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１１】図１は本発明の一実施例によるＰＬＬ回路
の構成例を示すブロック図である。図において、信号処
理用半導体集積回路内のＰＬＬ回路１は可変遅延バッフ
ァ１０と分周回路１１，１２と位相比較器１３とから構
成されている。
【００１２】可変遅延バッファ１０はクロック入力端子
１４から入力する入力クロック信号１００を遅延させ、
出力クロック信号１０１をクロック出力端子１５に出力
する。分周回路１１は可変遅延バッファ１０への入力ク
ロック信号１００を整数分周し、分周したクロック信号
を入力クロック位相比較信号１０２として出力端子１６
に出力する。
【００１３】分周回路１２は可変遅延バッファ１０から
の出力クロック信号１０１を整数分周し、分周したクロ
ック信号を出力クロック位相比較信号１０３として出力
端子１７に出力する。
【００１４】位相比較器１３は入力端子１８から入力す
る入力クロック位相比較信号１０４の位相と入力端子１
９から入力する出力クロック位相比較信号１０５の位相
とを比較し、その比較結果に応じて制御信号１０６を可
変遅延バッファ１０に出力して可変遅延バッファ１０の
遅延量を調整する。
【００１５】すなわち、位相比較器１３は入力クロック
位相比較信号１０４の位相よりも出力クロック位相比較
信号１０５の位相の方が早ければ、可変遅延バッファ１
０の遅延量を増加させるように調整する。
【００１６】また、位相比較器１３は入力クロック位相
比較信号１０４の位相よりも出力クロック位相比較信号
１０５の位相の方が遅ければ、可変遅延バッファ１０の
遅延量を減少させるように調整する。
【００１７】尚、入力クロック位相比較信号１０４及び
出力クロック位相比較信号１０５のうち少なくとも一方
は、対応する入力クロック位相比較信号１０２及び出力
クロック位相比較信号１０３を予め設定した遅延量分遅
らせた信号である。
【００１８】図２は本発明の一実施例によるディジタル
信号処理装置の実装ボードの構成例を示すブロック図で
ある。図においては実装ボード上に実装されたクロック
分配用バッファ２及び信号処理用半導体回路３の内部構
成とそれらの間の接続とを図示している。
【００１９】クロック分配用バッファ２のクロック分配
回路２０は実装ボード外のクロック発生回路（図示せ
ず）からのクロック信号１１０を信号処理用半導体回路
３及び実装ボード上の他の信号処理用半導体回路（図示
せず）に分配する。固定遅延バッファ２１−１〜２１−
ｎは対応する信号処理用半導体回路のＰＬＬ回路からの
出力クロック位相比較信号を遅延し、その遅延信号を対
応する信号処理用半導体回路のＰＬＬ回路に出力する。
【００２０】信号処理用半導体回路３はデータ信号入力
をラッチする入力レジスタ３３と、入力レジスタ３３の
データを信号処理した結果であるデータ信号をラッチし
て外部に出力データ信号１２０として出力する出力レジ
スタ３４とを有している。
【００２１】信号処理用半導体回路３のＰＬＬ回路３１
はクロック分配用バッファ２からの入力クロック信号１
１１を遅延し、その遅延した信号を出力クロック信号１
１５として入力レジスタ３３に出力する。
【００２２】このとき、ＰＬＬ回路３１は自回路からの
入力クロック位相比較信号１１２の位相と、自回路から
の出力クロック位相比較信号１１３がクロック分配用バ
ッファ２の固定遅延バッファ２１−１によって遅延され
た出力クロック位相比較信号１１４の位相との比較結果
に応じて入力クロック信号１１１を遅延する。
【００２３】信号処理用半導体回路３のＰＬＬ回路３２
はクロック分配用バッファ２からの入力クロック信号１
１１を遅延し、その遅延した信号を出力クロック信号１
１９として出力レジスタ３４に出力する。
【００２４】このとき、ＰＬＬ回路３２は入力クロック
位相比較信号１１６の位相と出力クロック位相比較信号
１１８の位相との比較結果に応じて入力クロック信号１
１１を遅延する。尚、ＰＬＬ回路３１，３２は夫々図２
に示すＰＬＬ回路１と同様の構成である。
【００２５】ここで、入力クロック位相比較信号１１６
はＰＬＬ回路３１からの出力クロック位相比較信号１１
３を実装ボード上の固定遅延素子４で遅延した信号であ
る。また、出力クロック位相比較信号１１８は自回路か
らの出力クロック位相比較信号１１７を信号処理用半導
体回路３上の固定遅延バッファ３５で遅延した信号であ
る。
【００２６】図３は図２のディジタル信号処理装置の動
作を示すタイムチャートである。図において、Ａはクロ
ック分配回路２０での遅延を示し、ＢはＰＬＬ回路３１
の分周回路１１での遅延を示し、ＣはＰＬＬ回路３１の
可変遅延バッファ１０での遅延を示し、ＤはＰＬＬ回路
３１の分周回路１２での遅延を示している。
【００２７】また、Ｅは固定遅延素子４での遅延を示
し、ＦはＰＬＬ回路３２の可変遅延バッファ１０での遅
延を示し、ＧはＰＬＬ回路３２の分周回路１２での遅延
を示し、Ｈは出力レジスタ３４での遅延を示し、Ｉは固
定遅延バッファ３５での遅延を示している。
【００２８】これら図１〜図３を用いて本発明の一実施
例によるディジタル信号処理装置の信号処理用半導体回
路３の動作について説明する。
【００２９】実装ボード外のクロック発生回路からのク
ロック信号１１０はクロック分配用バッファ２のクロッ
ク分配回路２０で分配され、実装ボード上の各信号処理
用半導体回路に供給される。クロック分配回路２０から
信号処理用半導体回路３に供給された入力クロック信号
１１１はＰＬＬ回路３１に入力され、ＰＬＬ回路３１内
の可変遅延バッファ１０で遅延されて出力クロック信号
１１５として入力レジスタ３３のクロック端子に入力さ
れる。
【００３０】一方、ＰＬＬ回路３１は入力クロック信号
１１１を分周回路１１で分周し、この分周した信号を入
力クロック位相比較信号１１２として自回路に入力す
る。また、ＰＬＬ回路３１は出力クロック信号１１５を
分周回路１２で分周し、この分周した信号を出力クロッ
ク位相比較信号１１３としてクロック分配用バッファ２
に出力する。
【００３１】クロック分配用バッファ２はＰＬＬ回路３
１からの出力クロック位相比較信号１１３を固定遅延バ
ッファ２１−１で遅延し、遅延した信号を出力クロック
位相比較信号１１４としてＰＬＬ回路３１に出力する。
【００３２】ここで、クロック分配用バッファ２のクロ
ック分配回路２０の遅延量と固定遅延バッファ２１−１
の遅延量とがほぼ同じとなるように設計されているもの
とする。この場合、クロック分配回路２０と固定遅延バ
ッファ２１−１とが同じデバイス内にあるため、製造条
件や環境条件の変動に対して相対的に同じだけ遅延量が
変動するものと考えられる。
【００３３】ＰＬＬ回路３１の入力クロック信号１１１
の位相及び入力クロック位相比較信号１１２の位相はほ
ぼ同位相である。ＰＬＬ回路３１はこの入力クロック位
相比較信号１１２の位相と出力クロック位相比較信号１
１４の位相とが同位相となるように可変遅延バッファ１
０の遅延量を調整する。
【００３４】よって、入力クロック信号１１１の位相と
出力クロック位相比較信号１１４の位相とが同位相とな
るので、クロック信号１１０の位相と出力クロック位相
比較信号１１３の位相とが同位相となる。
【００３５】出力クロック位相比較信号１１３の位相は
可変遅延バッファ１０から入力レジスタ３３に出力され
る出力クロック信号１１５の位相とほぼ同位相である。
したがって、出力クロック信号１１５の位相はクロック
分配用バッファ２に入力されるクロック信号１００の位
相とほぼ同位相となるようにＰＬＬ回路３１によって調
整されることになる。
【００３６】クロック分配用バッファ２からの入力クロ
ック信号１１１はＰＬＬ回路３２にも供給され、ＰＬＬ
回路３２内の可変遅延バッファ１０で遅延されて出力ク
ロック信号１１９として出力レジスタ３４のクロック端
子に入力される。
【００３７】ＰＬＬ回路３１の出力クロック位相比較信
号１１３は実装ボード上の固定遅延素子４で遅延されて
ＰＬＬ回路３２の入力クロック位相比較信号１１６とな
る。ＰＬＬ回路３２の可変遅延バッファ１０から出力さ
れる出力クロック信号１１９は分周回路１２で分周さ
れ、出力クロック位相比較信号１１７となって固定遅延
バッファ３５に出力される。固定遅延バッファ３５は出
力クロック位相比較信号１１７を遅延し、この遅延した
信号を出力クロック位相比較信号１１８としてＰＬＬ回
路３２に出力する。
【００３８】ここで、出力レジスタ３４のクロック入力
からデータ出力までの遅延量と固定遅延バッファ３５の
遅延量とがほぼ同じとなるように設計されているものと
する。この場合、出力レジスタ３４と固定遅延バッファ
３５とが同じデバイス内にあるため、製造条件や環境条
件の変動に対して相対的に同じだけ遅延量が変動するも
のと考えられる。
【００３９】ＰＬＬ回路３２の出力クロック位相比較信
号１１７の位相及び出力クロック信号１１９の位相はほ
ぼ同位相である。よって、出力クロック位相比較信号１
１８の位相と出力データ信号１２０の位相とが同位相と
なる。
【００４０】ＰＬＬ回路３２の入力クロック位相比較信
号１１６の位相はＰＬＬ回路３１の出力クロック位相比
較信号１１３の位相、すなわち、クロック分配用バッフ
ァ２へのクロック信号１１０の位相に対して固定遅延素
子４の遅延量分遅れた位相である。
【００４１】また、ＰＬＬ回路３２は入力クロック位相
比較信号１１６の位相と出力クロック信号１１９の位相
とが同位相となるように可変遅延バッファ１０の遅延量
を調整する。
【００４２】よって、出力クロック位相比較信号１１８
の位相つまり出力レジスタ３４からの出力データ信号１
２０の位相はＰＬＬ回路３１の出力クロック位相比較信
号１１３の位相つまりクロック分配用バッファ２へのク
ロック信号１１０の位相に対して固定遅延素子４の遅延
量分遅れた位相となるようにＰＬＬ回路３２によって調
整されることになる。
【００４３】尚、出力レジスタ３４への出力クロック信
号１１９の位相は出力データ信号１２０の位相がクロッ
ク信号１１０の位相に対して固定遅延素子４の遅延量分
遅れた位相となるように調整されるため、入力レジスタ
３３のデータを信号処理した結果であるデータ信号を出
力レジスタ３４でラッチすることができなくなる場合が
ある。
【００４４】この場合、出力レジスタ３４の前で出力ク
ロック信号１１９の反転クロックでリタイミングする等
の対策をとることで、当該データ信号の出力レジスタ３
４へのラッチを可能とすることができる。
【００４５】上述した如く、入力レジスタ３３に供給さ
れる出力クロック信号１１５の位相はクロック分配用バ
ッファ２に入力されるクロック信号１１０の位相とほぼ
同位相となるようにＰＬＬ回路３１で調整される。
【００４６】また、出力レジスタ３４から出力される出
力データ信号１２０の位相はクロック分配用バッファ２
に入力されるクロック信号１１０の位相に対して固定遅
延素子４の遅延量分遅れた位相となるようにＰＬＬ回路
３２で調整される。
【００４７】これらの調整は半導体集積回路の製造条件
や環境条件に変動があっても常に成立する。したがっ
て、図５に示すような構成のディジタル信号処理装置に
おいて、信号処理用半導体集積回路間の信号の転送にお
ける信号出力の遅延時間及び信号入力のセットアップホ
ールド時間を、半導体集積回路の製造条件や環境条件に
変動があっても常に一定量確保することができる。よっ
て、クロック周波数が高い場合でも信号の転送を常に正
確に行うことができる。
【００４８】図４は本発明の他の実施例におけるクロッ
ク分配用バッファの構成を示すブロック図である。図に
おいて、クロック分配用バッファ５のクロック分配回路
５０は実装ボード外のクロック発生回路（図示せず）か
らの複数のクロック信号１３０の中からクロック入力選
択信号１３１に応じてクロック信号を選択し、その信号
を入力クロック信号１３２として実装ボード上の信号処
理用半導体回路（図示せず）に分配する。
【００４９】固定遅延バッファ５１−１〜５１−ｎは対
応する信号処理用半導体回路のＰＬＬ回路からの出力ク
ロック位相比較信号を遅延し、その遅延信号を対応する
対応する信号処理用半導体回路のＰＬＬ回路に出力す
る。
【００５０】このクロック分配用バッファ５はクロック
信号の供給を二重化するときに用いられるが、現用のク
ロック発生回路に障害が起きた時に入力されるクロック
入力選択信号１３１にしたがって予備のクロック発生回
路からのクロック信号が選択されるようになっている。
この場合、現用のクロック発生回路からのクロック信号
の位相及び予備のクロック発生回路からのクロック信号
の位相のずれを無視しても、本発明によれば入力される
クロック信号の位相とほぼ同位相となるように調整する
ので、問題とはならない。
【００５１】このように、同一実装ボード上に実装され
たクロック分配用バッファ２から可変遅延バッファ１０
に入力される入力クロック信号１００と、可変遅延バッ
ファ１０から出力される出力クロック信号１０１とのう
ち少なくとも一方を予め設定された遅延量だけ遅延した
信号と他方の信号とを位相比較器１３で比較し、この位
相比較器１３の比較結果に応じて可変遅延バッファ１０
の遅延量を制御することによって、クロック周波数が高
い場合でも信号の転送を正確に行うことができる。
【００５２】また、同一実装ボード上に実装されたクロ
ック分配用バッファ２からの入力クロック信号１１０を
入力レジスタ３３に供給するＰＬＬ回路３１に、クロッ
ク分配用バッファ２からの入力クロック信号１１０を遅
延する可変遅延バッファと、この可変遅延バッファに入
力される入力クロック信号１１０を分周した入力クロッ
ク位相比較信号１１２と可変遅延バッファから出力され
る出力クロック信号１１５を分周して固定遅延バッファ
２１−１で遅延した出力クロック位相比較信号１１４と
を比較する位相比較器とを備え、その位相比較器の比較
結果に応じて可変遅延バッファの遅延量を制御するとと
もに、同一実装ボード上に実装されたクロック分配用バ
ッファ２からの入力クロック信号１１０を出力レジスタ
３４に供給するＰＬＬ回路３２に、クロック分配用バッ
ファ２からの入力クロック信号１１０を遅延する可変遅
延バッファと、ＰＬＬ回路３１の可変遅延バッファから
出力される出力クロック信号１１５を分周して固定遅延
素子４で遅延した入力クロック位相比較信号１１６と可
変遅延バッファから出力される出力クロック信号１１５
を分周して固定遅延バッファ３５で遅延した出力クロッ
ク位相比較信号１１８とを比較する位相比較器とを備
え、その位相比較器の比較結果に応じて可変遅延バッフ
ァの遅延量を制御することによって、クロック周波数が
高い場合でも信号の転送を正確に行うことができる。
【００５３】
【発明の効果】以上説明したように本発明の半導体集積
回路によれば、同一ボード上に実装された分配回路から
のクロック信号を自回路内に供給するＰＬＬ回路に、分
配回路から供給されるクロック信号を遅延する遅延手段
と、前記遅延手段から出力されるクロック信号を前記分
配回路での遅延量だけ遅延した信号と前記遅延手段に入
力される信号とを比較する比較手段とを備え、この比較
結果に応じて遅延手段の遅延量を制御することによっ
て、クロック周波数が高い場合でも信号の転送を正確に
行うことができるという効果がある。
【００５４】また、本発明の半導体集積回路によれば、
同一ボード上に実装された分配回路からのクロック信号
を、入力データを保持するデータ入力レジスタに供給す
る第１のＰＬＬ回路に、分配回路から供給されるクロッ
ク信号を遅延する第１の遅延手段と、第１の遅延手段に
入力されるクロック信号を予め設定された第１の遅延量
だけ遅延した信号と第１の遅延手段から出力されるクロ
ック信号を予め設定された第２の遅延量だけ遅延した信
号とを比較する第１の比較手段とを備え、この比較結果
に応じて第１の遅延手段の遅延量を制御するとともに、
分配回路からのクロック信号を、内部で処理されて出力
されるデータを保持するデータ出力レジスタに供給する
第２のＰＬＬ回路に、分配回路から供給されるクロック
信号を遅延する第２の遅延手段と、第２の遅延手段から
出力されるクロック信号をデータ出力レジスタにおける
クロック入力からデータ出力までの遅延量だけ遅延する
第３の遅延手段と、第３の遅延手段で遅延されたクロッ
ク信号と同一ボード上に実装された固定遅延バッファで
予め設定された遅延量だけ遅延された第１の遅延手段か
ら出力されるクロック信号とを比較する第２の比較手段
とを備え、第２の比較手段の比較結果に応じて第２の遅
延手段の遅延量を制御することによって、クロック周波
数が高い場合でも信号の転送を正確に行うことができる
という効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるＰＬＬ回路の構成例を
示すブロック図である。
【図２】本発明の一実施例によるディジタル信号処理装
置の実装ボードの構成例を示すブロック図である。
【図３】図２のディジタル信号処理装置の動作を示すタ
イムチャートである。
【図４】本発明の他の実施例におけるクロック分配用バ
ッファの構成を示すブロック図である。
【図５】従来例のディジタル信号処理装置の実装ボード
の構成例を示すブロック図である。
【符号の説明】
１，３１，３２ ＰＬＬ回路 ２ クロック分配用バッファ ３ 信号処理用半導体集積回路 ４ 固定遅延素子 １０ 可変遅延バッファ １１，１２ 分周回路 １３ 位相比較器 ２０ クロック分配回路 ２１−１〜２１−ｎ， ３５ 固定遅延バッファ ３３ 入力レジスタ ３４ 出力レジスタ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 同一ボード上に実装された分配回路から
    のクロック信号を自回路内に供給するＰＬＬ回路を含む
    半導体集積回路であって、前記分配回路から供給される
    クロック信号を遅延する遅延手段と、前記遅延手段から
    出力されるクロック信号を前記分配回路での遅延量だけ
    遅延した信号と前記遅延手段に入力される信号とを比較
    する比較手段と、前記比較手段の比較結果に応じて前記
    遅延手段の遅延量を制御する手段とを前記ＰＬＬ回路に
    有することを特徴とする半導体集積回路。
  2. 【請求項２】 同一ボード上に実装された分配回路から
    のクロック信号を、入力データを保持するデータ入力レ
    ジスタに供給する第１のＰＬＬ回路と、前記分配回路か
    らのクロック信号を、内部で処理されて出力されるデー
    タを保持するデータ出力レジスタに供給する第２のＰＬ
    Ｌ回路とを含む半導体集積回路であって、前記第１のＰ
    ＬＬ回路に、前記分配回路から供給されるクロック信号
    を遅延する第１の遅延手段と、前記第１の遅延手段に入
    力されるクロック信号と前記第１の遅延手段から出力さ
    れるクロック信号を予め設定された遅延量だけ遅延した
    信号とを比較する第１の比較手段と、前記第１の比較手
    段の比較結果に応じて前記第１の遅延手段の遅延量を制
    御する手段とを有し、 前記第２のＰＬＬ回路に、前記分配回路から供給される
    クロック信号を遅延する第２の遅延手段と、前記第２の
    遅延手段から出力されるクロック信号を前記データ出力
    レジスタにおけるクロック入力からデータ出力までの遅
    延量だけ遅延する第３の遅延手段と、前記第３の遅延手
    段で遅延されたクロック信号と同一ボード上に実装され
    た固定遅延バッファで予め設定された遅延量だけ遅延さ
    れた前記第１の遅延手段から出力されるクロック信号と
    を比較する第２の比較手段と、前記第２の比較手段の比
    較結果に応じて前記第２の遅延手段の遅延量を制御する
    手段とを有することを特徴とする半導体集積回路。
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