KR20090045773A - 고속으로 동작하는 반도체 장치의 지연 고정 회로 - Google Patents

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Abstract

본 발명은 높은 주파수를 가지는 시스템 클록에 대응하여 데이터의 입출력 시점을 제어할 수 있는 지연고정회로를 포함한 반도체 메모리 장치를 제공한다. 본 발명에 따른 반도체 메모리 장치는 내부 클록과 기준 클록의 위상을 비교하여 위상 차이에 대응하는 폭을 가지는 펄스 형태의 비교 결과를 출력하기 위한 위상 비교부, 비교 결과에 대응하여 위상 고정을 위한 위상 이동폭을 결정하기 위한 디지털 코드를 출력하기 위한 위상조정 결정부, 디지털 코드를 아날로그 전위를 가지는 전압으로 변경하기 위한 디지털-아날로그 변환부, 및 디지털-아날로그 변환부의 출력에 대응하는 바이어스 전압을 입력받고, 바이어스 전압에 대응하여 결정되는 위상 지연량에 따라 내부 클록을 지연하여 멀티 위상 지연신호를 생성하고 피드백하기 위한 멀티 위상 지연신호 생성부를 포함한다. 이로 인해, 본 발명은 동작 환경 및 조건에 대응하여 지연고정회로에서 출력되는 멀티 위상 지연신호 각각의 위상에 대응하여 데이터를 고속으로 입출력할 수 있도록 할 수 있다.
반도체, 메모리, 지연고정회로, 모드 레지스터 세트, 카운터

Description

고속으로 동작하는 반도체 장치의 지연 고정 회로{DELAY LOCKED CIRCUIT FOR USE IN SEMICONDUCTOR DEVICE OPERATING IN HIGH SPEED}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치로 인가된 외부 명령에 대응하는 데이터가 시스템 클록에 동기되어 출력될 수 있도록 내부 동작을 제어하기 위한 지연고정회로에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 고속으로 데이터를 입출력시키기 위해, 외부로부 터 입력받은 시스템 클록에 동기하여 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 하지만 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서 시스템 클록의 라이징 에지와 폴링 에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클록의 라이징 에지와 폴링 에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클록의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 폴링 에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클록의 라이징 에지 또는 폴링 에지에 정확하게 동기되어야 한다. 이를 위해 DDR 메모리 장치 내 데이터 출력회로는 입력된 시스템 클록의 라이징 에지와 폴링 에지에 동기시켜 데이터를 출력할 수 있도록 데이터의 내부 출력 및 전달 시점을 제어하는 역할을 한다.
메모리 장치에 입력된 시스템 클록은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭 전송라인 등을 통해 데이터 출력회로에 전달된다. 이때, 시스템 클록의 전달과정에서 지연은 필연적으로 발생한다. 따라서 데이터 출력회로가 이미 지연되어 전달된 시스템 클록에 동기시켜 내부에서 전달된 데이터를 외부로 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부 장치는 시스템 클록의 라이징 에지와 하강 에지에 동기되지 않은 데이터를 전달받게 된다. 이 경우, 외부 장치는 반도체 메모리 장치의 데이터 출력시점을 알 수 없기 때문에 외부 장치는 전달되는 데이터를 정상적으로 인지할 수 없다.
이를 해결하기 위해, 반도체 메모리 장치는 시스템 클록이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하여 클럭신호의 지연을 고정시키는 지연고정회로를 구비하고 있다. 지연고정회로는 시스템 클록이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 복제하여 복제된 값을 보상할 수 있도록 입력되는 내부 클록의 위상을 조정하고 데이터 출력회로로 출력한다. 즉, 메모리 장치에 입력된 시스템 클록은 지연고정회로에 의해 지연값을 보상하여 위상이 고정된 상태로 데이터 출력회로로 전달된다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부 장치에서는 시스템 클록에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 된다.
반도체 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클록의 라이징 에지와 폴링 에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이도록 하기 위해 실제로는 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 시점에서 지연고정회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 즉, 시스템 클록이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게함으로써, 반도체 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클록의 라이징 에지와 폴링 에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클록의 지연값을 보상할 수 있는지 찾아내는 회로이다.
최근 반도체 메모리 장치가 고속 동작을 요구받으면서 반도체 메모리 장치로 입력되는 시스템 클록의 주파수는 높아지고 있고, 시스템 클록의 한 주기 동안 출력하는 데이터의 개수가 2개에서 4개로 늘어난 반도체 메모리 장치가 새롭게 제안되고 있다. 새롭게 제안된 고속으로 동작하는 반도체 메모리 장치는 시스템 클록과 더불어 시스템 클록보다 두 배 높은 주파수를 가지는 별도의 데이터 클록을 데이터의 입출력 기준으로 사용한다. 예를 들어, 명령 및 주소를 입출력하는 기준인 시스템 클록이 1GHz의 주파수를 가진다면 데이터 클록의 주파수는 2GHz가 된다. 반도체 메모리 장치가 고주파 클록에 대응하여 동작을 하려면, 시스템 클록의 지연값을 보상하여 내부에서 외부로 데이터가 출력되는 시점을 제어하는 기존의 지연고정회로가 클록의 주파수가 높아지더라도 위상 고정을 위해 조정되는 지연값의 변화를 미세하고 정확하게 제어할 수 있어야 한다.
기존 방식의 지연고정회로는 시스템 클록과 지연 값을 반영한 내부 클록의 위상차를 비교하여 감지된 위상 차이만큼 일정 지연 시간을 가지는 단위 지연셀로 이루어진 지연 라인을 통해 위상을 조정하고 피드백하여 위상 고정이 될 때까지 위상 차이를 추적하는 방식을 사용하였다. 기존 방식의 지연고정회로의 동작은 클록의 입출력 과정에서 발생하는 지연을 모델링한 값만큼 보상한 후 피드백되는 클록과 기준 클록 사이의 위상 차이를 검출하고 위상 차이를 줄이기 위한 지연 요소를 제어하는 과정을 포함한다. 이러한 부정 지연 효과(negative delay effect)를 이용하는 지연고정회로 내 각각의 과정에서는 반도체 메모리 장치의 전압 레벨, 온도, 압력, 프로세스 등의 환경변화로 인해 지연값에 변화나 클록의 왜곡이 발생할 수 있다. 또한, 지연고정회로는 위상 고정이 이루어질 때까지 다소 긴 시간이 소요된다는 단점과 함께 다수 지연셀을 통해 지연값이 결정되는 지연 라인 및 클록 입출력 경로에서 발생하는 지연을 보상해주기 위한 복제 지연부 등을 통해 클록의 위상이 변경되는 과정에서 듀티비가 어긋날 수 있고 각종 잡음 및 지터(jitter) 등에 노출될 수 있다.
전술한 바와 같이, 반도체 메모리 장치가 높은 주파수를 가진 클록 신호를 입력받아 고속으로 동작할수록 기존 고정지연회로가 가진 단점으로 인하여 위상 고정이 되기까지 시간이 길어지거나 듀티비가 왜곡되기 쉬우며 더 나아가 잡음 및 지터에 대한 특성이 좋지 않아지므로, 이를 극복하기 위한 지연고정회로가 요구된다.
본 발명은 고속으로 동작하는 반도체 메모리 장치 내 지연고정회로가 가진 문제점을 해결하기 위해 제안된 것으로, 높은 주파수를 가지는 시스템 클록에 대응하여 데이터의 입출력 시점을 제어할 수 있는 지연고정회로를 포함한 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 내부 클록과 기준 클록의 위상을 비교하여 위상 차이에 대응하는 폭을 가지는 펄스 형태의 비교 결과를 출력하기 위한 위상 비교부, 비교 결과에 대응하여 위상 고정을 위한 위상 이동폭을 결정하기 위한 디지털 코드를 출력하기 위한 위상조정 결정부, 디지털 코드를 아날로그 전위를 가지는 전압으로 변경하기 위한 디지털-아날로그 변환부, 및 디지털-아날로그 변환부의 출력에 대응하는 바이어스 전압을 입력받고, 바이어스 전압에 대응하여 결정되는 위상 지연량에 따라 내부 클록을 지연하여 멀티 위상 지연신호를 생성하고 피드백하기 위한 멀티 위상 지연신호 생성부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 내부 클록과 기준 클록의 위상을 비교한 결과를 유한상태머신을 통해 디지털 코드로 변환하고 디지털 코드에 대응하는 바이어스 전압을 전위 제어방식 지연라인(Voltage-Controlled Delay Line, VCDL)에 공급하여 멀티 위상 지연신호를 생성하기 위한 지연고정회로 및 멀티 위상 지연신호에 대응하여 데이터 을 입출력하기 위한 데이터 입출력회로를 구비하는 반도체 메모리 장치를 제공한다.
나아가, 본 발명은 외부에서 인가된 기준 클록 및 내부 클록을 버퍼링하는 단계, 기준 클록 및 상기 내부 클록의 위상을 비교 검출하여 두 클록의 위상 차이만큼의 펄스 폭을 가지는 상태 신호를 출력하는 단계, 유한상태머신을 통해 상태 신호에 대응하는 지연량의 어림값 및 정밀값을 단계적으로 구하여 디지털 코드를 생성하기 위한 단계, 디지털 코드를 아날로그 값의 전위를 가진 신호로 변환하는 단계, 신호의 전위 레벨에 대응하는 전류량을 출력하는 단계, 전류량에 대응하여 바이어스 전압을 생성하는 단계, 및 바이어스 전압에 따라 결정되는 지연량만큼 내부 클록(ICLK)을 지연한 뒤 멀티 위상 지연신호(OUT1 ~ OUT6)를 출력하는 단계를 포함하는 반도체 메모리 장치의 지연고정방법을 제공한다.
위상 고정을 이루기 위한 시간을 줄이기 위해, 본 발명은 내부 클록과 기준 클록 간 발생할 수 있는 최대 위상 차이까지 검출할 수 있는 비교기에서 출력된 비교 결과에 따라 유한상태머신(Finite State Machine, FSM)으로 구성된 위상 조정부를 사용한다. 또한, 고주파 동작에서 기존 지연고정회로에서 발생할 수 있는 듀티비 오차나 지터에 의한 클록 신호 왜곡을 극복하기 위해, 디지털 방식으로 위상을 조정하고 위상 조정된 신호를 아날로그 전압 레벨로 변환하여 전위 제어방식 지연라인(Voltage-Controlled Delay Line, VCDL)에 공급하여 멀티 위상 지연 신호를 생성한다. 멀티 위상 지연 신호를 통해 반도체 메모리 장치는 다양한 위상의 지연고 정클록을 얻을 수 있고, 동작 환경에 따라 각각의 위상에 대응하여 데이터를 출력할 수 있어 고속 데이터 입출력이 가능해진다.
본 발명에 따른 반도체 메모리 장치는 동작 환경 및 조건에 대응하여 지연고정회로에서 출력되는 멀티 위상 지연신호 각각의 위상에 대응하여 다수의 데이터를 출력할 수 있도록 함으로써 데이터를 고속으로 입출력할 수 있는 장점이 있다.
또한, 본 발명의 반도체 메모리 장치는 위상 비교 결과에 다른 위상을 유한상태머신을 통한 디지털 방식으로 조정하고 그에 따른 전압을 발생시켜 멀티 위상 지연신호를 생성함으로서 지터 및 잡음 등으로 인한 신호의 왜곡을 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 내부 클록과 기준 클록(REF_CLK)의 위상을 비교한 결과를 유한상태머신을 통해 디지털 코드로 변환하고 상기 디지털 코드에 대응하는 바이어스 전압을 전위 제어방식 지연라인(Voltage-Controlled Delay Line, VCDL)에 공급하여 멀티 위상 지연신호(OUT1 ~ OUT6)를 생성하기 위한 지연고정회로를 포함한다. 도시되지 않았지만, 반도체 메모리 장치는 멀티 위상 지연신호(OUT1 ~ OUT6)에 대응하여 다수의 단위셀로부터 출력된 데이터를 출력하기 위한 데이터 출력회로를 포함하고 있어 외부에서 인가된 읽기 명령에 대응하는 데이터를 기 설정된 시점에 외부로 출력할 수 있다.
구체적으로 살펴보면, 지연고정회로는 내부 클록과 기준 클록(REF_CLK)의 위상을 비교하여 위상 차이에 대응하는 폭을 가지는 펄스 형태의 비교 결과를 출력하기 위한 위상 비교부(120), 비교 결과에 대응하여 위상 고정을 위한 위상 이동폭을 결정하기 위한 디지털 코드를 출력하기 위한 위상조정 결정부(150), 디지털 코드를 아날로그 전위를 가지는 전압으로 변경하기 위한 디지털-아날로그 변환부(160), 및 디지털-아날로그 변환부의 출력에 대응하는 바이어스 전압을 입력받고, 상기 바이어스 전압에 대응하여 결정되는 위상 지연량에 따라 내부 클록(ICLK)을 지연하여 멀티 위상 지연신호를 생성하고 피드백하기 위한 멀티 위상 지연신호 생성부(190)를 포함한다. 특히, 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 멀티 위상 지연신호 생성부(190)는 바이어스 전압에 대응하여 위상을 이동시킬 수 있는(즉, 입력되는 신호의 지연량을 결정하는) 전위 제어방식 지연라인(Voltage-Controlled Delay Line, VCDL)으로 구성되어 있다.
또한, 지연고정회로는 멀티 위상 지연신호 생성부(190)에서 피드백된 클록 및 기준 클록(REF_CLK)을 입력받아 버퍼링 후 위상 비교부(120)로 전달하기 위한 클록 버퍼(110)를 더 포함한다.
위상 비교부(120)는 피드백된 클록과 기준 클록(REF_CLK)의 최대 및 최소 위상 차이를 검출할 수 있는 비교 범위를 가지며, 비교 결과에 따라 피드백된 클록의 위상이 앞서있는지를 나타내는 신호와 뒤져있는지를 나타내는 신호가 모두 출력된다. 이때, 위상이 앞서있는지와 뒤져있는지를 각각 나타내는 두 신호는 두 클록 간의 위상 차이 만큼에 대응하는 폭을 가진다. 비교 결과를 살펴보면 내부 클록(ICLK)과 기준 클록(REF_CLK)의 위상을 비교하면 위상이 앞선 경우, 뒤진 경우, 혹은 위상이 동일하여 위상고정상태인 경우로 나눌수있다. 반도체 메모리 장치는 동작 환경에 따라 비교 결과가 왜곡되거나 불명확해질 수 있는 오동작을 방지하기 위해 비교결과 증폭부(140)를 더 포함한다. 비교결과 증폭부(140)는 위상 비교부(120)에서 출력되는 두 신호를 증폭하여 두 신호 중 하나만 논리 하이 레벨의 펄스 폭을 유지하게 하고 다른 하나는 비활성화시켜 위상조정 결정부(150)로 전달한다.
위상 비교부(120)가 두 클록을 비교하기 위한 비교 동작 구간은 클록 발생부(220)에 의해 제어된다. 클록 발생부(220)는 외부에서 입력되는 클록을 입력받아 일정 분주율로 분주한 뒤 위상 비교부(120)로 공급하는 데, 이때 분주율은 반도체 메모리 장치의 동작 환경 및 동작 모드에 따라 설정될 수 있다. 또한, 피드백된 클록과 기준 클록(REF_CLK)의 위상이 동일할 때, 위상 비교부(120)의 비교 결과를 바탕으로 위상고정상태임을 인지하기 위한 위상고정 검출부(130)를 더 포함한다. 위상고정 검출부(130)가 검출한 위상고정상태는 내부 클록(ICLK)이 지연되어 생성된 멀티 위상 지연신호(OUT1 ~ OUT 6)는 데이터를 입출력하기 위한 적합한 위상을 가 지고 있다는 의미이다.
비교결과 증폭부(140)의 출력에 대응하여 위상 이동 정도를 결정하기 위한 상기 위상조정 결정부(150)는 비교 결과에 따라 내부 클록의 위상을 조정하기 위한 어림값을 결정하는 유한상태머신을 포함하는 어림 조정부(152) 및 비교 결과에 따라 상기 내부 클록의 위상을 조정하기 위한 정밀값을 결정하는 유한상태머신을 포함하는 정밀 조정부(154)를 포함한다. 본 발명에서는 내부 클록과 기준 클록 간 위상 차이가 클 경우 어림 조정부(152)를 통해 위상 이동 정도를 어림하여 계산한 뒤 정밀 조정부(154)를 통해 정밀하게 계산할 수 있도록 하여 위상 고정에 이르는 시간을 단축시킬 수 있다. 여기서, 위상조정 결정부(150)는 위상 차이에 대응하는 위상 이동 정도를 디지털 코드로 출력한다. 이러한, 위상조정 결정부(150)는 반도체 메모리 장치에 전원이 공급되면 동작 모드에 따라 어림 조정부(152)와 정밀 조정부(154)를 구동시키기 위한 구동부(260)와 연결되어 있으며, 특히, 구동부(260)는 최초 위상 고정 후 계속 되는 비교 결과를 통해 위상 차이가 크지 않을 경우 동작 모드에 따라 정밀 조정부(154)만 동작하도록 하여 전체 소비되는 전력을 줄일 수 있다.
또한, 반도체 메모리 장치는 전류 변환부(160)와 바이어스 생성부(180)를 더 포함한다. 위상조정 결정부(150)에서 출력되는 디지털 코드는 디지털-아날로그 변환부(160)를 통해 아날로그 값의 전위를 가지는 신호로 변환되고, 디지털-아날로그 변환부(160)의 출력은 전류 변환부(160)로 입력되어 전류로 변환된다. 전류 변환부(160)에서 출력된 전류는 바이어스 생성부(180)로 입력되어 위상조정 결정 부(150)에서 출력한 디지털 코드에 대응하는 바이어스 전압을 생성하여 멀티 위상 지연신호 생성부(190)의 지연량을 제어한다.
여기서, 지연고정회로의 오류를 방지하기 위해서는 위상조정 결정부(150), 디지털-아날로그 변환부(160), 및 전류 변환부(160)는 프로세스, 전압 레벨, 및 온도의 동작 환경 변화에 영향없이 일정한 기준 전류를 공급받아야 한다. 이를 위해, 반도체 메모리 장치는 동작 환경이 변화하더라도 항상 일정한 기준 전류를 생성하기 위한 기준전류 발생부(240)를 더 포함한다.
전술한 바와 같이, 반도체 메모리 장치는 내부 클록(ICLK)을 입력받아 서로 다른 위상을 가지는 멀티 위상 지연신호(OUT1 ~ OUT6)를 출력한다. 도 1에는 6개의 멀티 위상 지연신호(OUT1 ~ OUT6)가 출력되는 경우를 도시하였으나 이는 반도체 메모리 장치의 동작 환경에 따라 달라질 수 있다. 특히, 시스템 클록(혹은 기준 클록)의 한 주기당 4개의 데이터를 입출력하기 위한 QDR 반도체 메모리 장치의 경우에는 멀티 위상 지연신호 생성부(190)에서 4개의 멀티 위상 지연신호를 출력하도록 하고 각각은 0o, 90o, 180o, 270o의 위상 차이를 가지도록 할 수 있다. 즉, 반도체 메모리 장치의 동작에 따라 멀티 위상 지연신호는 N(N은 자연수)개의 신호로 구성될 수 있으며, 이때 각각의 멀티 위상 지연신호는 360o/N만큼의 위상 차이를 가지게 된다.
전술한 구조를 바탕으로, 본 발명의 일실시예에 따른 반도체 메모리 장치 내 지연고정 동작은 다음과 같이 이루어진다.
먼저, 레벨 변환기를 포함하고 있는 클록 버퍼(110)를 통해 외부에서 인가된 외부전압 레벨의 기준 클록(REF_CLK)을 반도체 메모리 장치 내부 전압 레벨로 바꾸어 주고, 이를 멀티 위상 지연신호 생성부(190)로부터 피드백 클록과 함께 위상 비교부(120)로 전달한다. 이후, 위상 비교부(120)는 입력되는 두 클록의 위상을 비교 검출하여 두 클록의 위상 차이만큼의 펄스 폭을 가지는 두 신호를 출력하고, 비교결과 증폭부(140)는 이 두 신호 중 유효한 하나의 신호만 논리 하이 레벨의 펄스가 되도록 증폭하고 다른 하나는 비활성화시킨다.
비교결과 증폭부(140)의 출력에 대응하여 먼저 어림 조정부(150)에서 유한상태머신을 통해 어림값을 구하고, 이후 정밀 조정부(154)를 통해 정밀한 지연값을 결정한다. 이렇게 결정된 지연값을 가진 디지털 코드를 디지털-아날로그 변환기(160)가 아날로그 값의 전위를 가진 신호로 전환한 뒤 전류 변환부(160)에 입력한다. 전류 변환부(160)는 입력된 신호의 전위 레벨에 대응하는 전류량을 출력하고 이 출력량에 대응하여 바이어스 생성부(180)는 멀티 위상 지연신호 생성부(190)의 지연값을 제어하기 위한 바이어스 전압을 생성한다. 최종적으로, 멀티 위상 지연신호 생성부(190)는 바이어스 전압에 따라 결정되는 지연량만큼 내부 클록(ICLK)을 지연한 뒤 멀티 위상 지연신호(OUT1 ~ OUT6)를 출력하고 클록 버퍼로 피드백한다.
전술한 바와 같이, 본 발명은 위상 차이를 줄이기 위해 어림 조정과 정밀 조정을 단계적으로 수행하여 위상 고정을 이루기 위한 시간을 감소시킬 수 있으며, 최초 위상 고정 후 위상 차이가 발생하여 재조정이 필요한 경우에도 시간과 전력을 줄일 수 있다. 또한, 유한상태머신(FSM)을 사용하여 위상 지연 정도를 디지털 코드 로 출력하고 이를 디지털-아날로그 변환부(ADC)를 사용하여 아날로그 값으로 변환한 뒤 이에 대응하는 바이어스 전압을 통해 지연값을 결정하도록 함으로써 고주파 동작에서 지연시간의 변화 및 오차 등에 의해 발생할 수 있는 지터를 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.

Claims (19)

  1. 내부 클록과 기준 클록의 위상을 비교하여 위상 차이에 대응하는 폭을 가지는 펄스 형태의 비교 결과를 출력하기 위한 위상 비교부;
    상기 비교 결과에 대응하여 위상 고정을 위한 위상 이동폭을 결정하기 위한 디지털 코드를 출력하기 위한 위상조정 결정부;
    상기 디지털 코드를 아날로그 전위를 가지는 전압으로 변경하기 위한 디지털-아날로그 변환부; 및
    상기 디지털-아날로그 변환부의 출력에 대응하는 바이어스 전압을 입력받고, 상기 바이어스 전압에 대응하여 결정되는 위상 지연량에 따라 내부 클록을 지연하여 멀티 위상 지연신호를 생성하고 피드백하기 위한 멀티 위상 지연신호 생성부를 구비하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 비교 결과를 증폭하여 상기 위상조정 결정부로 전달하기 위한 비교결과 증폭부를 더 구비하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 디지털-아날로그 변환부의 출력을 전류로 변환하기 위한 전류 변환부; 및
    상기 전류 변환부의 출력에 대응하여 상기 바이어스 전압을 생성하는 바이어스 생성부를 더 구비하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 위상조정 결정부, 상기 디지털-아날로그 변환부, 및 전류 변환부에 프로세스, 전압 레벨, 및 온도의 동작 환경 변화에 영향없이 일정한 기준 전류를 공급하기 위한 기준전류 발생부를 더 구비하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 멀티 위상 지연신호 생성부는 상기 바이어스 전압에 대응하여 위상을 이동시키는 전위 제어방식 지연라인(Voltage-Controlled Delay Line, VCDL)으로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 멀티 위상 지연신호 생성부에서 출력되는 멀티 위상 지연신호는 각각 0o, 90o, 180o, 270o의 위상 차이를 가지며, 각각의 위상은 데이터 출력의 기준이 되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 위상조정 결정부는
    상기 비교 결과에 따라 상기 내부 클록의 위상을 조정하기 위한 어림값을 결정하는 유한상태머신을 포함하는 어림 조정부; 및
    상기 비교 결과에 따라 상기 내부 클록의 위상을 조정하기 위한 정밀값을 결정하는 유한상태머신을 포함하는 정밀 조정부를 구비하고,
    상기 어림 조정부와 상기 정밀 조정부의 결과를 상기 디지털 코드로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    반도체 메모리 장치에 전원이 공급되면 상기 어림 조정부와 상기 정밀 조정부를 구동시키기 위한 구동부를 더 구비하는 반도체 메모리 장치.
  9. 제 1항에 있어서,
    상기 위상 비교부의 동작 결과를 통해 위상 고정 상태임을 검출하기 위한 위상 고정 검출부; 및
    외부에서 입력되는 클록을 분주하여 상기 위상 비교부의 동작시간을 제어하는 제어 클록을 생성하기 위한 클록 발생부를 더 구비하는 반도체 메모리 장치.
  10. 제 1항에 있어서,
    상기 멀티 위상 지연신호 생성부에서 피드백된 내부 클록 및 상기 기준 클록을 입력받아 버퍼링 후 상기 위상 비교부로 전달하기 위한 클록 버퍼를 더 구비하는 반도체 메모리 장치.
  11. 내부 클록과 기준 클록의 위상을 비교한 결과를 유한상태머신을 통해 디지털 코드로 변환하고 상기 디지털 코드에 대응하는 바이어스 전압을 전위 제어방식 지연라인(Voltage-Controlled Delay Line, VCDL)에 공급하여 멀티 위상 지연신호를 생성하기 위한 지연고정회로; 및
    상기 멀티 위상 지연신호에 대응하여 데이터을 입출력하기 위한 데이터 입출력회로를 구비하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 지연고정회로는
    내부 클록과 상기 기준 클록의 위상을 비교하여 위상 차이에 대응하는 폭을 가지는 펄스 형태의 비교 결과를 출력하기 위한 위상 비교부;
    상기 비교 결과에 대응하여 상기 유한상태머신을 통해 위상 고정을 위한 위상 이동폭을 결정하기 위한 디지털 코드를 출력하기 위한 위상조정 결정부;
    상기 디지털 코드를 아날로그 전위를 가지는 전압으로 변경하기 위한 디지털-아날로그 변환부;
    상기 디지털-아날로그 변환부의 출력을 전류로 변환하기 위한 전류 변환부;
    상기 전류 변환부의 출력에 대응하여 상기 바이어스 전압을 생성하는 바이어스 생성부; 및
    상기 바이어스 전압에 대응하여 위상 지연량이 결정되는 상기 전위 제어방식 지연라인에 따라 상기 내부 클록을 지연하여 멀티 위상 지연신호를 생성하고 피드백하기 위한 멀티 위상 지연신호 생성부를 구비하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 비교 결과를 증폭하여 상기 위상조정 결정부로 전달하기 위한 비교결과 증폭부를 더 구비하는 반도체 메모리 장치.
  14. 제 11항에 있어서,
    상기 지연고정회로에 프로세스, 전압 레벨, 및 온도의 동작 환경 변화에 영향없이 일정한 기준 전류를 공급하기 위한 기준전류 발생부를 더 구비하는 반도체 메모리 장치.
  15. 제 11항에 있어서,
    상기 멀티 위상 지연신호는 각각 0o, 90o, 180o, 270o의 위상 차이를 가지며, 상기 데이터 입출력회로는 각각의 위상에 대응하여 데이터를 입출력하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 11항에 있어서,
    상기 멀티 위상 지연신호는 N(N은 자연수)개의 신호로 구성되어 있으며, 각각은 360o/N만큼의 위상 차이를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 12항에 있어서,
    상기 멀티 위상 지연신호 생성부에서 피드백된 내부 클록 및 상기 기준 클록을 입력받아 버퍼링 후 상기 위상 비교부로 전달하기 위한 클록 버퍼를 더 구비하는 반도체 메모리 장치.
  18. 외부에서 인가된 기준 클록 및 내부 클록을 버퍼링하는 단계;
    상기 기준 클록 및 상기 내부 클록의 위상을 비교 검출하여 두 클록의 위상 차이만큼의 펄스 폭을 가지는 상태 신호를 출력하는 단계;
    유한상태머신을 통해 상태 신호에 대응하는 지연량의 어림값 및 정밀값을 단계적으로 구하여 디지털 코드를 생성하기 위한 단계;
    상기 디지털 코드를 아날로그 값의 전위를 가진 신호로 변환하는 단계;
    상기 신호의 전위 레벨에 대응하는 전류량을 출력하는 단계;
    상기 전류량에 대응하여 바이어스 전압을 생성하는 단계; 및
    상기 바이어스 전압에 따라 결정되는 지연량만큼 내부 클록(ICLK)을 지연한 뒤 멀티 위상 지연신호(OUT1 ~ OUT6)를 출력하는 단계를 포함하는 반도체 메모리 장치의 지연고정방법.
  19. 제 18항에 있어서,
    상기 상태 신호를 유효한 논리 레벨을 가지는 펄스가 되도록 증폭하는 단계; 및
    상기 멀티 위상 지연신호를 피드백하는 단계를 더 포함하는 반도체 메모리 장치의 지연고정방법.
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