KR101040245B1 - 반도체 장치 - Google Patents

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KR101040245B1 KR1020100016574A KR20100016574A KR101040245B1 KR 101040245 B1 KR101040245 B1 KR 101040245B1 KR 1020100016574 A KR1020100016574 A KR 1020100016574A KR 20100016574 A KR20100016574 A KR 20100016574A KR 101040245 B1 KR101040245 B1 KR 101040245B1
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Abstract

반도체 장치는 바이어스 제어전압의 전압레벨에 따라 모델 지연값이 조절되는 지연 모델부 - 내부 클럭전달경로의 지연값을 모델링함 - 를 포함하며, 인가된 입력 클럭신호에 내부 클럭전달경로의 지연값을 반영하여 위상을 조절한 DLL 클럭신호를 출력하는 지연고정루프와, DLL 클럭신호에 지연 모델부의 모델 지연값을 반영하여 생성된 제1 위상보정 클럭신호 및 DLL 클럭신호에 내부 클럭전달경로의 실제 지연값을 반영하여 생성된 제2 위상보정 클럭신호의 위상차이에 대응하는 전압레벨을 갖는 바이어스 제어전압을 출력하는 제어전압 출력부를 구비한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 지연고정루프(Delay Locked Loop, DLL)의 모델 지연값과 실제 지연값의 차이를 보정하는 기술에 관한 것이다.
반도체 장치는 동작속도를 향상시키고 효율적인 내부동작을 위하여 클럭(Clock)과 같은 기준 주기펄스신호(Periodic pulse signal)에 동기되어 동작한다. 따라서 대부분의 반도체 장치는 외부에서 공급되는 클럭 또는 필요에 따라 내부에서 생성된 내부 클럭을 이용하여 동작하게 된다.
한편, 반도체 장치로 입력되는 입력 클럭신호는 반도체 장치 내부에서 지연되므로 지연된 클럭신호를 이용하여 데이터를 출력할 경우, 출력되는 데이터가 입력 클럭신호와 동기되지 않는 문제점이 발생한다. 따라서 반도체 장치는 지연고정루프(Delay Locked Loop, DLL), 위상고정루프(Phase Locked Loop, PLL) 등을 이용하여 입력 클럭신호와 내부 클럭신호 사이의 위상차이를 보상한다.
도 1은 종래기술의 반도체 장치에 대한 구성도이다.
도 1을 참조하면 종래기술의 반도체 장치는 지연고정루프(2)와, 내부 클럭전달경로(Internal Clock Path)를 구성하는 리피터(Repeater,3ㅇ5), 전송라인(4), 출력 구동부(6)로 구성된다.
지연고정루프(2)는 인가된 입력 클럭신호(EXT_CLK)에 내부 클럭전달경로(Internal Clock Path)의 지연값을 반영하여 위상을 조절한 DLL 클럭신호(DLL_CLK)를 출력한다. 내부 클럭전달경로(Internal Clock Path)는 'tDO'의 지연값을 가지므로, 지연고정루프(2)는 입력 클럭신호(EXT_CLK)를 '-tDO'의 지연값 만큼 위상을 앞당겨서 DLL 클럭신호(DLL_CLK)를 생성한다. 따라서 내부 클럭전달경로(Internal Clock Path)를 통해서 최종적으로 출력되는 출력 클럭신호(STB_CLK)는 입력 클럭신호(EXT_CLK)와 동일한 위상을 가진다.
한편, 지연고정루프(2)는 내부 클럭전달경로(Internal Clock Path)의 지연값을 모델링한 지연 모델부 - 도면에 미도시됨 - 를 포함하고 있다. 지연 모델부는 이상적으로 내부 클럭전달경로와 동일한 지연값을 가지도록 설계된다. 하지만, 내부 클럭전달경로의 구성요소를 모델링한 지연 모델부는 실제의 구성요소와 배치되는 위치가 다르며, 각 구성요소의 지연값과 모델 지연값 사이에 오차가 존재한다. 특히, 공정 및 전압의 변화에 의해서 그 차이가 더욱 커질 수 있다. 이러한 지연값의 차이는 DLL 클럭신호(DLL_CLK)를 이용하여 동작하는 내부회로의 타이밍 마진 저하를 유발하게 되므로 이를 해결하기 위한 기술이 요구되고 있다.
본 발명은 지연고정루프의 모델 지연값 및 실제 지연값의 차이에 대응하는 코드값을 출력할 수 있는 반도체 장치를 제공한다.
또한, 본 발명은 지연고정루프의 모델 지연값 및 실제 지연값의 차이를 보정할 수 있는 반도체 장치를 제공한다.
또한, 본 발명은 내부 클럭전달경로의 실제 지연값을 정확하게 반영한 DLL 클럭신호를 생성할 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따르면, 내부 클럭전달경로의 지연값을 모델링한 지연 모델부를 포함하며, 인가된 입력 클럭신호에 상기 내부 클럭전달경로의 지연값을 반영하여 위상을 조절한 DLL 클럭신호를 출력하는 지연고정루프; 및 상기 DLL 클럭신호에 상기 지연 모델부의 모델 지연값을 반영하여 생성된 제1 위상보정 클럭신호 및 상기 DLL 클럭신호에 상기 내부 클럭전달경로의 실제 지연값을 반영하여 생성된 제2 위상보정 클럭신호의 위상차이에 대응하는 코드값을 갖는 위상차이 검출코드를 출력하는 검출코드 출력부를 구비하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 바이어스 제어전압의 전압레벨에 따라 모델 지연값이 조절되는 지연 모델부 - 내부 클럭전달경로의 지연값을 모델링함 - 를 포함하며, 인가된 입력 클럭신호에 상기 내부 클럭전달경로의 지연값을 반영하여 위상을 조절한 DLL 클럭신호를 출력하는 지연고정루프; 및 상기 DLL 클럭신호에 상기 지연 모델부의 모델 지연값을 반영하여 생성된 제1 위상보정 클럭신호 및 상기 DLL 클럭신호에 상기 내부 클럭전달경로의 실제 지연값을 반영하여 생성된 제2 위상보정 클럭신호의 위상차이에 대응하는 전압레벨을 갖는 상기 바이어스 제어전압을 출력하는 제어전압 출력부를 구비하는 반도체 장치가 제공된다.
도 1은 종래기술의 반도체 장치에 대한 구성도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 구성도이다.
도 3은 코드 생성부의 실시예에 따른 상세 구성도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 구성도이다.
도 5는 전압 생성부의 실시예에 따른 상세 구성도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 구성도이다.
본 실시예에 따른 반도체 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 2를 참조하면 반도체 장치는, 지연고정루프(20)와, 검출코드 출력부(30)와, 내부 클럭전달경로를 구성하는 리피터(Repeater,41ㅇ43), 전송라인(42), 클럭 출력 구동부(44)를 구비한다.
상기와 같이 구성되는 반도체 장치의 세부구성 및 주요동작은 다음과 같이 이루어진다.
지연고정루프(20)는 내부 클럭전달경로(Internal Clock Path)의 지연값을 모델링한 지연 모델부(25)를 포함하며, 인가된 입력 클럭신호(EXT_CLK)에 내부 클럭전달경로의 지연값을 반영하여 위상을 조절한 DLL 클럭신호(DLL_CLK)를 출력한다.
즉, 지연고정루프(20)는 입력 클럭신호(EXT_CLK)를 버퍼링하는 클럭 입력버퍼(21)와, 클럭 입력버퍼(21)에서 출력되는 내부 클럭신호(INT_CLK)를 지연시켜 DLL 클럭신호(DLL_CLK)를 출력하는 가변 지연부(23)와, DLL 클럭신호(DLL_CLK)를 모델 지연값 만큼 지연시킨 제1 위상보정 클럭신호(FEED_CLK)를 출력하는 지연 모델부(25)와, 내부 클럭신호(INT_CLK) 및 제1 위상보정 클럭신호(FEED_CLK)의 위상을 비교하는 위상 비교부(22)와, 위상 비교부(22)의 비교결과에 따라 가변 지연부(23)의 지연값을 조절하는 지연 제어부(24)로 구성된다. 참고적으로 지연고정루프(20)는 내부 클럭신호(INT_CLK) 및 제1 위상보정 클럭신호(FEED_CLK)의 위상이 동일할 때 락킹(Locking)동작을 수행한다. 가변 지연부(23)의 지연값은 락킹 동작시에 고정된다. 일반적으로 지연 제어부(24)는 쉬프트 레지스터로 구성될 수 있을 것이다.
내부 클럭전달경로가 'tBUF+tDO'의 지연값을 가진다고 가정하면, 지연 모델부(25)는 이상적으로 'tBUF+tDO'의 지연값을 가지도록 설계된다. 지연고정루프(20)는 입력 클럭신호(EXT_CLK)를 '-tDO-tBUF'의 지연값 만큼 위상을 앞당겨서 DLL 클럭신호(DLL_CLK)를 생성한다. 따라서 내부 클럭전달경로(Internal Clock Path)를 통해서 최종적으로 출력되는 제2 위상보정 클럭신호(STB_CLK)는 입력 클럭신호(EXT_CLK)와 동일한 위상을 가진다.
한편, 이상적인 경우와 달리 회로가 배치되는 위치의 차이, 공정 및 전압변화 등에 의해 지연 모델부(25)의 모델 지연값 및 내부 클럭전달경로의 실제 지연값은 서로 차이가 발생한다.
검출코드 출력부(30)는 DLL 클럭신호(DLL_CLK)에 지연 모델부(25)의 모델 지연값을 반영하여 생성된 제1 위상보정 클럭신호(FEED_CLK) 및 DLL 클럭신호(DLL_CLK)에 내부 클럭전달경로의 실제 지연값을 반영하여 생성된 제2 위상보정 클럭신호(STB_CLK)의 위상차이에 대응하는 코드값을 갖는 위상차이 검출코드(SCODE<0:15>)를 출력한다.
검출코드 출력부(30)는 테스트 모드에서 제1 위상보정 클럭신호(FEED_CLK) 및 제2 위상보정 클럭신호(STB_CLK)의 위상을 비교하여, 비교한 결과에 대응하는 위상차이 검출코드(SCODE<0:15>)를 생성하는 코드 생성부(31)와, 위상차이 검출코드(SCODE<0:15>)를 패드(PAD)를 통해서 외부로 출력하는 출력 구동부(32)로 구성된다. 따라서 패드(PAD)를 통해서 출력되는 위상차이 검출코드(SCODE<0:15>)를 테스트 장비에서 분석하여 모델 지연값과 실제 지연값의 차이를 확인할 수 있다.
도 3은 코드 생성부의 실시예에 따른 상세 구성도이다.
도 3을 참조하면 코드 생성부(31)는 제1 위상보정 클럭신호(FEED_CLK) 및 제2 위상보정 클럭신호(STB_CLK)의 위상을 비교하여 위상검출신호(DET)를 출력하는 위상 비교부(310)와, 테스트 신호(TESTMODE)에 응답하여 예정된 시간동안 활성화 되는 인에이블 신호(ENABLE)를 생성하는 인에이블 신호 생성부(320)와, 인에이블 신호(ENABLE)의 활성화 구간 동안 위상검출신호(DET)에 응답하여 내부 코드값을 쉬프팅 하는 쉬프트 레지스터(330)로 구성된다.
인에이블 신호 생성부(320)는 4비트 카운터(321)와, 제1 제어펄스 생성부(322)와, 제2 제어펄스 생성부(323)와, 풀업 및 풀다운 구동부(MP1,MN1)와, 래치(INV,INV2)로 구성된다. 인에이블 신호(ENABLE)는 4비트 카운터(321)가 한주기 동안 카운팅 되는 동안 즉, 내부클럭(I_CLK)에 응답하여 16번 카운팅 되는 동안 활성화 되는 신호이다. 따라서 쉬프트 레지스터(330)는 인에이블 신호(ENABLE)가 활성화된 구간동안 내부클럭(I_CLK)에 대응하는 클럭신호를 제공받아 동작하게 된다.
위상 비교부(310)는 다양하게 실시될 수 있는데, 우선 위상 비교부(310)는 제1 위상보정 클럭신호(FEED_CLK)이 제2 위상보정 클럭신호(STB_CLK)보다 위상이 빠를 경우 하이레벨의 위상검출신호(DET)를 출력하고, 그 반대의 경우 로우레벨의 위상검출신호(DET)를 출력하도록 설계될 수 있다. 또한, 위상 비교부(310)는 제1 위상보정 클럭신호(FEED_CLK) 및 제2 위상보정 클럭신호(STB_CLK)의 위상을 비교하여 위상 차이에 대응하는 펄스폭을 갖는 위상검출신호(DET)를 출력하도록 설계될 수 있다. 또한, 제1 위상보정 클럭신호(FEED_CLK) 및 제2 위상보정 클럭신호(STB_CLK)의 위상을 비교하여 위상 차이에 대응하는 전압레벨을 갖는 위상검출신호(DET)를 출력하도록 설계될 수도 있다.
또한, 쉬프트 레지스터(330)는 위상검출신호(DET)에 응답하여 내부 코드값을 쉬프트 라이트(Shift Right) 또는 쉬프트 레프트(Shift Left) 하고 내부 코드값에 대응하는 위상차이 검출코드(SCODE<0:15>)를 출력하게 된다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 구성도이다.
도 4를 참조하면 반도체 장치는, 지연고정루프(20A)와, 제어전압 출력부(50)와, 내부 클럭전달경로를 구성하는 리피터(Repeater,41Aㅇ43A), 전송라인(42A), 클럭 출력 구동부(44A)를 구비한다.
상기와 같이 구성되는 반도체 장치의 세부구성 및 주요동작은 다음과 같이 이루어진다.
지연고정루프(20A)는 바이어스 제어전압(V_BIAS)의 전압레벨에 따라 모델 지연값이 조절되는 지연 모델부(25A)를 포함하며, 인가된 입력 클럭신호(EXT_CLK)에 내부 클럭전달경로(Internal Clock Path)의 지연값을 반영하여 위상을 조절한 DLL 클럭신호(DLL_CLK)를 출력한다. 참고적으로 지연 모델부(25A)는 내부 클럭전달경로의 지연값을 모델링한 것이다.
즉, 지연고정루프(20A)는 입력 클럭신호(EXT_CLK)를 버퍼링하는 클럭 입력버퍼(21A)와, 클럭 입력버퍼(21A)에서 출력되는 내부 클럭신호(INT_CLK)를 지연시켜 DLL 클럭신호(DLL_CLK)를 출력하는 가변 지연부(23A)와, DLL 클럭신호(DLL_CLK)를 모델 지연값 만큼 지연시킨 제1 위상보정 클럭신호(FEED_CLK)를 출력하는 지연 모델부(25A)와, 내부 클럭신호(INT_CLK) 및 제1 위상보정 클럭신호(FEED_CLK)의 위상을 비교하는 위상 비교부(22A)와, 위상 비교부(22A)의 비교결과에 따라 가변 지연부(23A)의 지연값을 조절하는 지연 제어부(24A)로 구성된다.
내부 클럭전달경로가 'tBUF+tDO'의 지연값을 가진다고 가정하면, 지연 모델부(25A)는 이상적으로 'tBUF+tDO'의 지연값을 가지도록 설계된다. 지연고정루프(20A)는 입력 클럭신호(EXT_CLK)를 '-tDO-tBUF'의 지연값 만큼 위상을 앞당겨서 DLL 클럭신호(DLL_CLK)를 생성한다. 따라서 내부 클럭전달경로(Internal Clock Path)를 통해서 최종적으로 출력되는 제2 위상보정 클럭신호(STB_CLK)는 입력 클럭신호(EXT_CLK)와 동일한 위상을 가진다.
한편, 이상적인 경우와 달리 회로가 배치되는 위치의 차이, 공정 및 전압변화 등에 의해 지연 모델부(25A)의 모델 지연값 및 내부 클럭전달경로의 실제 지연값은 서로 차이가 발생한다.
제어전압 출력부(50)는 DLL 클럭신호(DLL_CLK)에 지연 모델부(25A)의 모델 지연값을 반영하여 생성된 제1 위상보정 클럭신호(FEED_CLK) 및 DLL 클럭신호(DLL_CLK)에 내부 클럭전달경로의 실제 지연값을 반영하여 생성된 제2 위상보정 클럭신호(STB_CLK)의 위상차이에 대응하는 전압레벨을 갖는 바이어스 제어전압(V_BIAS)을 출력한다.
제어전압 출력부(50)는 제1 위상보정 클럭신호(FEED_CLK) 및 제2 위상보정 클럭신호(STB_CLK)의 위상을 비교하여, 비교한 결과에 대응하는 코드값을 갖는 위상차이 검출코드(SCODE<0:15>)를 생성하는 코드 생성부(31A)와, 위상차이 검출코드(SCODE<0:15>)에 대응하는 전압레벨을 갖는 바이어스 제어전압(V_BIAS)을 생성하는 전압 생성부(33)로 구성된다. 코드 생성부(31A)는 도 3의 코드 생성부(31)와 동일하게 구성될 수 있을 것이다. 다만, 도 3의 코드 생성부(31)는 테스트 신호(TESTMODE)의 제어를 통해서 동작을 하며, 코드 생성부(31A)는 코드 인에이블 신호(CODE_EN)의 제어를 통해서 동작을 한다.
제1 위상보정 클럭신호(FEED_CLK)가 제2 위상보정 클럭신호(STB_CLK)보다 위상이 빠를 경우, 바이어스 제어전압(V_BIAS)의 전압레벨이 그 위상 차이에 대응하여 낮아지게 된다. 바이어스 제어전압(V_BIAS)의 전압레벨이 낮아지므로 지연 모델부(25A)의 모델 지연값은 증가하게 된다. 따라서 모델 지연값이 실제 지연값과 거의 동일하게 조절된다.
한편, 본 실시예와 같이 제어전압 출력부(50)는 위상차이 검출코드(SCODE<0:15>)를 저장하기 위한 코드 저장부(34)와, 테스트 모드(Test Mode)에서 코드 생성부(31A)로부터 출력되는 코드를 전압 생성부(33)에 전달하고, 노멀 동작모드(Normal Mode)에서 코드 저장부(34)에 저장된 코드를 전압 생성부(33)에 전달하는 선택부(35)를 더 포함하여 구성될 수도 있다. 참고적으로 본 실시예에서 코드 저장부(34)는 퓨즈셋(FUSE SET)으로 구성되었다.
출력 구동부(32A)가 패드(PAD)를 통해서 위상차이 검출코드(SCODE<0:15>)를 외부로 출력하므로, 테스트 장비에서 위상차이 검출코드(SCODE<0:15>)를 분석하여 모델 지연값과 실제 지연값의 차이를 확인할 수 있다. 따라서 최적의 위상차이 검출코드(SCODE<0:15>)를 확인한 후에, 코드 저장부(34)에 해당 위상차이 검출코드(SCODE<0:15>)를 프로그래밍 하고, 파워업 동작 이후에 코드 저장부(34)에 저장된 위상차이 검출코드(SCODE<0:15>)에 의해 생성되는 바이어스 제어전압(V_BIAS)을 통해서 지연 모델부(25A)의 모델 지연값을 보정하게 된다. 이때, 모드 선택신호(MODE_SEL)에 의해서 제1 동작모드 및 제2 동작모드가 결정되는데 제1 동작모드에서는 코드 생성부(31A)에서 실시간으로 출력되는 위상차이 검출코드(SCODE<0:15>)에 의해서 바이어스 제어전압(V_BIAS)이 생성된다. 또한, 제2 동작모드에서는 코드 저장부(34)에 저장된 위상차이 검출코드(SCODE<0:15>)에 의해서 바이어스 제어전압(V_BIAS)이 생성된다. 물론, 코드 저장부(34) 및 선택부(35)를 구비하지 않고, 위상차이 검출코드(SCODE<0:15>)에 대응하는 바이어스 제어전압(V_BIAS)을 실시간으로 생성하도록 구성될 수 있을 것이다.
참고적으로 위상차이 검출코드(SCODE<0:15>)를 전송하는 전송라인의 수를 감소시키기 위해 코드 인코더(Code Encoder) 및 코드 디코더(Code Decoder)를 더 구비하는 실시예를 구성할 수도 있을 것이다.
도 5는 전압 생성부의 실시예에 따른 상세 구성도이다.
도 5를 참조하면 전압 생성부(33)는, 전원전압단(VDD) 및 접지전압단(VSS) 사이에 접속되는 복수의 전압강하소자(R1,…, RN-1,RN,R_REF)와, 위상차이 검출코드(SCODE<0:15>)에 응답하여 각 전압강하소자에서 분배된 전압을 선택적으로 출력하는 복수의 스위치(SW_1~SW_REF)와, 복수의 전압강하소자(R1,…, RN-1,RN,R_REF) 중 기준 전압강하소자(R_REF)에 의해서 분배된 전압 및 기준전압(VREF)을 비교하여, 비교결과에 대응하는 제어전압을 출력하는 비교부(510)와, 제어전압의 제어에 따라 복수의 전압강하소자(R1,…, RN-1,RN,R_REF)에 구동전압을 공급하는 PMOS 트랜지스터(MP1)로 구성된다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 6의 타이밍 다이어그램 및 도 4 및 도 5를 참조하여, 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
코드 인에이블 신호(CODE_EN)는 동작을 수행하는 동안 하이레벨로 활성화 되는 신호이다.
본 실시예에서 DLL 클럭신호(DLL_CLK)는 코드 생성부를 제어하기 위한 내부클럭(I_CLK)으로서 사용된다.
타이밍 다이어그램에서 제1 위상보정 클럭신호(FEED_CLK)가 제2 위상보정 클럭신호(STB_CLK)보다 위상이 빠르므로 위상검출신호(DET)가 하이레벨로 천이된다.
코드 생성부의 쉬프트 레지스터는 인에이블 신호(ENABLE)가 하이레벨로 활성화 되어 있는 동안 내부 코드값을 쉬프트 라이트(Shift Right) 하여 위상차이 검출코드(SCODE<0:15>)를 출력한다.
위상차이 검출코드(SCODE<0:15>)에 의해서 바이어스 제어전압(V_BIAS)의 전압레벨은 낮아지게 되어 모델 지연값이 증가하므로, 최종적으로 제1 위상보정 클럭신호(FEED_CLK)가 제2 위상보정 클럭신호(STB_CLK)와 위상이 동일하도록 보정된다.
참고적으로 인코딩 코드(EN_CODE<3:1>)는 위상차이 검출코드(SCODE<0:15>)를 인코딩 하여 생성된 코드이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
20, 20A : 지연고정루프
30 : 검출코드 출력부
41, 43, 41A, 43A : 리피터
42, 42A : 전송라인
50 : 제어전압 출력부
320 : 인에이블 신호 생성부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (15)

  1. 내부 클럭전달경로의 지연값을 모델링한 지연 모델부를 포함하며, 인가된 입력 클럭신호에 상기 내부 클럭전달경로의 지연값을 반영하여 위상을 조절한 DLL 클럭신호를 출력하는 지연고정루프; 및
    상기 DLL 클럭신호에 상기 지연 모델부의 모델 지연값을 반영하여 생성된 제1 위상보정 클럭신호 및 상기 DLL 클럭신호에 상기 내부 클럭전달경로의 실제 지연값을 반영하여 생성된 제2 위상보정 클럭신호의 위상차이에 대응하는 코드값을 갖는 위상차이 검출코드를 출력하는 검출코드 출력부;
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 검출코드 출력부는,
    상기 제1 위상보정 클럭신호 및 상기 제2 위상보정 클럭신호의 위상을 비교하여, 비교한 결과에 대응하는 상기 위상차이 검출코드를 생성하는 코드 생성부; 및
    상기 위상차이 검출코드를 패드를 통해서 외부로 출력하는 출력 구동부;를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 코드 생성부는,
    상기 제1 위상보정 클럭신호 및 상기 제2 위상보정 클럭신호의 위상을 비교하여 위상 차이에 대응하는 펄스폭을 갖는 위상검출신호를 출력하는 위상 비교부;
    예정된 시간동안 활성화 되는 인에이블 신호를 생성하는 인에이블 신호 생성부; 및
    상기 인에이블 신호의 활성화 구간 동안 상기 위상검출신호에 응답하여 내부 코드값을 쉬프팅 하는 쉬프트 레지스터;를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 코드 생성부는,
    상기 제1 위상보정 클럭신호 및 상기 제2 위상보정 클럭신호의 위상을 비교하여 위상 차이에 대응하는 전압레벨을 갖는 위상검출신호를 출력하는 위상 비교부;
    예정된 시간동안 활성화 되는 인에이블 신호를 생성하는 인에이블 신호 생성부; 및
    상기 인에이블 신호의 활성화 구간 동안 상기 위상검출신호의 전압레벨에 대응하여 내부 코드값을 쉬프팅 하는 쉬프트 레지스터;를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 인에이블 신호 생성부는,
    테스트 신호의 제어를 받는 복수 비트 카운터를 포함하며 상기 복수 비트 카운터가 한주기 동안 카운팅 되는 동안 상기 인에이블 신호를 활성화 시키는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 위상보정 클럭신호는 상기 내부 클럭전달경로에 구비된 복수의 소자를 통해서 지연되어 생성된 신호임을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 위상보정 클럭신호는 상기 내부 클럭전달경로에 구비된 리피터, 전송라인, 클럭 출력 구동부를 통해서 지연되어 생성된 신호임을 특징으로 하는 반도체 장치.
  8. 바이어스 제어전압의 전압레벨에 따라 모델 지연값이 조절되는 지연 모델부 - 내부 클럭전달경로의 지연값을 모델링함 - 를 포함하며, 인가된 입력 클럭신호에 상기 내부 클럭전달경로의 지연값을 반영하여 위상을 조절한 DLL 클럭신호를 출력하는 지연고정루프; 및
    상기 DLL 클럭신호에 상기 지연 모델부의 모델 지연값을 반영하여 생성된 제1 위상보정 클럭신호 및 상기 DLL 클럭신호에 상기 내부 클럭전달경로의 실제 지연값을 반영하여 생성된 제2 위상보정 클럭신호의 위상차이에 대응하는 전압레벨을 갖는 상기 바이어스 제어전압을 출력하는 제어전압 출력부;
    를 구비하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제어전압 출력부는,
    상기 제1 위상보정 클럭신호 및 상기 제2 위상보정 클럭신호의 위상을 비교하여, 비교한 결과에 대응하는 코드값을 갖는 위상차이 검출코드를 생성하는 코드 생성부; 및
    상기 위상차이 검출코드에 대응하는 전압레벨을 갖는 상기 바이어스 제어전압을 생성하는 전압 생성부;를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제어전압 출력부는,
    상기 위상차이 검출코드를 저장하기 위한 코드 저장부; 및
    제1 동작모드에서 상기 코드 생성부로부터 출력되는 코드를 상기 전압 생성부에 전달하고, 제2 동작모드에서 상기 코드 저장부에 저장된 코드를 상기 전압 생성부에 전달하는 선택부;를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 코드 생성부는,
    상기 제1 위상보정 클럭신호 및 상기 제2 위상보정 클럭신호의 위상을 비교하여 위상 차이에 대응하는 펄스폭을 갖는 위상검출신호를 출력하는 위상 비교부;
    예정된 시간동안 활성화 되는 인에이블 신호를 생성하는 인에이블 신호 생성부; 및
    상기 인에이블 신호의 활성화 구간 동안 상기 위상검출신호에 응답하여 내부 코드값을 쉬프팅 하는 쉬프트 레지스터;를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서,
    상기 코드 생성부는,
    상기 제1 위상보정 클럭신호 및 상기 제2 위상보정 클럭신호의 위상을 비교하여 위상 차이에 대응하는 전압레벨을 갖는 위상검출신호를 출력하는 위상 비교부;
    예정된 시간동안 활성화 되는 인에이블 신호를 생성하는 인에이블 신호 생성부; 및
    상기 인에이블 신호의 활성화 구간 동안 상기 위상검출신호의 전압레벨에 대응하여 내부 코드값을 쉬프팅 하는 쉬프트 레지스터;를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 인에이블 신호 생성부는,
    코드 인에이블 신호(CODE_EN)의 제어를 받는 복수 비트 카운터를 포함하며 상기 복수 비트 카운터가 한주기 동안 카운팅 되는 동안 상기 인에이블 신호를 활성화 시키는 것을 특징으로 하는 반도체 장치.
  14. 제8항에 있어서,
    상기 제2 위상보정 클럭신호는 상기 내부 클럭전달경로에 구비된 복수의 소자를 통해서 지연되어 생성된 신호임을 특징으로 하는 반도체 장치.
  15. 제8항에 있어서,
    상기 제2 위상보정 클럭신호는 상기 내부 클럭전달경로에 구비된 리피터, 전송라인, 클럭 출력 구동부를 통해서 지연되어 생성된 신호임을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140147179A (ko) * 2013-06-18 2014-12-30 에스케이하이닉스 주식회사 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101040245B1 (ko) * 2010-02-24 2011-06-09 주식회사 하이닉스반도체 반도체 장치
US8154328B1 (en) * 2010-06-11 2012-04-10 Altera Corporation Techniques for measuring phases of periodic signals
KR20140023708A (ko) * 2012-08-17 2014-02-27 에스케이하이닉스 주식회사 패드의 본딩을 테스트할 수 있는 반도체 장치
KR20180089239A (ko) * 2017-01-31 2018-08-08 에스케이하이닉스 주식회사 집적회로
US10339997B1 (en) 2017-12-18 2019-07-02 Micron Technology, Inc. Multi-phase clock division

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004109A (ko) * 1999-06-28 2001-01-15 김영환 이중 전원을 사용하는 반도체 메모리소자에서 지연고정루프의위상고정시간을 설정하기 위한 지연 모델링 회로

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3754070B2 (ja) 1994-02-15 2006-03-08 ラムバス・インコーポレーテッド 遅延ロック・ループ
US6968026B1 (en) * 2000-06-01 2005-11-22 Micron Technology, Inc. Method and apparatus for output data synchronization with system clock in DDR
KR100437539B1 (ko) 2001-06-29 2004-06-26 주식회사 하이닉스반도체 클럭 동기 회로
US6603339B2 (en) 2001-12-14 2003-08-05 International Business Machines Corporation Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator
KR100424180B1 (ko) 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR100477808B1 (ko) 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100486268B1 (ko) 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
KR100518547B1 (ko) * 2002-12-28 2005-10-04 삼성전자주식회사 출력 드라이버의 구동력 변화에 따른 내부클락신호의지연을 보상할 수 있는 반도체 메모리 장치의 지연동기루프
KR100507873B1 (ko) 2003-01-10 2005-08-17 주식회사 하이닉스반도체 듀티 보정 회로를 구비한 아날로그 지연고정루프
KR100529037B1 (ko) * 2003-07-29 2005-11-17 주식회사 하이닉스반도체 개선된 지터 특성을 갖는 지연고정루프 및 그의 클럭 지연보상 방법
JP2005316722A (ja) 2004-04-28 2005-11-10 Renesas Technology Corp クロック発生回路及び半導体集積回路
KR100546135B1 (ko) * 2004-05-17 2006-01-24 주식회사 하이닉스반도체 지연 고정 루프를 포함하는 메모리 장치
KR100695525B1 (ko) * 2005-01-31 2007-03-15 주식회사 하이닉스반도체 반도체 기억 소자의 지연 고정 루프
KR100713082B1 (ko) 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
JP4772733B2 (ja) * 2007-04-13 2011-09-14 株式会社東芝 Ｄｌｌ回路
US7602224B2 (en) * 2007-05-16 2009-10-13 Hynix Semiconductor, Inc. Semiconductor device having delay locked loop and method for driving the same
US7701272B2 (en) * 2007-05-31 2010-04-20 Micron Technology, Inc. Method and apparatus for output data synchronization with system clock
KR20090045773A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 고속으로 동작하는 반도체 장치의 지연 고정 회로
JP5262630B2 (ja) * 2008-12-01 2013-08-14 富士通株式会社 セルフテスト回路を有するクロック生成回路
KR101022674B1 (ko) * 2008-12-05 2011-03-22 주식회사 하이닉스반도체 지연고정루프회로 및 그 동작방법
KR101024243B1 (ko) * 2009-06-02 2011-03-29 주식회사 하이닉스반도체 버스트 트래킹 지연고정루프
KR101040245B1 (ko) * 2010-02-24 2011-06-09 주식회사 하이닉스반도체 반도체 장치
KR101046274B1 (ko) * 2010-03-29 2011-07-04 주식회사 하이닉스반도체 클럭지연회로
KR101212724B1 (ko) * 2010-05-31 2012-12-14 에스케이하이닉스 주식회사 클럭발생회로 및 그를 이용한 지연고정루프
US8456210B2 (en) * 2010-12-07 2013-06-04 Texas Instruments Incorporated Delay locked loop with offset correction

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004109A (ko) * 1999-06-28 2001-01-15 김영환 이중 전원을 사용하는 반도체 메모리소자에서 지연고정루프의위상고정시간을 설정하기 위한 지연 모델링 회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140147179A (ko) * 2013-06-18 2014-12-30 에스케이하이닉스 주식회사 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치
KR102140117B1 (ko) * 2013-06-18 2020-08-12 에스케이하이닉스 주식회사 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치

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Publication number Publication date
US20110204941A1 (en) 2011-08-25
US20120256667A1 (en) 2012-10-11
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US8222938B2 (en) 2012-07-17

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