KR20070109108A - 반도체 메모리 장치의 데이터 출력 회로 및 방법 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 구동 클럭의 입력에 대응하여 제어 신호에 의해 전달되는 데이터 조합의 복수 개의 데이터 비트들을 각각 한 비트씩 래치시키는 래치 수단; 및 상기 제어 신호의 제어에 따라 선택적으로 적어도 하나 이상의 패리티 비트를 조합하여 출력 데이터를 형성하도록 하는 데이터 출력 수단;을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 데이터 출력, 패리티 비트

Description

반도체 메모리 장치의 데이터 출력 회로 및 방법{Circuit and Method for Outputting Data in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 데이터 출력 수단의 상세 구성도,
도 3은 도 1에 도시한 데이터 출력 회로의 동작을 설명하기 위한 타이밍도,
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성을 나타낸 블록도,
도 5는 도 4에 도시한 데이터 출력 수단의 상세 구성도,
도 6a 및 도 6b는 도 5에 도시한 래치 선택부 및 출력 선택부의 상세 구성을 나타낸 회로도,
도 7은 도 4에 도시한 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 메모리 셀 영역 20 : CRC 비트 생성 수단
30 : 데이터 조합 수단 40 : 데이터 조합 선택 수단
50 : 클럭 드라이버 60 : 래치 수단
70 : 출력 제어 수단 80/800 : 데이터 출력 수단
90 : 데이터 출력 드라이버
본 발명은 반도체 메모리 장치의 데이터 출력 회로 및 방법에 관한 것으로, 보다 상세하게는 클럭에 대한 데이터 비트들의 래치 동작을 보다 안정적으로 수행하는 반도체 메모리 장치의 데이터 출력 회로 및 방법에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)보다 진보된 반도체 메모리 장치는 메모리 셀 영역으로부터 데이터를 출력하기 위해 데이터 출력 회로를 구비하여, 클럭을 이용하여 병렬로 전달되는 데이터를 래치시키고 이를 다시 직렬의 데이터 비트로 변환시키는 동작을 수행한다. 이 때 데이터 통신 간에 오류가 있는지를 판별하기 위해 상기 데이터 비트에는 CRC(Cyclic Redundancy Checking) 비트와 같은 패리티(Parity) 비트가 포함되는 경우가 있다. 상기 패리티 비트가 포함되는 출력 데이터는 일반적으로 직렬로 출력되는 복수 개의 데이터 비트 뒤에 패리티 비트 한 개씩, 일정 비율로 조합된다. 이후 상기 출력 데이터가 전달되는 외부의 장치는 상기 패리티 비트를 추출하여 상기 출력 데이터의 오류 여부를 판별한다.
이하, 종래의 기술에 따른 데이터 출력 회로를 도 1 ~ 도 3을 참조하여 설명 하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성을 나타낸 블록도로서, 메모리 셀 영역으로부터 6개의 데이터 비트가 출력되고 패리티 비트로서 2개의 CRC 비트가 이에 조합되는 것을 예로 들어 나타낸 것이다. 종래 기술에 의해 사용되는 데이터 비트와 CRC 비트의 수는 도시하고 설명한 것에 한정되지 않는다는 것을 밝혀 둔다.
상기 데이터 출력 회로는, 메모리 셀 영역(10)으로부터 출력되는 6개의 데이터 비트(LD<0:2>, UD<0:2>)를 입력 받아 2개의 CRC 비트(LCRC, UCRC)를 생성하는 CRC 비트 생성 수단(20), 상기 6개의 데이터 비트와 상기 2개의 CRC 비트를 조합 및 분배하여 각각 3개의 데이터 비트와 1개의 CRC 비트로 이루어지는 제 1 및 제 2 데이터 조합(LDC, UDC)을 생성하는 데이터 조합 수단(30), 제어 신호(ctrl)의 입력에 대한 응답으로 상기 제 1 데이터 조합(LDC)과 제 2 데이터 조합(UDC) 중 하나의 데이터 조합을 선택하여 4개의 라인에 한 비트씩 4개의 비트의 데이터를 출력하는 데이터 조합 선택 수단(40), DLL(Delay Locked Loop) 회로로부터 전달되는 DLL 클럭(clk_dll)을 구동하여 구동 클럭(clk_drv)을 생성하는 클럭 드라이버(50), 상기 구동 클럭(clk_drv)의 입력에 대응하여 상기 제 1 데이터 조합(LDC) 또는 제 2 데이터 조합(UDC)의 4비트의 데이터를 각각 한 비트씩 래치시켜 제 1 데이터 비트 0~3(ldtb<0:3>) 또는 제 2 데이터 비트 0~3(udtb<0:3>)를 출력하는 래치 수단(60), 상기 DLL 클럭(clk_dll)과 부 DLL 클럭(clk_dllb)을 입력 받아 입력 제어 신호 0~3(icl<0:3>) 및 출력 제어 신호 0~3(ocl<0:3>)을 생성하는 출력 제어 수단(70), 상기 입력 제어 신호 0~3(icl<0:3>)와 상기 출력 제어 신호 0~3(ocl<0:3>)의 입력에 대응하여 상기 제 1 데이터 비트 0~3(ldtb<0:3>) 또는 상기 제 2 데이터 비트 0~3(udtb<0:3>)를 한 비트씩 순차적으로 출력하는 데이터 출력 수단(80) 및 상기 데이터 출력 수단(80)으로부터 출력되는 데이터를 구동하여 출력 데이터(odt)로서 출력하는 데이터 출력 드라이버(90)로 구성된다.
여기에서 상기 구동 클럭(clk_drv)은 상기 DLL 클럭(clk_dll)의 주파수를 나누어 생성한 클럭이다. 즉, 상기 구동 클럭(clk_drv)은 상기 DLL 클럭(clk_dll)보다 더 큰 주기를 갖는다.
이와 같이 구성된 상기 데이터 출력 회로의 동작에 대한 상세한 설명은 이하의 도면을 참조하여 설명하기로 한다.
도 2는 도 1에 도시한 데이터 출력 수단의 상세 구성도이다.
여기에서는 상기 제 1 데이터 비트 0~3(ldtb<0:3>) 또는 상기 제 2 데이터 비트 0~3(udtb<0:3>)를 설명의 편의상, 데이터 비트 0~3(dtb<0:3>)로 칭하여 설명하기로 한다.
상기 데이터 출력 수단(80)은 상기 입력 제어 신호 0~3(icl<0:3>)의 입력에 대응하여 상기 데이터 비트 0~3(dtb<0:3>)를 래치시키는 제 1 ~ 제 4 래치부(81 ~ 84) 및 상기 출력 제어 신호 0~3(ocl<0:3>)의 입력에 각각 대응하여 상기 제 1 ~ 제 4 래치부(81 ~ 84)에 래치된 4개의 래치 데이터(ldt<0:3>)를 출력하는 제 1 ~ 제 4 출력부(85 ~ 88)로 구성된다.
이 때, 상기 입력 제어 신호 0~3(icl<0:3>)와 상기 출력 제어 신호 0~3(ocl<0:3>)는 상기 제 1 데이터 비트 0~3(ldtb<0:3>) 및 상기 제 2 데이터 비트 0~3(udtb<0:3>) 중 하나에 대한 래치 및 출력 동작을 수행하기 위해 입력되는 신호이다. 다른 하나의 데이터 비트 0~3에 대한 래치 및 출력 동작을 수행하기 위해서는 상기 입력 제어 신호 0~3(icl<0:3>)와 상기 출력 제어 신호 0~3(ocl<0:3>)가 다시 한 번 입력되어야 할 것이다. 그리고 상기 입력 제어 신호 0~3(icl<0:3>)와 상기 출력 제어 신호 0~3(ocl<0:3>)는 상기 출력 제어 수단(70)에 입력되는 DLL 클럭(clk_dll)의 라이징 및 폴링 에지 타임에 따라 순차적으로 인에이블 되는 신호이다.
상기 제 1 래치부(81)는 상기 입력 제어 신호 0(icl<0>)가 인에이블 되면 데이터 비트 0(dtb<0>)를 래치시켜 상기 래치 데이터 0(ldt<0>)를 출력한다. 그리고 상기 제 1 출력부(85)는 이후 상기 출력 제어 신호 0(ocl<0>)가 인에이블 되면 상기 래치 데이터 0(ldt<0>)를 한 비트의 데이터로서 출력한다. 마찬가지로 상기 제 2 ~ 제 4 래치부(82 ~ 84) 및 상기 제 2 ~ 제 4 출력부(86 ~ 88)는 상기 입력 제어 신호 1~3(icl<1:3>) 및 상기 출력 제어 신호 1~3(ocl<1:3>)의 순차적인 입력에 대응하여 데이터 비트 1~3(dtb<1:3>)를 래치시켜 상기 래치 데이터 1~3(ldt<1:3>)를 생성하고, 다시 상기 래치 데이터 1~3(ldt<1:3>)를 각각 한 비트의 데이터로 출력하는 동작을 수행하며, 이에 따라 상기 데이터 출력 수단(80)은 상기 래치 수단(60)에 래치된 상기 제 1 데이터 비트 0~3(ldtb<0:3>) 또는 상기 제 2 데이터 비트 0~3(udtb<0:3>)를 한 비트씩 분할된 데이터로서 출력하게 된다.
도 3은 도 1에 도시한 데이터 출력 회로의 동작을 설명하기 위한 타이밍도로 서, 데이터 조합 선택 수단으로부터 출력되는 데이터 조합의 각각의 데이터 비트들이 임의의 요인에 의해 소정 시간 지연된 것을 가정하여 나타낸 것이다.
도면에는 상기 데이터 출력 회로의 각 영역의 동작에 따른 데이터의 입출력 과정이 도시되어 있다. 상기 메모리 셀 영역(10)에서 출력되는 6비트의 데이터(LD<0:2>, UD<0:2>)는 상기 데이터 조합 수단(30)에서 2개의 CRC 비트와 조합되어 제 1 및 제 2 데이터 조합(LDC, UDC)으로 출력된다. 이후 상기 데이터 조합 선택 수단(40)은 상기 제어 신호(ctrl)의 입력에 대응하여 상기 제 1 데이터 조합(LDC) 또는 제 2 데이터 조합(LDC)을 선택적으로 출력한다. 도면에는 상기 제어 신호(ctrl)의 전위가 로우 레벨(Low Level)일 때에는 상기 제 1 데이터 조합(LDC)이 출력되고, 상기 제어 신호(ctrl)의 전위가 하이 레벨(High Level)일 때에는 상기 제 2 데이터 조합(UDC)이 출력되는 것을 나타내었다. 이 때 선택적으로 출력되는 데이터 조합은 4개의 라인을 통해 각각 한 비트의 데이터씩 동시에 상기 래치 수단(60)에 전달된다. 이후 상기 래치 수단(60)은 상기 클럭 드라이버(50)에서 전달되는 구동 클럭(clk_drv)으로부터 상기 4개의 라인을 통해 동시에 한 비트씩 전달되는 4비트의 데이터를 각각 래치시켜 상기 제 1 데이터 비트 0~3(ldtb<0:3>) 또는 상기 제 2 데이터 비트 0~3(udtb<0:3>)를 상기 데이터 출력 수단(80)에 전달한다.
상기 출력 제어 수단(70)에서 점선으로 표시한 상기 DLL 클럭(dlk_dll)과 실선으로 표시한 상기 부 DLL 클럭(clk_dllb)으로부터 생성되어 상기 데이터 출력 수단(80)에 입력되는 상기 입력 제어 신호 0~3(icl<0:3>)는 상기 래치 수단(60)으로 부터 전달되는 데이터 비트 0~3(dtb<0:3>)를 각각 래치시켜 상기 래치 데이터 0~3(ldt<0:3>)을 생성한다. 그리고 또한 상기 DLL 클럭(dlk_dll)과 상기 부 DLL 클럭(clk_dllb)으로부터 생성되어 상기 데이터 출력 수단(80)에 입력되는 상기 출력 제어 신호 0~3(ocl<0:3>)는 상기 래치 데이터 0~3(ldt<0:3>)을 각각 한 비트씩 순차적으로 출력하는 동작을 수행한다. 이후 데이터 출력 드라이버(90)는 상기 순차적으로 출력된 데이터들을 구동하여 출력 데이터(odt)를 형성한다.
이와 같이 구성되어 동작하는 반도체 메모리 장치의 데이터 출력 회로에서 상기 데이터 조합 선택 수단(40)으로부터 출력되는 데이터 조합의 각각의 데이터 비트는 임의의 요인에 의해 지연될 수도 있다. 이에 따라 도시한 것과 같이 상기 데이터 조합 선택 수단(40)으로부터 출력되는 데이터 조합의 각각의 데이터 비트와 상기 구동 클럭(clk_drv) 간의 타이밍 마진이 감소되는 부작용이 발생하게 된다. 상기 구동 클럭(clk_drv)과 상기 각각의 데이터 비트 간의 타이밍 마진이 감소되면 상기 래치 수단(60)에서의 래치 동작이 정상적으로 수행되지 않는 오동작이 발생하여 결과적으로 데이터 출력 동작이 수행되지 않게 될 수도 있다. 이처럼 종래의 기술에 따라 데이터 비트와 패리티 비트를 조합하여 출력하는 데이터 출력 회로에서는 클럭과 데이터 간의 타이밍 마진 감소로 인한 오동작에 대한 대응이 용이하지 않았다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 클럭을 이용한 데이터 비트의 래치 동작시 클럭과 데이터 비트 간의 시간 마진을 확보함으로써 데이터 비트와 패리티 비트를 조합하여 출력 데이터를 형성하는 동작을 보다 안정적으로 수행하는 반도체 메모리 장치의 데이터 출력 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 구동 클럭의 입력에 대응하여 제어 신호에 의해 전달되는 데이터 조합의 복수 개의 데이터 비트들을 각각 한 비트씩 래치시키는 래치 수단; 및 상기 제어 신호의 제어에 따라 선택적으로 적어도 하나 이상의 패리티 비트를 조합하여 출력 데이터를 형성하도록 하는 데이터 출력 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 메모리 셀 영역으로부터 출력되는 복수 개의 데이터 비트를 입력 받아 복수 개의 패리티 비트를 생성하는 패리티 비트 생성 수단; 구동 클럭의 입력에 대응하여 제어 신호의 제어에 의해 전달되는 데이터 조합의 복수 개의 데이터 비트들을 각각 한 비트씩 래치시키는 래치 수단; 및 상기 래치 수단에 래치된 복수 개의 데이터 비트에 상기 제어 신호의 제어에 따라 선택적으로 적어도 하나 이상의 상기 패리티 비트를 조합하여 출력 데이터를 형성하도록 하는 데이터 출력 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 데이터 출력 방법은, a) 메모리 셀 영역으로부터 출력되는 복수 개의 데이터 비트를 입력 받아 복수 개의 패리티 비트 를 생성하는 단계; b) 상기 복수 개의 데이터 비트를 조합 및 분배하여 복수 개의 데이터 조합을 생성하고, 제어 신호의 제어에 의해 상기 복수 개의 데이터 조합 중 하나의 데이터 조합을 선택하여 복수 개의 라인에 한 비트씩 데이터를 출력하는 단계; c) DLL 회로로부터 전달되는 DLL 클럭을 구동하여 생성한 구동 클럭의 입력에 대응하여 상기 데이터 조합의 데이터 비트들을 각각 한 비트씩 래치시키는 단계; d) 상기 DLL 클럭과 부 DLL 클럭으로부터 생성한 입력 제어 신호 및 출력 제어 신호와 상기 제어 신호의 입력에 대응하여 상기 래치된 데이터 비트들에 적어도 하나 이상의 상기 패리티 비트를 조합하여 한 비트씩 순차적으로 출력하는 단계; 및 e) 상기 한 비트씩 출력되는 데이터를 구동하여 출력 데이터로서 출력하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성을 나타낸 블록도이다. 여기에서도 메모리 셀 영역으로부터 6개의 데이터 비트가 출력되고 패리티 비트로서 2개의 CRC 비트가 이에 조합되는 것을 예로 들어 나타낸다. 본 발명이 구현하고자 하는 데이터 출력 회로의 데이터 비트와 CRC 비트의 수는 도시하고 설명한 것에 한정되지 않는다는 것을 밝혀 둔다.
상기 데이터 출력 회로는, 메모리 셀 영역(10)으로부터 출력되는 6개의 데이터 비트(LD<0:2>, UD<0:2>)를 입력 받아 제 1 및 제 2 CRC 비트(LCRC, UCRC)를 생 성하는 CRC 비트 생성 수단(20), 상기 6개의 데이터 비트를 조합 및 분배하여 각각 3개의 데이터 비트로 이루어지는 제 1 및 제 2 데이터 조합(LDC, UDC)을 생성하는 데이터 조합 수단(30), 제어 신호(ctrl)의 입력에 대한 응답으로 상기 제 1 데이터 조합(LDC)과 제 2 데이터 조합(UDC) 중 하나의 데이터 조합을 선택하여 3개의 라인에 한 비트씩 3개의 비트의 데이터를 출력하는 데이터 조합 선택 수단(40), DLL 회로로부터 전달되는 DLL 클럭(clk_dll)을 구동하여 구동 클럭(clk_drv)을 생성하는 클럭 드라이버(50), 상기 구동 클럭(clk_drv)의 입력에 대응하여 상기 제 1 데이터 조합(LDC) 또는 제 2 데이터 조합(UDC)의 3비트의 데이터를 각각 한 비트씩 래치시켜 제 1 데이터 비트 0~2(ldtb<0:2>) 또는 제 2 데이터 비트 0~2(udtb<0:2>)를 출력하는 래치 수단(60), 상기 DLL 클럭(clk_dll)과 부 DLL 클럭(clk_dllb)을 입력 받아 입력 제어 신호 0~2(icl<0:2>) 및 출력 제어 신호 0~3(ocl<0:3>)를 생성하는 출력 제어 수단(70), 상기 입력 제어 신호 0~2(icl<0:2>)와 상기 출력 제어 신호 0~3(ocl<0:3>) 및 상기 제어 신호(ctrl)의 입력에 대응하여 상기 제 1 데이터 비트 0~2(ldtb<0:2>)에 상기 제 1 CRC 비트(LCRC)를 조합하거나 상기 제 2 데이터 비트 0~2(udtb<0:2>)에 상기 제 2 CRC 비트(UCRC)를 조합하여 한 비트씩 순차적으로 출력하는 데이터 출력 수단(800) 및 상기 데이터 출력 수단(800)으로부터 출력되는 데이터를 구동하여 출력 데이터(odt)로서 출력하는 데이터 출력 드라이버(90)로 구성된다.
이와 같이 구성된 상기 데이터 출력 회로의 동작에 대한 상세한 설명은 이하의 도면을 살펴보면서 실시하기로 한다.
도 5는 도 4에 도시한 데이터 출력 수단의 상세 구성도이다.
여기에서는 상기 제 1 데이터 비트 0~2(ldtb<0:2>) 또는 상기 제 2 데이터 비트 0~2(udtb<0:2>)를 설명의 편의상, 데이터 비트 0~2(dtb<0:2>)로 칭하여 설명하기로 한다.
상기 데이터 출력 수단(800)은 상기 입력 제어 신호 0~2(icl<0:2>)의 입력에 대응하여 상기 데이터 비트 0~2(dtb<0:2>)를 각각 래치시키는 제 1 ~ 제 3 래치부(801 ~ 803), 상기 입력 제어 신호 0(icl<0>)와 상기 제어 신호(ctrl)를 입력 받아 제 1 및 제 2 래치 선택 신호(lts1, lts2)를 생성하는 래치 선택부(804), 상기 출력 제어 신호 3(ocl<3>)와 상기 제어 신호(ctrl)를 입력 받아 제 1 및 제 2 출력 선택 신호(ots1, ots2)를 생성하는 출력 선택부(805), 상기 제 1 래치 선택 신호(lts1)의 입력에 대응하여 상기 제 1 CRC 비트(LCRC)를 래치시키는 제 4 래치부(806), 상기 제 2 래치 선택 신호(lts2)의 입력에 대응하여 상기 제 2 CRC 비트(UCRC)를 래치시키는 제 5 래치부(807), 상기 출력 제어 신호 0~2(ocl<0:2>)의 입력에 각각 대응하여 상기 제 1 ~ 제 3 래치부(801 ~ 803)에 래치된 3개의 래치 데이터 0~2(ldt<0:2>)를 출력하는 제 1 ~ 제 3 출력부(808 ~ 810), 상기 제 1 출력 선택 신호(ots1)의 입력에 대응하여 상기 제 4 래치부(806)에 래치된 래치 데이터 3(ldt<3>)를 출력하는 제 4 출력부(811) 및 상기 제 2 출력 선택 신호(ots2)의 입력에 대응하여 상기 제 5 래치부(807)에 래치된 래치 데이터 4(ldt<4>)를 출력하는 제 5 출력부(812)로 구성된다.
이 때, 상기 입력 제어 신호 0~2(icl<0:2>)와 상기 출력 제어 신호 0~3(ocl<0:3>)는 상기 제 1 데이터 비트 0~2(ldtb<0:2>)와 상기 제 1 CRC 비트(LCRC) 및 상기 제 2 데이터 비트 0~2(udtb<0:2>)와 상기 제 2 CRC 비트(UCRC) 중 하나에 대한 래치 및 출력 동작을 수행하기 위해 입력되는 신호이다. 다른 하나의 데이터 비트 0~2와 CRC 비트에 대한 래치 및 출력 동작을 수행하기 위해서는 상기 입력 제어 신호 0~2(icl<0:2>)와 상기 출력 제어 신호 0~3(ocl<0:3>)가 다시 한 번 입력되어야 할 것이다. 그리고 상기 입력 제어 신호 0~2(icl<0:2>)와 상기 출력 제어 신호 0~3(ocl<0:3>)는 상기 출력 제어 수단(70)에 입력되는 DLL 클럭(clk_dll)의 라이징 및 폴링 에지 타임에 따라 순차적으로 인에이블 되는 신호이다.
상기 제 1 래치부(801)는 상기 입력 제어 신호 0(icl<0>)가 인에이블 되면 데이터 비트 0(dtb<0>)를 래치시켜 상기 래치 데이터 0(ldt<0>)를 출력한다. 그리고 상기 제 1 출력부(808)는 이후 상기 출력 제어 신호 0(ocl<0>)가 인에이블 되면 상기 래치 데이터 0(ldt<0>)를 한 비트의 데이터로서 출력한다. 마찬가지로 상기 제 2, 제 3 래치부(802, 803) 및 상기 제 2, 제 3 출력부(809, 810)는 상기 입력 제어 신호 1,2(icl<1:2>) 및 상기 출력 제어 신호 1,2(ocl<1:2>)의 순차적인 입력에 대응하여 데이터 비트 1,2(dtb<1:2>)를 래치시켜 상기 래치 데이터 1,2(ldt<1:2>)를 생성한다.
상기 래치 선택부(804)는 상기 입력 제어 신호 0(icl<0>)가 인에이블 된 상태에 상기 제어 신호(ctrl)의 전위가 로우 레벨이면 상기 제 1 래치 선택 신호(lts1)를 인에이블 시키고, 상기 입력 제어 신호 0(icl<0>)가 인에이블 된 상태 에 상기 제어 신호(ctrl)의 전위가 하이 레벨이면 상기 제 2 래치 선택 신호(lts2)를 인에이블 시킨다. 따라서 상기 제 1 래치 선택 신호(lts1)와 상기 제 2 래치 선택 신호(lts2)는 동시에 인에이블 되지 않는다.
그리고 상기 출력 선택부(805)는 상기 출력 제어 신호 3(ocl<3>)가 인에이블 된 상태에 상기 제어 신호(ctrl)의 전위가 로우 레벨이면 상기 제 1 출력 선택 신호(ots1)를 인에이블 시키고, 상기 출력 제어 신호 3(ocl<3>)가 인에이블 된 상태에 상기 제어 신호(ctrl)의 전위가 하이 레벨이면 상기 제 2 출력 선택 신호(ots2)를 인에이블 시킨다. 따라서 상기 제 1 출력 선택 신호(ots1)와 상기 제 2 출력 선택 신호(ots2)는 동시에 인에이블 되지 않는다.
상기 제 1 래치 제어 신호(ltc1)가 인에이블 되면 상기 제 4 래치부(806)는 상기 제 1 CRC 비트(LCRC)를 래치시켜 상기 래치 데이터 3(ldt<3>)를 생성한다. 이후 상기 제 4 출력부(811)는 상기 제 1 출력 선택 신호(ots1)의 입력에 대응하여 상기 래치 데이터 3(ldt<3>)을 출력한다.
반면에 상기 제 2 래치 제어 신호(ltc2)가 인에이블 되면 상기 제 5 래치부(807)는 상기 제 2 CRC 비트(UCRC)를 래치시켜 상기 래치 데이터 4(ldt<4>)를 생성한다. 이후 상기 제 5 출력부(812)는 상기 제 2 출력 선택 신호(ots2)의 입력에 대응하여 상기 래치 데이터 4(ldt<3>)을 출력한다.
즉, 상기 입력 제어 신호 0~2(icl<0:2>)가 순차적으로 인에이블 됨에 따라 상기 래치 데이터 0~2(ldt<0:2>)가 생성된다. 그리고 상기 제어 신호(ctrl)의 제어에 따라 상기 제 1 및 제 2 래치 선택 신호(lts1, lts2)는 선택적으로 인에이블 되 며, 이에 따라 상기 래치 데이터 3(ldt<3>) 또는 상기 래치 데이터 4(ldt<4>)가 생성된다. 이후 상기 출력 제어 신호 0~2(ocl<0:2>)가 순차적으로 인에이블 됨에 따라 상기 래치 데이터 0~2(ldt<0:2>)가 한 비트씩 순차적으로 출력된다. 그리고 상기 제어 신호(ctrl)의 제어에 따라 상기 제 1 및 제 2 출력 선택 신호(ots1, ots2)는 선택적으로 인에이블 되며, 이에 따라 상기 래치 데이터 3(ldt<3>) 또는 상기 래치 데이터 4(ldt<4>)가 출력된다. 결국, 상기 출력 제어 수단(800)에서 출력되는 데이터는 3개의 데이터 비트에 1개의 CRC비트가 조합된 형태가 된다.
도 6a 및 도 6b는 도 5에 도시한 래치 선택부 및 출력 선택부의 상세 구성을 나타낸 회로도이다.
도 6a에 도시한 바와 같이, 상기 래치 선택부(804)는 상기 제어 신호(ctrl)를 입력 받는 제 1 인버터(IV1), 상기 입력 제어 신호 0(icl<0>)와 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는 제 1 낸드게이트(ND1), 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받아 상기 제 1 래치 선택 신호(lts1)를 출력하는 제 2 인버터(IV2), 상기 입력 제어 신호 0(icl<0>)와 상기 제어 신호(ctrl)를 입력 받는 제 2 낸드게이트(ND2) 및 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받아 상기 제 2 래치 선택 신호(lts2)를 출력하는 제 3 인버터(IV3)로 구성된다.
이와 같은 구성에 따라 상기 래치 선택부(804)는 상기 입력 제어 신호 0(icl<0>)가 인에이블 될 때 활성 상태가 되며, 이러한 상태에서 상기 제어 신호(ctrl)가 갖는 전위 레벨에 따라 상기 제 1 래치 선택 신호(lts1) 또는 상기 제 2 래치 선택 신호(lts2)의 인에이블 여부가 결정된다.
도 6b에 도시한 상기 출력 선택부(805)는 상기 래치 선택부(804)의 구성에 지연기(DLY)가 추가로 포함된다. 상기 출력 선택부(805)에는 상기 출력 제어 신호 3(ocl<3>)가 입력되고, 상기 제 1 및 제 2 출력 선택 신호(ots1, ots2)가 출력된다. 그리고 상기 제어 신호(ctrl)를 지연시켜 지연된 제어 신호(ctrld)를 활용하여 상기 제 1 및 제 2 출력 선택 신호(ots1, ots2)를 생성하는 동작을 수행한다. 이는 상기 출력 제어 신호 3(ocl<3>)와 상기 제어 신호(ctrl)의 타이밍을 맞추어 주기 위함이다. 따라서 상기 출력 선택부(805) 또한 상기 래치 선택부(804)와 마찬가지로 상기 출력 제어 신호 3(ocl<3>)가 인에이블 될 때 활성 상태가 되며, 이 상태에서 상기 지연된 제어 신호(ctrld)가 갖는 전위 레벨에 따라 상기 제 1 출력 선택 신호(ots1) 또는 상기 제 2 출력 선택 신호(ots2)의 인에이블 여부가 결정된다.
도 7은 도 4에 도시한 데이터 출력 회로의 동작을 설명하기 위한 타이밍도로서, 데이터 조합 선택 수단으로부터 출력되는 데이터 조합의 각각의 데이터 비트들이 임의의 요인에 의해 소정 시간 지연된 것을 가정하여 나타낸 것이다.
도면에는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 각 영역의 동작에 따른 데이터의 입출력 과정이 도시되어 있다. 상기 메모리 셀 영역(10)에서 출력되는 6비트의 데이터(LD<0:2>, UD<0:2>)는 상기 데이터 조합 수단(30)에 입력된 후 분할되어 제 1 및 제 2 데이터 조합(LDC, UDC)으로 출력된다. 이후 상기 데이터 조합 선택 수단(40)은 상기 제어 신호(ctrl)의 입력에 대응하여 상기 제 1 데이터 조합(LDC) 또는 제 2 데이터 조합(LDC)을 선택적으로 출력한다. 예를 들어, 상기 제어 신호(ctrl)의 전위가 로우 레벨일 때에는 상기 제 1 데이터 조합(LDC)이 출력되고, 상기 제어 신호(ctrl)의 전위가 하이 레벨일 때에는 상기 제 2 데이터 조합(UDC)이 출력되는 것이다. 이 때 선택적으로 출력되는 데이터 조합은 3개의 라인을 통해 각각 한 비트의 데이터씩 동시에 상기 래치 수단(60)에 전달된다. 이후 상기 래치 수단(60)은 상기 클럭 드라이버(50)에서 전달되는 구동 클럭(clk_drv)으로부터 상기 3개의 라인을 통해 동시에 한 비트씩 전달되는 3비트의 데이터를 각각 래치시켜 상기 제 1 데이터 비트 0~2(ldtb<0:2>) 또는 상기 제 2 데이터 비트 0~2(udtb<0:2>)를 상기 데이터 출력 수단(800)에 전달한다.
상기 출력 제어 수단(70)에서 점선으로 표시한 상기 DLL 클럭(dlk_dll)과 실선으로 표시한 상기 부 DLL 클럭(clk_dllb)으로부터 생성되어 상기 데이터 출력 수단(800)에 입력되는 상기 입력 제어 신호 0~2(icl<0:2>)는 상기 래치 수단(60)으로부터 전달되는 데이터 비트 0~2(dtb<0:2>)를 각각 래치시켜 상기 래치 데이터 0~2(ldt<0:2>)를 생성한다. 그리고 또한 상기 DLL 클럭(dlk_dll)과 상기 부 DLL 클럭(clk_dllb)으로부터 생성되어 상기 데이터 출력 수단(800)에 입력되는 상기 출력 제어 신호 0~2(ocl<0:2>)는 상기 래치 데이터 0~2(ldt<0:2>)를 각각 한 비트씩 순차적으로 출력하는 동작을 수행한다.
그러나 상기 제 1 및 제 2 래치 선택 신호(lts1, lts2)는 상기 입력 제어 신호 0(icl<0>)과 상기 제어 신호(ctrl)의 영향을 받아 생성된다. 이 때 도시한 것처럼 상기 제어 신호(ctrl)와 상기 출력 제어 신호 3(ocl<3>)의 타이밍이 맞지 않기 때문에 상기 제어 신호(ctrl)를 지연시켜 상기 지연된 제어 신호(ctrld)를 생성하여 이를 이용한다. 이후 상기 래치 데이터 3(ldt<3>)는 상기 제 1 래치 선택 신 호(lts1)에 의해 생성되고, 상기 래치 데이터 4(ldt<4>)는 상기 제 2 래치 선택 신호(lts2)에 의해 생성된다. 이후 상기 출력 제어 신호 3(ocl<3>)와 상기 제어 신호(ctrl)에 의해 생성되는 상기 제 1 출력 선택 신호(ots1)는 상기 래치 데이터 3(ldt<3>)를 한 비트의 데이터로 출력하는 동작을 수항하고, 마찬가지로 제 2 출력 선택 신호(ots1, ots2)는 상기 래치 데이터 4(ldt<4>)를 한 비트의 데이터로 출력하는 동작을 수행한다. 이에 따라 상기 데이터 출력 수단(800)으로부터 출력되는 데이터는 3개의 데이터 비트에 1개의 CRC 비트가 조합된 형태가 되며, 이후 상기 데이터 출력 드라이버(90)는 상기 순차적으로 출력된 데이터들을 구동하여 출력 데이터(odt)를 형성한다.
도면을 통해 상기 두 개의 CRC 비트를 상기 출력 제어 수단(800)에 직접 입력하여 데이터 비트를 생성하는 동작을 수행하면, 상기 래치 수단(60)에 입력되는 데이터 비트들과 상기 구동 클럭(clk_dll) 간의 타이밍 마진이 확보된다는 것을 확인할 수 있다. 이는 상기 데이터 조합 수단(30)으로부터 생성되는 상기 제 1 및 제 2 데이터 조합(LDC, UDC)의 생성은 두 개의 CRC 비트를 필요로 하지 않으므로 상기 데이터 조합 수단(30)이 상기 두 개의 CRC 비트의 생성을 기다리는 시간이 줄어들게 되기 때문이다. 상기 두 개의 CRC 비트는 상기 데이터 조합 수단(30)에 전달되지 않고, 상기 데이터 출력 수단(800)에 직접 전달되어 상기 제어 신호(ctrl), 상기 입력 제어 신호 0(icl<0>) 및 상기 출력 제어 신호 3(ocl<3>)에 의해 데이터 비트들과의 일정 조합을 유지할 수 있게 된다.
즉, 상기 데이터 조합 선택 수단(40)으로부터 출력되는 데이터 조합의 각각 의 데이터 비트가 임의의 요인에 의해 지연되어도 도시한 것과 같이 상기 각각의 데이터 비트와 상기 구동 클럭(clk_drv) 간의 타이밍 마진은 충분히 확보된다. 따라서 복수 개의 데이터 비트와 복수 개의 패리티 비트의 소정 배수의 조합이 출력되는 데이터 출력 동작은 정상적으로 유지되면서도 래치 동작에 필요한 타이밍 마진이 확보되어 보다 안정적으로 동작 가능한 반도체 메모리 장치의 데이터 출력 회로의 구현이 가능하게 되는 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 출력 회로 및 방법은, 클럭을 이용한 데이터 비트의 래치 동작시 클럭과 데이터 비트 간의 시간 마진을 확보함으로써 데이터 비트와 패리티 비트를 조합하여 출력 데이터를 형성하는 동작을 보다 안정적으로 수행하는 효과가 있다.

Claims (21)

  1. 구동 클럭의 입력에 대응하여 제어 신호에 의해 전달되는 데이터 조합의 복수 개의 데이터 비트들을 각각 한 비트씩 래치시키는 래치 수단; 및
    상기 제어 신호의 제어에 따라 선택적으로 적어도 하나 이상의 패리티 비트를 조합하여 출력 데이터를 형성하도록 하는 데이터 출력 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 데이터 출력 수단은, 입력 제어 신호의 순차적인 입력에 대응하여 상기 복수 개의 데이터 비트를 래치시키고, 출력 제어 신호의 순차적인 입력에 대응하여 상기 래치된 데이터 비트들을 순차적으로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  3. 제 2 항에 있어서,
    상기 데이터 출력 수단은, 상기 제어 신호 및 상기 입력 제어 신호의 입력에 대응하여 상기 적어도 하나 이상의 패리티 비트를 래치시키고, 상기 제어 신호 및 상기 출력 제어 신호의 입력에 대응하여 상기 래치된 패리티 비트를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  4. 제 3 항에 있어서,
    상기 데이터 출력 수단은,
    상기 입력 제어 신호의 입력에 대응하여 상기 복수 개의 데이터 비트를 각각 래치시키는 복수 개의 제 1 래치부;
    상기 입력 제어 신호와 상기 제어 신호를 입력 받아 제 1 및 제 2 래치 선택 신호를 생성하는 래치 선택부;
    상기 출력 제어 신호와 상기 제어 신호를 입력 받아 제 1 및 제 2 출력 선택 신호를 생성하는 출력 선택부;
    상기 제 1 래치 선택 신호의 입력에 대응하여 제 1 패리티 비트를 래치시키는 제 2 래치부;
    상기 제 2 래치 선택 신호의 입력에 대응하여 제 2 패리티 비트를 래치시키는 제 3 래치부;
    상기 출력 제어 신호의 입력에 각각 대응하여 상기 복수 개의 제 1 래치부에 래치된 복수 개의 래치 데이터를 출력하는 복수 개의 제 1 출력부;
    상기 제 1 출력 선택 신호의 입력에 대응하여 상기 제 2 래치부에 래치된 래치 데이터를 출력하는 제 2 출력부; 및
    상기 제 2 출력 선택 신호의 입력에 대응하여 상기 제 3 래치부에 래치된 래치 데이터를 출력하는 제 3 출력부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  5. 제 4 항에 있어서,
    상기 래치 선택부는,
    상기 제어 신호를 입력 받는 제 1 인버터;
    상기 입력 제어 신호와 상기 제 1 인버터의 출력 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호를 입력 받아 상기 제 1 래치 선택 신호를 출력하는 제 2 인버터;
    상기 입력 제어 신호와 상기 제어 신호를 입력 받는 제 2 낸드게이트; 및
    상기 제 2 낸드게이트의 출력 신호를 입력 받아 상기 제 2 래치 선택 신호를 출력하는 제 3 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  6. 제 4 항에 있어서,
    상기 출력 선택부는,
    상기 제어 신호를 지연시켜 지연된 제어 신호를 출력하는 지연기;
    상기 지연된 제어 신호를 입력 받는 제 1 인버터;
    상기 출력 제어 신호와 상기 제 1 인버터의 출력 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호를 입력 받아 상기 제 1 출력 선택 신호를 출력하는 제 2 인버터;
    상기 출력 제어 신호와 상기 지연된 제어 신호를 입력 받는 제 2 낸드게이트; 및
    상기 제 2 낸드게이트의 출력 신호를 입력 받아 상기 제 2 출력 선택 신호를 출력하는 제 3 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  7. 제 1 항에 있어서,
    메모리 셀 영역으로부터 출력되는 복수 개의 데이터 비트를 입력 받아 복수 개의 패리티 비트를 생성하는 패리티 비트 생성 수단;을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  8. 메모리 셀 영역으로부터 출력되는 복수 개의 데이터 비트를 입력 받아 복수 개의 패리티 비트를 생성하는 패리티 비트 생성 수단;
    구동 클럭의 입력에 대응하여 제어 신호의 제어에 의해 전달되는 데이터 조합의 복수 개의 데이터 비트들을 각각 한 비트씩 래치시키는 래치 수단; 및
    상기 래치 수단에 래치된 복수 개의 데이터 비트에 상기 제어 신호의 제어에 따라 선택적으로 적어도 하나 이상의 상기 패리티 비트를 조합하여 출력 데이터를 형성하도록 하는 데이터 출력 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  9. 제 8 항에 있어서,
    상기 데이터 출력 수단은, 입력 제어 신호의 순차적인 입력에 대응하여 상기 복수 개의 데이터 비트를 래치시키고, 출력 제어 신호의 순차적인 입력에 대응하여 상기 래치된 데이터 비트들을 순차적으로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  10. 제 9 항에 있어서,
    상기 데이터 출력 수단은, 상기 제어 신호 및 상기 입력 제어 신호의 입력에 대응하여 상기 적어도 하나 이상의 패리티 비트를 래치시키고, 상기 제어 신호 및 상기 출력 제어 신호의 입력에 대응하여 상기 래치된 패리티 비트를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  11. 제 10 항에 있어서,
    상기 데이터 출력 수단은,
    상기 입력 제어 신호의 입력에 대응하여 상기 복수 개의 데이터 비트를 각각 래치시키는 복수 개의 제 1 래치부;
    상기 입력 제어 신호와 상기 제어 신호를 입력 받아 제 1 및 제 2 래치 선택 신호를 생성하는 래치 선택부;
    상기 출력 제어 신호와 상기 제어 신호를 입력 받아 제 1 및 제 2 출력 선택 신호를 생성하는 출력 선택부;
    상기 제 1 래치 선택 신호의 입력에 대응하여 제 1 패리티 비트를 래치시키는 제 2 래치부;
    상기 제 2 래치 선택 신호의 입력에 대응하여 제 2 패리티 비트를 래치시키는 제 3 래치부;
    상기 출력 제어 신호의 입력에 각각 대응하여 상기 복수 개의 제 1 래치부에 래치된 복수 개의 래치 데이터를 출력하는 복수 개의 제 1 출력부;
    상기 제 1 출력 선택 신호의 입력에 대응하여 상기 제 2 래치부에 래치된 래치 데이터를 출력하는 제 2 출력부; 및
    상기 제 2 출력 선택 신호의 입력에 대응하여 상기 제 3 래치부에 래치된 래치 데이터를 출력하는 제 3 출력부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  12. 제 11 항에 있어서,
    상기 래치 선택부는,
    상기 제어 신호를 입력 받는 제 1 인버터;
    상기 입력 제어 신호와 상기 제 1 인버터의 출력 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호를 입력 받아 상기 제 1 래치 선택 신호를 출력하는 제 2 인버터;
    상기 입력 제어 신호와 상기 제어 신호를 입력 받는 제 2 낸드게이트; 및
    상기 제 2 낸드게이트의 출력 신호를 입력 받아 상기 제 2 래치 선택 신호를 출력하는 제 3 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  13. 제 11 항에 있어서,
    상기 출력 선택부는,
    상기 제어 신호를 지연시켜 지연된 제어 신호를 출력하는 지연기;
    상기 지연된 제어 신호를 입력 받는 제 1 인버터;
    상기 출력 제어 신호와 상기 제 1 인버터의 출력 신호를 입력 받는 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력 신호를 입력 받아 상기 제 1 출력 선택 신호를 출력하는 제 2 인버터;
    상기 출력 제어 신호와 상기 지연된 제어 신호를 입력 받는 제 2 낸드게이트; 및
    상기 제 2 낸드게이트의 출력 신호를 입력 받아 상기 제 2 출력 선택 신호를 출력하는 제 3 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  14. 제 1 항 또는 제 8 항에 있어서,
    메모리 셀 영역으로부터 출력되는 복수 개의 데이터 비트를 조합 및 분배하 여 각각 복수 개의 데이터 비트로 이루어지는 복수 개의 데이터 조합을 생성하는 데이터 조합 수단;을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  15. 제 14 항에 있어서,
    상기 제어 신호의 입력에 대한 응답으로 상기 복수 개의 데이터 조합 중 하나의 데이터 조합을 선택하여 복수 개의 라인에 한 비트씩 복수 개의 데이터 비트를 출력하는 데이터 조합 선택 수단;을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  16. 제 1 항 또는 제 8 항에 있어서,
    DLL 회로로부터 전달되는 DLL 클럭을 구동하여 상기 구동 클럭을 생성하는 클럭 드라이버;를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  17. 제 1 항 또는 제 8 항에 있어서,
    DLL 회로로부터 전달되는 DLL 클럭과 부 DLL 클럭을 입력 받아 상기 입력 제어 신호 및 상기 출력 제어 신호를 생성하는 출력 제어 수단;을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  18. 제 1 항 또는 제 8 항에 있어서,
    상기 데이터 출력 수단으로부터 출력되는 데이터를 구동하여 출력 데이터로서 출력하는 데이터 출력 드라이버;를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  19. a) 메모리 셀 영역으로부터 출력되는 복수 개의 데이터 비트를 입력 받아 복수 개의 패리티 비트를 생성하는 단계;
    b) 상기 복수 개의 데이터 비트를 조합 및 분배하여 복수 개의 데이터 조합을 생성하고, 제어 신호의 제어에 의해 상기 복수 개의 데이터 조합 중 하나의 데이터 조합을 선택하여 복수 개의 라인에 한 비트씩 데이터를 출력하는 단계;
    c) DLL 회로로부터 전달되는 DLL 클럭을 구동하여 생성한 구동 클럭의 입력에 대응하여 상기 데이터 조합의 데이터 비트들을 각각 한 비트씩 래치시키는 단계;
    d) 상기 DLL 클럭과 부 DLL 클럭으로부터 생성한 입력 제어 신호 및 출력 제어 신호와 상기 제어 신호의 입력에 대응하여 상기 래치된 데이터 비트들에 적어도 하나 이상의 상기 패리티 비트를 조합하여 한 비트씩 순차적으로 출력하는 단계; 및
    e) 상기 한 비트씩 출력되는 데이터를 구동하여 출력 데이터로서 출력하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.
  20. 제 19 항에 있어서,
    상기 d) 단계는, 상기 입력 제어 신호의 순차적인 입력에 대응하여 상기 복수 개의 데이터 비트를 래치시키고, 출력 제어 신호의 순차적인 입력에 대응하여 상기 래치된 데이터 비트들을 순차적으로 출력하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.
  21. 제 20 항에 있어서,
    상기 d) 단계는, 상기 제어 신호 및 상기 입력 제어 신호의 입력에 대응하여 상기 적어도 하나 이상의 패리티 비트를 래치시키고, 상기 제어 신호의 지연된 신호 및 상기 출력 제어 신호의 입력에 대응하여 상기 래치된 패리티 비트를 출력하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.
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