JPH09139467A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09139467A JPH09139467A JP29419595A JP29419595A JPH09139467A JP H09139467 A JPH09139467 A JP H09139467A JP 29419595 A JP29419595 A JP 29419595A JP 29419595 A JP29419595 A JP 29419595A JP H09139467 A JPH09139467 A JP H09139467A
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- clock
- circuit
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Abstract
(57)【要約】
【課題】 スタ・スレーブ方式のフリップフロップ回路
を内蔵した半導体集積回路において、マスタ・ラッチと
スレーブ・ラッチとクロックを２相のまま供給する方式
は２つのクロックのノンオーバーラップの量をチップ全
体で管理するのが非常に難しいという問題点があった。 【解決手段】 マスタ・ラッチとスレーブ・ラッチとと
もに１つのクロックに基づいて上記マスタ・ラッチとス
レーブ・ラッチの動作に必要なノンオーバーラップの２
相クロックを形成するクロック発生回路とからなるセル
をフリップフロップ回路として使用し、クロック供給元
から各フリップフロップ回路へは１相のクロックを供給
させ、フリップフロップ回路の側で２相クロックを形成
して動作させるようにした。
を内蔵した半導体集積回路において、マスタ・ラッチと
スレーブ・ラッチとクロックを２相のまま供給する方式
は２つのクロックのノンオーバーラップの量をチップ全
体で管理するのが非常に難しいという問題点があった。 【解決手段】 マスタ・ラッチとスレーブ・ラッチとと
もに１つのクロックに基づいて上記マスタ・ラッチとス
レーブ・ラッチの動作に必要なノンオーバーラップの２
相クロックを形成するクロック発生回路とからなるセル
をフリップフロップ回路として使用し、クロック供給元
から各フリップフロップ回路へは１相のクロックを供給
させ、フリップフロップ回路の側で２相クロックを形成
して動作させるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらにはクロック同期型の半導体集積回路におけるク
ロック供給方式に適用して特に有効な技術に関し、例え
ばマスタ・スレーブ方式のフリップフロップ回路に対す
る２相クロックの供給方式に利用して有効な技術に関す
る。
術さらにはクロック同期型の半導体集積回路におけるク
ロック供給方式に適用して特に有効な技術に関し、例え
ばマスタ・スレーブ方式のフリップフロップ回路に対す
る２相クロックの供給方式に利用して有効な技術に関す
る。
【０００２】
【従来の技術】フリップフロップ回路においては、入力
が有効な期間中に入力信号が変化した場合それがそのま
ま入力端子から次段の回路に伝わってしまういわゆるレ
ーシングが問題となる。そこで、これを防止するため、
マスタラッチとスレーブラッチの２つのラッチ回路から
なり互いにハイレベルがオーバーラップしないように位
相調整されたほぼ逆相の２つのクロックによって動作す
るマスタ・スレーブ方式のフリップフロップが使用され
ることがある。従来、かかるマスタ・スレーブ方式のフ
リップロップを複数個有する従来の半導体集積回路で
は、一つのクロック発生回路から各フリップフロップま
でクロックを２相のまま伝えるようにしていた。
が有効な期間中に入力信号が変化した場合それがそのま
ま入力端子から次段の回路に伝わってしまういわゆるレ
ーシングが問題となる。そこで、これを防止するため、
マスタラッチとスレーブラッチの２つのラッチ回路から
なり互いにハイレベルがオーバーラップしないように位
相調整されたほぼ逆相の２つのクロックによって動作す
るマスタ・スレーブ方式のフリップフロップが使用され
ることがある。従来、かかるマスタ・スレーブ方式のフ
リップロップを複数個有する従来の半導体集積回路で
は、一つのクロック発生回路から各フリップフロップま
でクロックを２相のまま伝えるようにしていた。
【０００３】
【発明が解決しようとする課題】ところで、クロック同
期型半導体集積回路では、クロック供給元から各フリッ
プフロップまでのクロックの遅延時間の相違による位相
ずれ（以下クロックスキューと称する）に留意しなけれ
ばならない。しかるに、上記のようなクロックを２相の
まま供給する方式を採用した半導体集積回路では、配線
の長さや負荷の大きさの相違によって２相のクロックの
スキューがそれぞれ異なってしまうことがある。そのた
め、クロックを２相のまま供給する方式においては、２
つのクロックのノンオーバーラップの量（以下、水あき
量と称する）をチップ全体で管理するのが非常に難しい
という問題点があった。
期型半導体集積回路では、クロック供給元から各フリッ
プフロップまでのクロックの遅延時間の相違による位相
ずれ（以下クロックスキューと称する）に留意しなけれ
ばならない。しかるに、上記のようなクロックを２相の
まま供給する方式を採用した半導体集積回路では、配線
の長さや負荷の大きさの相違によって２相のクロックの
スキューがそれぞれ異なってしまうことがある。そのた
め、クロックを２相のまま供給する方式においては、２
つのクロックのノンオーバーラップの量（以下、水あき
量と称する）をチップ全体で管理するのが非常に難しい
という問題点があった。
【０００４】つまり、半導体集積回路の設計において
は、配線長や負荷分布等からシミュレーションによりク
ロックスキューを見積もりそれが許容範囲内になるよう
に配線の引き回し、配線幅の決定、負荷分布の見なおし
等を行う必要があるが、クロックを２相のまま供給する
方式にあっては、負荷の最も重い経路と負荷の最も軽い
経路の間のクロックスキューが水あき量以下になるよう
にチップ全体のレイアウト設計を行わなくてはならない
ため、レイアウト設計に要する時間が非常に長くなって
いた。特に、位相の異なる２以上のクロックによって動
作する半導体集積回路を設計する場合には、同相のみな
らず異相クロック間のスキューについても保証しなけれ
ばならないため、さらにシミュレーションの負担が増大
するという問題点があった。
は、配線長や負荷分布等からシミュレーションによりク
ロックスキューを見積もりそれが許容範囲内になるよう
に配線の引き回し、配線幅の決定、負荷分布の見なおし
等を行う必要があるが、クロックを２相のまま供給する
方式にあっては、負荷の最も重い経路と負荷の最も軽い
経路の間のクロックスキューが水あき量以下になるよう
にチップ全体のレイアウト設計を行わなくてはならない
ため、レイアウト設計に要する時間が非常に長くなって
いた。特に、位相の異なる２以上のクロックによって動
作する半導体集積回路を設計する場合には、同相のみな
らず異相クロック間のスキューについても保証しなけれ
ばならないため、さらにシミュレーションの負担が増大
するという問題点があった。
【０００５】この発明の目的は、マスタ・スレーブ方式
のフリップフロップ回路を内蔵した半導体集積回路にお
ける２相クロックの水あき量を保証したレイアウト設計
を容易に行えるようにすることにある。
のフリップフロップ回路を内蔵した半導体集積回路にお
ける２相クロックの水あき量を保証したレイアウト設計
を容易に行えるようにすることにある。
【０００６】この発明の他の目的は、マスタ・スレーブ
方式のフリップフロップ回路を内蔵した半導体集積回路
における２相クロックの水あき量の最適化を容易に行え
るようにすることにある。
方式のフリップフロップ回路を内蔵した半導体集積回路
における２相クロックの水あき量の最適化を容易に行え
るようにすることにある。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００９】すなわち、マスタ・スレーブ方式のフリッ
プフロップ回路を内蔵した半導体集積回路において、マ
スタ・ラッチとスレーブ・ラッチとともに１つのクロッ
クに基づいて上記マスタ・ラッチとスレーブ・ラッチの
動作に必要なノンオーバーラップの２相クロックを形成
するクロック発生回路とからなるセルをフリップフロッ
プ回路として使用し、クロック供給元から各フリップフ
ロップ回路へは１相のクロックを供給させ、フリップフ
ロップ回路の側で２相クロックを形成して動作させるよ
うにしたものである。
プフロップ回路を内蔵した半導体集積回路において、マ
スタ・ラッチとスレーブ・ラッチとともに１つのクロッ
クに基づいて上記マスタ・ラッチとスレーブ・ラッチの
動作に必要なノンオーバーラップの２相クロックを形成
するクロック発生回路とからなるセルをフリップフロッ
プ回路として使用し、クロック供給元から各フリップフ
ロップ回路へは１相のクロックを供給させ、フリップフ
ロップ回路の側で２相クロックを形成して動作させるよ
うにしたものである。
【００１０】これによって、クロックの水あき量はフリ
ップフロップ回路セル内において自動的に保証されるた
め、レイアウト設計においては、クロック供給元から各
フリップフロップ回路までのスキューが水あき量以下に
なるようにレイアウトの見直しをすればよく、シミュレ
ーションの負担が大幅に低減されるようになる。
ップフロップ回路セル内において自動的に保証されるた
め、レイアウト設計においては、クロック供給元から各
フリップフロップ回路までのスキューが水あき量以下に
なるようにレイアウトの見直しをすればよく、シミュレ
ーションの負担が大幅に低減されるようになる。
【００１１】また、望ましくは、上記フリップフロップ
回路セル内のクロック発生回路は、発生する２つのクロ
ックの水あき量を調整可能な構成にする。
回路セル内のクロック発生回路は、発生する２つのクロ
ックの水あき量を調整可能な構成にする。
【００１２】
【発明の実施の形態】以下本発明の一実施例を図面を用
いて説明する。
いて説明する。
【００１３】図１は本発明が適用される半導体集積回路
の一実施例の概略を示す。特に制限されないが、同図の
回路は単結晶シリコンのような１個の半導体チップ上に
形成される。図において、１はクロック供給元となるＰ
ＬＬ（フェーズ・ロックド・ループ）回路、２ａ，２
ｂ，・・・２ｚはＰＬＬ回路１から供給される１相のク
ロックＣＫを受けてラッチ動作をするフリップフロップ
回路セルである。特に制限されないが、上記ＰＬＬ回路
１は、チップ内部に供給するクロックＣＫの位相を外部
から供給されるクロックの位相に一致させるように動作
する。
の一実施例の概略を示す。特に制限されないが、同図の
回路は単結晶シリコンのような１個の半導体チップ上に
形成される。図において、１はクロック供給元となるＰ
ＬＬ（フェーズ・ロックド・ループ）回路、２ａ，２
ｂ，・・・２ｚはＰＬＬ回路１から供給される１相のク
ロックＣＫを受けてラッチ動作をするフリップフロップ
回路セルである。特に制限されないが、上記ＰＬＬ回路
１は、チップ内部に供給するクロックＣＫの位相を外部
から供給されるクロックの位相に一致させるように動作
する。
【００１４】図２には、上記フリップフロップ回路セル
２ａ，２ｂ・・・２ｚの構成例が示されている。この実
施例のフリップフロップ回路セル２ａ，２ｂ・・・２ｚ
は、各々Ｄ型フリップフロップからなるようなマスタ・
ラッチＭ−ＬＡＴおよびスレーブ・ラッチＳ−ＬＡＴ
と、クロック発生回路ＣＫＧとから構成されている。上
記マスタ・ラッチＭ−ＬＡＴおよびスレーブ・ラッチＳ
−ＬＡＴは、マスタ・ラッチＭ−ＬＡＴのデータ端子Ｄ
に図示しない論理ゲート等からの信号入力され、マスタ
・ラッチＭ−ＬＡＴの出力信号がスレーブ・ラッチＳ−
ＬＡＴのデータ端子に入力されるように接続されてい
る。
２ａ，２ｂ・・・２ｚの構成例が示されている。この実
施例のフリップフロップ回路セル２ａ，２ｂ・・・２ｚ
は、各々Ｄ型フリップフロップからなるようなマスタ・
ラッチＭ−ＬＡＴおよびスレーブ・ラッチＳ−ＬＡＴ
と、クロック発生回路ＣＫＧとから構成されている。上
記マスタ・ラッチＭ−ＬＡＴおよびスレーブ・ラッチＳ
−ＬＡＴは、マスタ・ラッチＭ−ＬＡＴのデータ端子Ｄ
に図示しない論理ゲート等からの信号入力され、マスタ
・ラッチＭ−ＬＡＴの出力信号がスレーブ・ラッチＳ−
ＬＡＴのデータ端子に入力されるように接続されてい
る。
【００１５】一方、上記クロック発生回路ＣＫＧは、上
記ＰＬＬ回路１から供給される１相のクロックＣＫを受
けて、図３に示すように、互いにハイレベルの期間が重
ならない２つのクロックＫ１，Ｋ２を形成して、上記マ
スタ・ラッチＭ−ＬＡＴおよびスレーブ・ラッチＳ−Ｌ
ＡＴのクロック端子に供給する。これによって、マスタ
・ラッチＭ−ＬＡＴとスレーブ・ラッチＳ−ＬＡＴは、
一方が入力端子Ｄからデータを取り込んでいるときは他
方がデータを保持するマスタ・スレーブ方式のフリップ
フロップを構成する。
記ＰＬＬ回路１から供給される１相のクロックＣＫを受
けて、図３に示すように、互いにハイレベルの期間が重
ならない２つのクロックＫ１，Ｋ２を形成して、上記マ
スタ・ラッチＭ−ＬＡＴおよびスレーブ・ラッチＳ−Ｌ
ＡＴのクロック端子に供給する。これによって、マスタ
・ラッチＭ−ＬＡＴとスレーブ・ラッチＳ−ＬＡＴは、
一方が入力端子Ｄからデータを取り込んでいるときは他
方がデータを保持するマスタ・スレーブ方式のフリップ
フロップを構成する。
【００１６】クロック発生回路ＣＫＧによって形成され
るクロックＫ１とＫ２は、所定の水あき量を有するよう
に、つまりハイレベル期間のノンオーバーラップ量が所
定以上になるように位相が調整される。このように調整
されたクロックＫ１，Ｋ２が上記マスタ・ラッチＭ−Ｌ
ＡＴおよびスレーブ・ラッチＳ−ＬＡＴに供給されてラ
ッチ動作することにより、レーシングが防止されるとと
もに、フリップフロップの前段の論理ゲートにおいて２
つの入力信号のタイミングがずれることによって不所望
のパルスが発生するいわゆるハザードに対しても、フリ
ップフロップが誤って動作するのを回避できる。
るクロックＫ１とＫ２は、所定の水あき量を有するよう
に、つまりハイレベル期間のノンオーバーラップ量が所
定以上になるように位相が調整される。このように調整
されたクロックＫ１，Ｋ２が上記マスタ・ラッチＭ−Ｌ
ＡＴおよびスレーブ・ラッチＳ−ＬＡＴに供給されてラ
ッチ動作することにより、レーシングが防止されるとと
もに、フリップフロップの前段の論理ゲートにおいて２
つの入力信号のタイミングがずれることによって不所望
のパルスが発生するいわゆるハザードに対しても、フリ
ップフロップが誤って動作するのを回避できる。
【００１７】上記のように構成された半導体集積回路の
レイアウト設計においては、配線長や負荷分布等からシ
ミュレーションにより、ＰＬＬ回路１から出力されるク
ロックＣＫについて、負荷の最も重い経路と負荷の最も
軽い経路の間のスキューが水あき量以下になるように配
線の引き回し、配線幅の決定、負荷分布の見なおし等を
行うのみでよい。具体的には、例えば図２のフリップフ
ロップ回路セルのうち２ａまでの経路が負荷の最も軽い
経路で、２ｚまでの経路が負荷の最も重い経路で、図３
のクロックＣＫがフリップフロップ回路セル２ａに到達
するクロック、ＣＫ’がフリップフロップ回路セル２ｚ
に到達するクロックであるとすると、クロックＣＫとＣ
Ｋ’の位相差（スキュー）ｔsが上記クロックＫ１とＫ
２の水あき量ｔx以下になるようにレイアウトの見直し
を行えばよく、２相クロックで供給する方式に比べて設
計が極めて容易となる。
レイアウト設計においては、配線長や負荷分布等からシ
ミュレーションにより、ＰＬＬ回路１から出力されるク
ロックＣＫについて、負荷の最も重い経路と負荷の最も
軽い経路の間のスキューが水あき量以下になるように配
線の引き回し、配線幅の決定、負荷分布の見なおし等を
行うのみでよい。具体的には、例えば図２のフリップフ
ロップ回路セルのうち２ａまでの経路が負荷の最も軽い
経路で、２ｚまでの経路が負荷の最も重い経路で、図３
のクロックＣＫがフリップフロップ回路セル２ａに到達
するクロック、ＣＫ’がフリップフロップ回路セル２ｚ
に到達するクロックであるとすると、クロックＣＫとＣ
Ｋ’の位相差（スキュー）ｔsが上記クロックＫ１とＫ
２の水あき量ｔx以下になるようにレイアウトの見直し
を行えばよく、２相クロックで供給する方式に比べて設
計が極めて容易となる。
【００１８】さらに、上記クロック発生回路ＣＫＧとし
て水あき量を調整可能な構成のものを使用するようにす
れば、シミュレーションによって得られたスキューに応
じてクロック発生回路ＣＫＧでの水あき量を設定した
り、製造後の検査等でスキューが水あき量以下になって
いないことが明らかになったような製品については、製
造後に水あき量を大きくするように変更したりすること
で歩留まりを向上させることができる。
て水あき量を調整可能な構成のものを使用するようにす
れば、シミュレーションによって得られたスキューに応
じてクロック発生回路ＣＫＧでの水あき量を設定した
り、製造後の検査等でスキューが水あき量以下になって
いないことが明らかになったような製品については、製
造後に水あき量を大きくするように変更したりすること
で歩留まりを向上させることができる。
【００１９】図４には上記クロック発生回路ＣＫＧの回
路例が、また図５には水あき量を調整可能に構成された
クロック発生回路ＣＫＧの回路例が示されている。
路例が、また図５には水あき量を調整可能に構成された
クロック発生回路ＣＫＧの回路例が示されている。
【００２０】図４に示されているクロック発生回路ＣＫ
Ｇは、ＰＬＬ回路１から供給されるクロックＣＫを一方
の入力端子に受けるＮＡＮＤゲートＧ１と、クロックＣ
Ｋを反転するインバータＩＮＶ１と、反転されたクロッ
ク／ＣＫを一方の入力端子に受けるＮＡＮＤゲートＧ２
と、該ＮＡＮＤゲートＧ２の出力信号を遅延して上記Ｎ
ＡＮＤゲートＧ１の他方の入力端子に帰還させるインバ
ータ列ＤＬＹ１と、上記ＮＡＮＤゲートＧ１の出力信号
を遅延して上記ＮＡＮＤゲートＧ２の他方の入力端子に
帰還させるインバータ列ＤＬＹ２と、上記ＮＡＮＤゲー
トＧ１の出力信号を反転してクロックＫ１として出力す
るインバータＩＮＶ２と、上記ＮＡＮＤゲートＧ２の出
力信号を反転してクロックＫ１として出力するインバー
タＩＮＶ３とにより構成されている。この回路において
は、遅延用インバータ列ＤＬＹ１，ＤＬＹ２の遅延量に
よってクロックＫ１，Ｋ２の水あき量が設定される。
Ｇは、ＰＬＬ回路１から供給されるクロックＣＫを一方
の入力端子に受けるＮＡＮＤゲートＧ１と、クロックＣ
Ｋを反転するインバータＩＮＶ１と、反転されたクロッ
ク／ＣＫを一方の入力端子に受けるＮＡＮＤゲートＧ２
と、該ＮＡＮＤゲートＧ２の出力信号を遅延して上記Ｎ
ＡＮＤゲートＧ１の他方の入力端子に帰還させるインバ
ータ列ＤＬＹ１と、上記ＮＡＮＤゲートＧ１の出力信号
を遅延して上記ＮＡＮＤゲートＧ２の他方の入力端子に
帰還させるインバータ列ＤＬＹ２と、上記ＮＡＮＤゲー
トＧ１の出力信号を反転してクロックＫ１として出力す
るインバータＩＮＶ２と、上記ＮＡＮＤゲートＧ２の出
力信号を反転してクロックＫ１として出力するインバー
タＩＮＶ３とにより構成されている。この回路において
は、遅延用インバータ列ＤＬＹ１，ＤＬＹ２の遅延量に
よってクロックＫ１，Ｋ２の水あき量が設定される。
【００２１】図５に示されているクロック発生回路ＣＫ
Ｇは、図４の回路に加えて遅延用インバータ列ＤＬＹ
１，ＤＬＹ２の途中に伝送ゲートＴＧ１１，ＴＧ１２と
ＴＧ２１，ＴＧ２２を設け、これらの伝送ゲートを制御
信号Ｓによって選択的に導通状態にさせることができる
ように構成されている。これによって、ＮＡＮＤゲート
Ｇ１，Ｇ２のそれぞれの出力端子から他方の入力端子へ
の帰還経路上のインバータの数を変えて、遅延量すなわ
ち水あき量を調整できるようになっている。なお、上記
制御信号Ｓは、半導体チップ上にヒューズのようなプロ
グラム可能な素子を備えた調整回路を設けて与えるよう
にしても良いし、外部から入力可能にする端子を設けて
与えるようにしても良い。
Ｇは、図４の回路に加えて遅延用インバータ列ＤＬＹ
１，ＤＬＹ２の途中に伝送ゲートＴＧ１１，ＴＧ１２と
ＴＧ２１，ＴＧ２２を設け、これらの伝送ゲートを制御
信号Ｓによって選択的に導通状態にさせることができる
ように構成されている。これによって、ＮＡＮＤゲート
Ｇ１，Ｇ２のそれぞれの出力端子から他方の入力端子へ
の帰還経路上のインバータの数を変えて、遅延量すなわ
ち水あき量を調整できるようになっている。なお、上記
制御信号Ｓは、半導体チップ上にヒューズのようなプロ
グラム可能な素子を備えた調整回路を設けて与えるよう
にしても良いし、外部から入力可能にする端子を設けて
与えるようにしても良い。
【００２２】以上説明したように上記実施例は、マスタ
・スレーブ方式のフリップフロップ回路を内蔵した半導
体集積回路において、マスタ・ラッチとスレーブ・ラッ
チとともに１つのクロックに基づいて上記マスタ・ラッ
チとスレーブ・ラッチの動作に必要なノンオーバーラッ
プの２相クロックを形成するクロック発生回路とからな
るセルをフリップフロップ回路として使用し、クロック
供給元から各フリップフロップ回路へは１相のクロック
を供給させ、フリップフロップ回路の側で２相クロック
を形成して動作させるようにしたので、クロックの水あ
き量はフリップフロップ回路セル内において自動的に保
証されるため、レイアウト設計においては、クロック供
給元から各フリップフロップ回路までのスキューが水あ
き量以下になるようにレイアウトの見直しをすればよ
く、シミュレーションの負担が大幅に低減されるという
効果がある。
・スレーブ方式のフリップフロップ回路を内蔵した半導
体集積回路において、マスタ・ラッチとスレーブ・ラッ
チとともに１つのクロックに基づいて上記マスタ・ラッ
チとスレーブ・ラッチの動作に必要なノンオーバーラッ
プの２相クロックを形成するクロック発生回路とからな
るセルをフリップフロップ回路として使用し、クロック
供給元から各フリップフロップ回路へは１相のクロック
を供給させ、フリップフロップ回路の側で２相クロック
を形成して動作させるようにしたので、クロックの水あ
き量はフリップフロップ回路セル内において自動的に保
証されるため、レイアウト設計においては、クロック供
給元から各フリップフロップ回路までのスキューが水あ
き量以下になるようにレイアウトの見直しをすればよ
く、シミュレーションの負担が大幅に低減されるという
効果がある。
【００２３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、クロックの供給元としてＰＬＬ回路を使用
したが、一般的なバッファ回路であっても良い。また、
上記実施例では、マスタ・スレーブ方式のフリップフロ
ップ回路にクロックを供給する場合について説明した
が、この発明はそれに限定されるものでなく、２以上の
クロックに同期して動作する複数の論理回路を有する半
導体集積回路において論理回路にクロックを供給する場
合に適用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、クロックの供給元としてＰＬＬ回路を使用
したが、一般的なバッファ回路であっても良い。また、
上記実施例では、マスタ・スレーブ方式のフリップフロ
ップ回路にクロックを供給する場合について説明した
が、この発明はそれに限定されるものでなく、２以上の
クロックに同期して動作する複数の論理回路を有する半
導体集積回路において論理回路にクロックを供給する場
合に適用することができる。
【００２４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２５】すなわち、マスタ・スレーブ方式のフリッ
プフロップ回路を内蔵した半導体集積回路における２相
クロックの水あき量を保証したレイアウト設計を容易に
行えるとともに、２相クロックの水あき量の最適化を容
易に行える。
プフロップ回路を内蔵した半導体集積回路における２相
クロックの水あき量を保証したレイアウト設計を容易に
行えるとともに、２相クロックの水あき量の最適化を容
易に行える。
【図１】本発明を適用して好適な半導体集積回路の一概
略構成を示す説明図である。
略構成を示す説明図である。
【図２】フリップフロップ回路の構成例を示すブロック
図である。
図である。
【図３】フリップフロップ回路のクロックのタイミング
を示すタイムチャートである。
を示すタイムチャートである。
【図４】クロック発生回路の具体例を示す論理構成図で
ある。
ある。
【図５】クロック発生回路の第２の具体例を示す論理構
成図である。
成図である。
１ ＰＬＬ回路（クロック供給元） ２ａ，２ｂ フリップフロップ回路 Ｍ−ＬＡＴ マスタ・ラッチ Ｓ−ＬＡＴ スレーブ・ラッチ ＣＫＧ クロック発生回路
Claims (4)
- 【請求項１】 ２以上のクロックに同期して動作する論
理回路を複数個備えた半導体集積回路において、クロッ
ク供給元からクロックを必要とする論理回路へ１相のク
ロックで供給し、論理回路の側で２相以上のクロックを
形成して動作させるようにしたことを特徴とする半導体
集積回路。 - 【請求項２】 マスタ・ラッチと、スレーブ・ラッチ
と、供給された１相のクロックに基づいて上記マスタ・
ラッチとスレーブ・ラッチの動作に必要なノンオーバー
ラップの２相クロックを形成するクロック発生回路とか
らなるフリップフロップ回路を備え、クロック供給元か
ら各フリップフロップ回路へ１相のクロックが供給さ
れ、フリップフロップ回路の側で２相クロックを形成し
て動作させるようにしたことを特徴とする半導体集積回
路。 - 【請求項３】 上記フリップフロップ回路内のクロック
発生回路は、発生する２つのクロックのノンオーバーラ
ップ量を調整可能に構成されてなることを特徴とする請
求項２に記載の半導体集積回路。 - 【請求項４】 上記クロック発生回路は、供給されるク
ロックを一方の入力端子に受ける第１ＮＡＮＤゲート
と、上記クロックを反転するインバータと、反転された
クロックを一方の入力端子に受ける第２ＮＡＮＤゲート
と、該ＮＡＮＤゲートの出力信号を遅延して上記第１Ｎ
ＡＮＤゲートの他方の入力端子に帰還させる第１遅延用
インバータ列と、上記第１ＮＡＮＤゲートの出力信号を
遅延して上記第２ＮＡＮＤゲートの他方の入力端子に帰
還させる第２遅延用インバータ列とを備えてなることを
特徴とする請求項２に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29419595A JPH09139467A (ja) | 1995-11-13 | 1995-11-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29419595A JPH09139467A (ja) | 1995-11-13 | 1995-11-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139467A true JPH09139467A (ja) | 1997-05-27 |
Family
ID=17804552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29419595A Pending JPH09139467A (ja) | 1995-11-13 | 1995-11-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210126628A1 (en) * | 2019-10-28 | 2021-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Match-Slave Latch with Skewed Clock |
-
1995
- 1995-11-13 JP JP29419595A patent/JPH09139467A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210126628A1 (en) * | 2019-10-28 | 2021-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Match-Slave Latch with Skewed Clock |
| US11451217B2 (en) * | 2019-10-28 | 2022-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Match-slave latch with skewed clock |
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