KR100540472B1 - 데이터 출력에 관한 동작마진이 향상된 메모리 장치 - Google Patents

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Abstract

본 발명은 메모리 장치가 넓은 범위의 카스레이턴시 모드를 제공하면서도 높은 주파수에서 안정적으로 동작이 가능한 동기식 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 선택된 카스레이턴시 모드에 대응하여 데이터출력 인에이블신호를 출력하기 위해, DLL클럭신호를 2주기로 분주한 A형 제1 제어클럭과 상기 A형 제1 제어클럭을 반전한 B형 제1 제어클럭을 출력하는 제어클럭생성부; 리드명령어에 대응하여 생성된 내부 리드신호를 상기 A형 제1 제어클럭 또는 상기 B형 제1 제어클럭에 동기시켜 소정간격으로 쉬프팅시킨 다수의 제1 예비인에이블신호를 출력하는 제1 예비인에이블신호 생성부; 상기 다수의 제1 예비인에이블신호를 상기 DLL클럭신호에 각각 동기시켜 다수의 제2 예비인에이블신호로 출력하는 제2 예비인에이블신호 생성부; 및 상기 제1 예비인에이블신호와 상기 제2 예비인에이블신호중에서 셋팅된 카스레이턴시 모드에 대응하여 선택된 신호를 상기 데이터출력 인에이블신호로 출력하는 출력인에이블신호 생성부를 구비하는 메모리 장치를 제공한다.
반도체, 메모리, 지연고정루프, 데이터출력 인에이블신호.

Description

데이터 출력에 관한 동작마진이 향상된 메모리 장치{MEMORY DEVICE FOR ENHANCING OPERATION MARGIN ABOUT DATA OUTPUT CONTROL}
도1은 통상적인 메모리 장치를 나타내는 블럭구성도.
도2는 종래기술에 의해 도1에 도시된 데이터 출력제어부를 나타내는 블럭구성도.
도3은 도2에 도시된 데이터 출력제어부의 동작을 나타내는 파형도.
도4는 본 발명의 바람직한 제1 실시예에 따른 메모리 장치의 데이터 출력제어부를 나타내는 블럭구성도.
도5는 본 발명의 바람직한 제2 실시예에 따른 메모리 장치의 데이터 출력제어부를 보다 자세히 나타내는 블럭구성도.
도6은 도5에 도시된 제1 예비인에이블 신호생성부를 나타내는 회로도.
도7은 도5에 도시된 제2 제어클럭생성부를 나타내는 회로도.
도8은 도5에 도시된 데이터 출력제어부의 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
F1 ~ F12 : 플립플롭
OR1 ~ OR3 : 논리합게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치의 데이터 출력을 제어하는 데이터 출력제어회로에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.
만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 메모리 장치의 내부에서 수행하기에 역부족이므로, 메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽 에지에 동기되는 두 개의 데이터를 처리하게 된다.
따라서 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 억세스 방식이 필요하다.
한편, 리드명령어가 입력되고 단 후에 메모리 장치에서 데이터를 출력하기 까지의 클럭수를 카스 레이턴시(CAS LATENCY, CL)라고 하는데, 예를 들어 CL=3이라는 말은 리드명령어가 메모리 장치에 입력되고 난 후에 3번의 클럭주기 후에 데이터가 외부로 출력되는 것을 말한다. 따라서 카스레이턴시(CL)가 데이터를 출력하는 타이밍을 정하게 되는 데, 카스레이턴시(CL)는 메모리 장치가 동작 모드에 따라 셋 팅되며, 셋팅된 값은 EMRS라고 하는 특수한 레지스터에 저장된다.
도1은 통상적인 메모리 장치를 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 통상적인 반도체 메모리 장치는 명령어신호를 입력받아 디코딩하여 내부 리드신호(rd)를 출력하는 명령어디코더(10)와, 내부 리드신호(rd)를 입력받아 그에 대응하는 데이터가 출력되도록 하는 제어신호(casp_rd)와, 버퍼링된 내부 리드신호(read)를 출력하는 명령어실행제어부(20)와, 다수의 데이터를 저장하고 제어신호(casp_rd)를 입력받아 실행중인 명령어에 대응하는 데이터(data)를 출력하는 메모리셀블럭(50)과, 데이터가 외부클럭(메모리 장치로 입력되는 클럭)에 동기되어 출력될 수 있도록 하기 위해서 생성되는 DLL클럭(rclk_dll, fclk_dll)을 출력하는 지연고정루프(60)와, 카스레이턴시 제어신호(CL2~CL9)에 대응하여 내부 리드신호(read)를 지연시시키되, DLL클럭(rclk_dll, fclk_dll)에 동기시키 지연시킨 데이터출력 인에이블신호(routen, fouten)로 생성하여 출력하는 데이터 출력제어부(30)와, 데이터출력 인에이블신호(routen, fouten)에 응답하여 메모리셀블럭(50)에서 출력되는 데이터(data)를 외부로 출력하는 데이터출력버퍼(40)을 구비한다.
데이터출력제어부(30)는 라이징 데이터출력 인에이블신호(routen)를 생성하기 위한 제1 데이터 출력제어부(30a)와, 제2 데이터 출력제어부(30b)를 구비하고 있다.
도2는 종래기술에 의해 도1에 도시된 데이터 출력제어부를 나타내는 블럭구성도로서, 특히 라이징 데이터출력 인에이블신호(routen)을 출력하기 위한 블럭이 다. 폴링 데이터출력 인에이블신호(fouten)를 출력하기 위한 제2 데이터 출력제어부(30b)도 제1 데이터 출력제어부(30a)와 같은 블럭구성을 가진다.
도2를 참조하여 살펴보면, 데이터 출력제어부(30a)는 DLL클럭(fclk_dll)을 입력받아 카스레이턴시 제어신호(CL2~ CL9)에 따라 일정시간 지연시킨 제1 제어클럭(rclkoe10 ~ rclkoe80)을 출력하는 제어클럭 생성부(30a_1)와, 내부 리드신호(read)를 제어클럭(rclkoe10 ~ rclkoe80)에 각각 동기시켜 쉬프팅시킨 예비 인에이블신호(oe10 ~ oe80)를 출력하는 예비 인에이블신호 생성부(30a_3)와, 입력되는 예비 인에이블신호(oe10 ~ oe80)중 카스레이턴시 제어신호에 대응하는 하나의 신호를 선택하여 라이징 데이터출력 인에이블신호(routen)로 출력하는 출력 인에이블신호 생성부(30a_2)를 구비한다.
예비 인에이블신호(30a_3)는 다수의 플립플롭으로 구성되며, 첫번째 플립플롭은 내부 리드신호를 데이터 입력단(D)으로 입력받으며, 나머지 플립플롭은 앞단의 출력단(Q)에서 출력되는 신호를 데이터 입력단(D)로 입력받게 된다. 또한, 각각의 플립플럽은 제어클럭 생성부(30a_1)에서 출력되는 제어클럭(rclkoe10 ~ rclkoe80)을 각각의 클럭입력단으로 입력받게 된다. 각각의 플립플롭 출력단에서 출력되는 신호가 예비 인에이블신호(oe10 ~ oe80)로 출력되는 것이다.
도3은 도2에 도시된 데이터 출력제어부의 동작을 나타내는 파형도이다.
이하 도1 내지 도3을 참조하여 종래기술에 의한 메모리 장치에서의 데이터 출력제어부의 동작을 살펴본다.
먼저, 지연고정루프(60)에서는 입력되는 클럭을 소정시간 지연시킨 지연고정 된 DLL클럭(fclk_dll, rclk_dll)을 생성하여 출력한다. DLL클럭(fclk_dll, rclk_dll)는 메모리 장치에서 외부로 출력하는 데이터의 출력타이밍을 외부클럭의 라이징/폴링 타이밍에 동기시기 위해 내부적으로 사용하는 클럭이다.
한편, 리드명령어를 실행하기 위한 명령어신호(/CS,/CAS,/RAS,/WE)가 입력되면 명령어디코더(10)에서는 입력되는 명령어신호(/CS,/CAS,/RAS,/WE)를 디코딩하여 내부 리드신호(rd)를 생성하여 출력한다.
이어서 명령어실행제어부(20)는 제어신호(casp_rd)와 내부 리드신호(rd)를 버퍼링한 신호(read)를 생성하여 출력한다. 메모리 셀블럭(50)은 제어신호(casp_rd)에 응답하여 현재 실행중인 리드명령어에 대응하는 데이터를 데이터 출력버퍼(40)로 출력한다.
데이터 출력제어부(30)에서는 명령어실행제어부(20)에서 출력되는 내부 리드신호(read)를 이용하여 카스레이턴시 제어신호(CL2 ~ CL9)에 응답하는 데이터출력 인에이블신호(routen,fouten)를 출력한다. 이어서 데이터 출력버퍼(40)은 메모리셀블럭(50)에서 입력되는 데이터(data)를 데이터출력 인에이블신호(routen,fouten)에 응답하여 외부로 출력한다.
계속해서 제1 데이터출력 제어부(30a)의 동작을 자세히 살펴본다.
먼저 제어클럭생성부(30a_1)는 라이징데이터용 DLL클럭(rclk_dll)를 입력받아 카스레이턴시(CL) 모드에 따라서 서로 다르게 지연시킨 제어클럭(rclkoe10 ~ rclkoe80)을 생성하여 출력한다.
이어서 예비클럭 생성부(30a_3)는 버퍼링된 내부 리드신호(read)를 구비된 플립플롭을 이용하여 쉬프팅 되는데, 이 때 제어클럭생성부(30a_1)에서 출력되는 제어클럭(rclkoe10 ~ rclkoe80)이 각 플립플롭의 클럭입력단으로 입력된다.
각 플립플롭의 출력단에 출력되는 신호는 카스레이턴시에 대응하는 예비 인에이블신호(oe10 ~ oe80)가 되어 출력 인에이블신호 생성부(30a_2)로 출력된다.
이어서 출력 인에이블 신호생성부(30a_2)는 셋팅된 카스레이턴 모드에 따라서 예비 인에이블신호(oe10 ~ oe80)중 하나를 선택하여 라이징 데이터출력 인에이블신호(routen)로 출력하게 된다.
도3에는 상기의 설명에 해당되는 파형이 도시되어 있으며, 여기서는 카스레이턴시 모드가 CL=3인 경우를 가정하여 예비 인에이블신호(oe30)가 출력인에이블 신호 생성부(30a_2)에서 선택되어 라이징 데이터출력 인에이블신호(routen)로 출력되는 것을 보여주고 있다.
그러나 메모리 장치의 동작 속도는 점점 더 높아져 가고, 이로 인하여 데이터 출력제어부(30a_1)에서 라이징 데이터출력 인에이블신호(routen)를 생성하여 출력하는 마진이 점점 줄어 들고 있다.
더구나 종래에는 카스레이턴시 모드로 CL=2 ~ 4까지 메모리 장치가 동작하면 되었는데, 동기식 메모리 장치에 요구되는 카스레이턴시 모드는 점점 더 많아 지게 되는데, 요즘 추세로는 메모리 장치가 CL2=2 ~ 9까지 넓은 범위의 카스레이턴시 모드에서 동작되도록 요구되고 있다.
메모리 장치가 CL2=2 ~ 9까지 넓은 범위의 카스레이턴시 모드에서 동작하려면 예비 인에이블신호 생성부(30a_3)에 구비되는 플립플롭이 7개 필요하고, CL=9 모드에서는 모두 8개의 플립플롭을 통과한 신호가 라이징 데이터출력 인에이블신호(routen)로 생성된다.
라이징 데이터출력 인에이블신호(routen)를 생성하는 데 있어서 통과해야할 플립플롭의 수가 많은면 많을 수록 각 플립플롭의 마진으로 인해 데이터출력제어부의 동작마진을 줄어들게 된다.(도3의 X참조)
따라서 메모리 장치가 CL2=2 ~ 9까지 넓은 범위의 카스레이턴시 모드에서 동작하려면, 데이터출력제어부의 동작마진이 줄어들어 높은 주파수에서 동작시키는 메모리 장치를 동작시키는 것이 불가능해지게 되는 것이다.
본 발명은 메모리 장치가 넓은 범위의 카스레이턴시 모드를 제공하면서도 동작마진이 향상되어 높은 주파수에서 안정적으로 동작이 가능한 동기식 메모리 장치를 제공함을 목적으로 한다.
상기의 과제를 해결하기 위해, 본 발명은 선택된 카스레이턴시 모드에 대응하여 데이터출력 인에이블신호를 출력하기 위해, DLL클럭신호를 2주기로 분주한 A형 제1 제어클럭과 상기 A형 제1 제어클럭을 반전한 B형 제1 제어클럭을 출력하는 제어클럭생성부; 리드명령어에 대응하여 생성된 내부 리드신호를 상기 A형 제1 제어클럭 또는 상기 B형 제1 제어클럭에 동기시켜 소정간격으로 쉬프팅시킨 다수의 제1 예비인에이블신호를 출력하는 제1 예비인에이블신호 생성부; 상기 다수의 제1 예비인에이블신호를 상기 DLL클럭신호에 각각 동기시켜 다수의 제2 예비인에이블신호로 출력하는 제2 예비인에이블신호 생성부; 및 상기 제1 예비인에이블신호와 상기 제2 예비인에이블신호중에서 셋팅된 카스레이턴시 모드에 대응하여 선택된 신호를 상기 데이터출력 인에이블신호로 출력하는 출력인에이블신호 생성부를 구비하는 메모리 장치를 제공한다.
또한 본 발명은 선택된 카스레이턴시 모드에 대응하여 데이터출력 인에이블신호를 출력하기 위해 DLL클럭신호를 2분주한 A형 제1 제어클럭과 상기 A형 제1 제어클럭을 반전한 B형 제1 제어클럭을 출력하는 클럭분주기;각각의 카스레이턴시 모드에 대응하여 상기 A형 제1 제어클럭의 지연값을 조정하여 출력하는 A형 제1 제어클럭생성부; 각각의 카스레이턴시 모드에 대응하여 상기 A형 제1 제어클럭의 지연값을 조정하여 출력하는 B형 제1 제어클럭생성부 리드명령어에 대응하여 생성된 내부 리드신호를 상기 A형 제1 제어클럭생성부 또는 상기 B형 제1 제어클럭생성부에서 출력하는 신호에 동기시켜 소정간격으로 쉬프팅시킨 다수의 제1 예비인에이블신호를 출력하는 제1 예비인에이블신호 생성부; 각각의 카스레이턴시 모드에 대응하여 일정양의 지연값만큼 상기 DLL클럭신호를 지연시킨 제2 제어클럭을 출력하는 제2 제어클럭생성부; 상기 다수의 제1 예비인에이블신호를 상기 제2 제어클럭생성부의 출력에 동기시켜 소정간격으로 쉬프팅시킨 다수의 제2 예비인에이블신호를 출력하는 제2 예비인에이블신호 생성부; 및 상기 제1 예비인에이블신호와 상기 제2 예비인에이블신호중에서 셋팅된 카스레이턴시 모드에 대응하여 선택된 신호를 상기 데이터출력 인에이블신호로 출력하는 출력인에이블신호 생성부를 구비하는 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 바람직한 실시예에 따른 메모리 장치의 데이터 출력제어부를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 메모리 장치의 데이터 출력제어부는 선택된 카스레이턴시 모드(CL=2~9)에 대응하여 데이터출력 인에이블신호(routen)를 출력하기 위해, DLL클럭신호(rclk_dll)를 2분주한 A형 제1 제어클럭(rclk_dllA)과 A형 제1 제어클럭(rclk_dllA)을 반전한 B형 제1 제어클럭(rclk_dllB)을 출력하는 제어클럭생성부(100)와, 리드명령어에 대응하여 생성된 내부 리드신호(read)를 A형 제1 제어클럭(rclk_dllA) 또는 B형 제1 제어클럭(rclk_dllB)에 동기시켜 소정간격으로 쉬프팅시킨 다수의 제1 예비인에이블신호(oe10,oe30,oe50,oe70)를 출력하는 제1 예비인에이블신호 생성부(200)와, 다수의 제1 예비인에이블신호(oe10,oe30,oe50,oe70)를 DLL클럭신호(rclk_dll)에 각각 동기시켜 다수의 제2 예비인에이블신호(oe20,oe40,oe60,oe80)로 출력하는 제2 예비인에이블신호 생성부(300)와, 제1 예비인에이블신호(oe10,oe30,oe50,oe70)와 제2 예비인에이블신 호(oe20,oe40,oe60,oe80)중에서 셋팅된 카스레이턴시 모드에 대응하여 선택된 신호를 데이터출력 인에이블신호(routen)로 출력하는 출력인에이블신호 생성부(400)를 구비한다. 참고적으로, 도4에 도시된 데이터 출력제어부는 메모리 장치에서 DLL클럭의 라이징에지에 출력되는 데이터를 출력하기 위해 라이징 데이터출력 인에이블신호(routen)를 생성하는 블럭을 중심으로 나타낸 것이다. 폴링 데이터출력 인에이블 신호를 생성하는 블럭은 라이징 데이터출력 인에이블신호(fouten)를 생성하는 블럭과 유사하여 그에 관한 자세한 설명은 생략한다.
본 실시예에 따른 메모리 장치의 데이터 출력제어부는 먼저 입력되는 DLL클럭(rclk_dll)을 내부적으로 2분주한 제어클럭(rclk_dllA)과 그 반전된 제어클럭(rclk_dllB)을 생성한다. 이어서 제어클럭(rclk_dllA) 또는 그 반전된 제어클럭(rclk_dllB)중 하나를 이용하여 내부 리드신호(read)를 동기시켜 쉬프팅시킨 다수의 제1 예비인에이블신호(oe10,eo30,oe50,oe70)를 생성한다.
이어서 다수의 제1 예비인에이블신호(oe10,eo30,oe50,oe70)를 DLL클럭(rclk_dll)에 동기시켜 쉬프팅시킨 제2 예비인에이블신호(oe20,oe40,oe60, oe80)를 생성하여 출력한다. 이어서 카스레이턴시 모드에 대응하여 입력되는 카스레이턴시 제어신호(CL2~9)에 응답하여 제1 예비인에이블신호(oe10,eo30,oe50,oe70)와 제2 예비인에이블 신호(oe20,oe40,oe60, oe80)중 선택된 하나를 데이터 출력인에이블신호(routen)로 출력하게 된다.
한편, 상대적으로 동작주파수가 낮은 경우에는 제1 예비인에이블신호 생성부(200)와, 제2 예비인에이블신호 생성부(300)에서 출력되는 신호를 전술한 바 와 같이 사용하면 되지만, 동작주파수가 높은 경우에는 제1 예비인에이블신호(oe10, eo30, oe50, oe70)와, 제2 예비인에이블신호(oe20, eo40, oe60, oe80)의 출력타이밍을 카스레이턴시 모드에 따라 조정해야 메모리 장치가 정상적인 타이밍에 데이터를 외부로 출력할 수 있다.
따라서 디디알2를 적용하는 메모리 장치는 제1 예비인에이블신호 생성부(200)와 제2 예비인에이블신호 생성부(300)에서 출력되는 신호를 카스레이턴시 모드에 따라 조절하여 출력하고 있다.
도5는 본 발명의 바람직한 제2 실시예에 따른 메모리 장치의 데이터 출력제어부를 나타내는 블럭구성도이다. 도5에 도시된 메모리 장치의 데이터 출력제어부는 전술한 바와 같이 제1 및 제2 예비인에이블 신호생성부에서 카스레이턴시 모드에 대응하여 조정된 신호를 출력하고 있다.
도5를 참조하여 살펴보면, 본 실시예에 따른 메모리 장치의 데이터 출력제어부는 선택된 카스레이턴시 모드에 대응하여 데이터출력 인에이블신호를 출력하기 위해서, DLL클럭신호(rclk_dll)를 2분주한 A형 제1 제어클럭(rclk_dllA)과 B형 제1 제어클럭(rclk_dllA)을 반전한 B형 제1 제어클럭(rclk_dllB)을 출력하는 클럭분주기(110)와, 카스레이턴시 모드(CL=2,4,6,8)에 대응하여 A형 제1 제어클럭(rclk_dllA)의 지연값을 조정하여 출력하는 A형 제1 제어클럭생성부(120)와, 카스레이턴시 모드(CL=2,4,6,8)에 대응하여 B형 제1 제어클럭(rclk_dllB)의 지연값을 조정하여 출력하는 B형 제1 제어클럭생성부(130)와, 리드명령어에 대응하여 생성된 내부 리드신호(read)를 A형 제1 제어클럭생성부(120) 또는 B형 제1 제어클 럭생성부(130)에서 출력하는 신호에 동기시켜 소정간격으로 쉬프팅시킨 다수의 제1 예비인에이블신호(oe10,oe30,oe50,oe70)를 출력하는 제1 예비인에이블신호 생성부(200)와, 카스레이턴시 모드(CL=3,5,7,9)에 대응하여 DLL클럭신호(rclk_dll)의 지연값을 조정하여 출력하는 제2 제어클럭생성부(500)와, 다수의 제1 예비인에이블신호(oe10,oe30,oe50,oe70)를 제2 제어클럭생성부의 출력에 동기시켜 소정간격으로 쉬프팅시킨 다수의 제2 예비인에이블신호(oe20,oe40,oe60,oe80)를 출력하는 제2 예비인에이블신호 생성부(300)와, 제1 예비인에이블신호(oe10,oe30,oe50,oe70)와 제2 예비인에이블신호(oe20,oe40,oe60,oe80)중에서 셋팅된 카스레이턴시 모드에 대응하여 선택된 신호(CL2 ~ CL9)를 데이터출력 인에이블신호(routen)로 출력하는 출력인에이블신호 생성부(400)를 구비한다.
도6은 도5에 도시된 제1 예비인에이블 신호생성부(200)를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 제1 예비인에이블 신호생성부(200)는 내부 리드신호(read)를 A형 제1 제어클럭생성부(120)에서 출력되는 신호(rclkoe10_1 ~ rclkoe70_1)에 순차적으로 동기시켜 쉬프팅시킨 다수의 제1 예비인에이블신호(oe10,oe30,oe50,oe70)를 출력하는 제1 신호쉬프트부(210)와, 내부 리드신호(read)를 B형 제1 제어클럭생성부(130)에서 출력되는 신호(rclkoe10_2 ~ rclkoe70_2)에 순차적으로 동기시켜 쉬프팅시킨 다수의 제1 예비인에이블신호(oe10,oe30,oe50,oe70)를 출력하는 제2 신호쉬프터부(220)와, 제1 신호 쉬프터부(210)와 제2 신호쉬프터부(220)에서 출력되는 다수의 제1 예비인에이 블신호(oe10,oe30,oe50,oe70)를 조합하여 출력인에이블신호 생성부(400)로 출력하는 신호조합부를 구비한다. 여기서 제1 신호쉬프트부(210)와 제2 신호쉬프트부(220)는 선택적으로 내부 리드신호(read)를 쉬프팅시켜, 어느 한쪽이 쉬프팅 동작을 시작하면 나머지 신호쉬프트부는 디스에이블되도록 동작한다.
이를 구체적으로 살펴보면, 제1 신호쉬프트부(210)에서 내부신호(oe10_1)가 출력되면, 제2 신호쉬프트부(220)의 플립플롭(F5)이 리셋되도록 되어 있으며, 제2 신호쉬프트부(220)에서 내부신호(oe10_2)가 출력되면, 제1 신호쉬프트부(210)의 플립플롭(F1)이 리셋되도록 되어 있다.
또한, 제1 신호쉬프트부(210)는 내부 리드신호(read)를 A형 제1 제어클럭생성부(120)의 출력신호(rclkoe10_1)에 동기시켜 출력하는 플립플롭(F1)과, 카스레이턴시 모드에 의해 조정되어 출력되는 A형 제1 제어클럭생성부(120)의 출력신호(rclkoe30_1 ~ rclkoe70_1)에 플립플롭(F1)의 출력을 동기시켜 순차적으로 쉬프팅시키는 다수의 플립플롭(F2~F4)와, 제2 신호쉬프트부(220)에서 내부 리드신호(read)를 쉬프팅시키게 되면, 플립플롭(F1)의 리셋신호를 플립플롭(F1)으로 전달하는 제1 논리조합부(211)를 구비한다.
또한 제2 신호쉬프트부(220)는 내부 리드신호(read)를 B형 제1 제어클럭생성부(130)의 출력신호(rclkoe10_2)에 동기시켜 출력하는 플립플롭(F5)와, B형 제1 제어클럭생성부(130)의 출력신호(rclkoe30_1 ~ rclkoe70_1)에 제1 플립플롭(F5)의 출력을 동기시켜 순차적으로 쉬프팅시키는 다수의 플립플롭(F6~F7)와, 제2 신호쉬프트부(220)에서 내부 리드신호(read)를 쉬프팅시키게 되면, 플립플롭(F5)의 리셋신 호를 플립플롭(F5)으로 전달하는 제2 논리조합부(221)를 구비한다.
신호조합부(230)는 플립플롭(F1)의 출력신호(oe10_1)와 플립플롭(F5)의 출력신호(oe10_2)를 논리합하여 제1 예비인에이블신호(oe10)를 출력하는 제1 논리합로직게이트(or1)와, 플립플롭(F2,F3,F4)에서 출력되는 다수의 신호(oe30_1, oe50_1, oe70_1)와 플립플롭(F6,F7,F8)에서 출력되는 다수의 신호(oe30_2,oe50_2,oe70_2)를 각각 논리합하여 나머지 다수의 제1 예비인에이블신호(oe30,oe50,oe70)를 출력하는 다수의 제2 논리합로직게이트(or2,or3.or4)을 구비한다. 여기서 플립플롭(F1~F8)은 D플립플롭으로 구성한다.
도7은 도5에 도시된 제2 제어클럭생성부를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 제2 예비인에이블신호 생성부(300)는 카스레이턴시 모드에 조정되어 출력되는 제2 제어클럭생성부에서 출력되는 제3 구동제어클럭(rclkoe20,rclkoe40,rclkoe60,rclkoe80)에 다수의 제1 예비인에이블신호(oe10,oe30,oe50,oe70)를 각각 동기시켜 다수의 제2 예비인에이블신호(oe2,oe40,oe60,oe80)를 각각 출력하는 다수의 플립플롭(F9 ~ F12) 구비한다. 여기서 다수의 플립플롭(F9 ~ F12)는 각각 클럭입력단으로 카스레이턴시 모드에 조정되어 출력되는 제3 구동제어클럭(rclkoe20, rclkoe40, rclkoe60, rclkoe80)을 입력받고, 데이터입력단으로 제1 예비인에이블신호(oe10, oe30, oe50, oe70)를 각각 입력받는 D플립플롭으로 구성된다.
도8은 도5에 도시된 데이터 출력제어부의 동작을 나타내는 파형도이다. 이하에서는 도5 내지 도8을 참조하여 본 실시예에 따른 메모리 장치의 데이터출력제어 부의 동작을 살펴본다. 참고적으로 도5 내지 도8에 도시된 내용은 메모리 장치에서 동작클럭의 라이징에지에 데이터를 출력하기 위한 라이징 데이터출력 인에이블신호를 생성하는
먼저, 클럭분주기(110)에서는 지연고정루프(도1 참조)에서 출력되는 DLL클럭(rclk_dll)을 입력받아 2분주한 A형 제1 제어클럭(rclk_dllA)와 제1 제어클럭(rclk_dllB)를 반전한 B형 제1 제어클럭(rclk_dllB)을 생성하여 출력한다.
이어서 A형 제1 제어클럭생성부(120)는 카스레이턴시 모드(CL=2,4,6,8)에 대응하는 소정의 지연값만큼 A형 제1 제어클럭(rclk_dllA)을 순차적으로 지연시킨 다수의 제1 구동제어클럭(rclkoe10_1 ~ rclkoe70_1)을 출력한다. 또한 B형 제1 제어클럭생성부(130)는 카스레이턴시 모드(CL=2,4,6,8)에 대응하는 소정의 지연값만큼 B형 제1 제어클럭(rclk_dllA)을 순차적으로 지연시킨 다수의 제2 구동제어클럭(rclkoe10_2 ~ rclkoe70_2)을 출력한다.
이어서 제1 예비인에이블신호 생성부(200)는 제1 구동제어클럭(rclkoe10_1 ~ rclkoe70_1) 또는 제2 구동제어클럭(rclkoe10_1 ~ rclkoe70_1)에 동기시켜 내부 리드신호(read)를 일정간격으로 쉬프팅시킨 다수의 제1 예비인에이블신호(oe10, oe30, oe50, oe70)를 출력한다. 여기서 A형 제1 제어클럭(rclk_dllA)과 B형 제어클럭(rclk_dllB)은 서로 반전된 신호이기 때문에 제1 구동제어클럭(rclkoe10_1 ~ rclkoe70_1)과 제2 구동제어클럭(rclkoe10_2 ~ rclkoe70_2)도 서로 반전된 형태로 출력된다.
제1 예비인에이블신호 생성부(200)는 각각 다수의 플립플롭을 구비한 제1 신 호쉬프트부(210)와 제2 신호쉬프트부(220)를 구비하는데, 두개의 신호쉬프트부중 하나가 쉬프팅동작을 진행하면 나머지 신호쉬프트부는 동작이 정지되도록 되어 있다.
예를 들어 먼저 제1 신호쉬프트부(210)의 플립플롭(F1)에서 내부 리드신호(read)를 제1 구동제어클럭(rclkoe10_1)에 동기시켜 전달하게 되면, 전달된 신호(oe10_1)은 제2 신호쉬프트부(220)의 플립플롭(F5)을 리셋시키게 된다.
도8에서는 제1 신호쉬프트부(210)에서 내부 리드신호를 먼저 쉬프팅시킴으로서 제2 신호쉬프부(220)의 신호쉬프팅 동작이 중지되는 동작이 나타나 있다.
도8을 참조하여 살펴보면 ①과 ②지점에서부터 각각 제1 신호쉬프트부(210)와 제2 신호쉬프트부(220)에서 내부 리드신호를 쉬프팅시키기 시작하게 된다.
①에서 내부 리드신호(read)가 하이레벨로 천이된 것을 제1 신호쉬프트부(220)의 플립플롭(F1)에서 먼저 감지하였고, 이로 인하여 제1 신호쉬프트부(210)에서는 신호를 쉬프팅시키는 동작을 하게 되고, 제1 신호쉬프트부(210)에서 쉬프팅된 신호(oe10_1, oe30_1, oe50_1, oe70_1)가 출력되고, 신호조합부(230)에서는 이를 입력받아 제1 예비인에이블신호(oe10,oe30,oe50,oe70)로 출력된다.
반면에 플립플롭(F1)의 출력신호(oe10_1)에 의해 플립플롭(F5)의 동작이 중지되어, 제2 신호쉬프트부(220)의 신호쉬프팅동작은 중지되고 따라서 제2 신호쉬프트부(220)에서 출력되는 쉬프팅된 신호(oe10_1, oe30_1, oe50_1, oe70_1)는 모두 로우레벨로 고정되어 출력된다.
한편, 제2 제어클럭 생성부(500)에서는 DLL클럭(rclk_dll)을 입력받아 카스레이턴시 모드(CL=3,5,7,9)에 대응하여 소정의 지연값만큼 순차적으로 지연시킨 다수의 제2 제어클럭(rclkoe20, rclkoe40, rclkoe60, rclkoe80)을 출력한다.
계속해서 살펴보면, 제2 예비인에이블신호 생성부(300)는 제1 예비인에이블신호(oe10,oe30,oe50,oe70)를 각각 제2 제어클럭(rclkoe20, rclkoe40, rclkoe60, rclkoe80)에 동기시켜 제2 예비인에이블신호(oe20, oe40, oe60, oe80)을 출력한다.
이어서 출력인에이블신호 생성부(400)은 제1 예비인에이블신호(oe10, oe30, oe50, oe70)와 제2 예비인에이블신호(oe20, oe40, oe60, oe80)를 입력받아 셋팅된 카스레이턴시 모드에 대응하는 하나를 선택하여 데이터출력 인에이블신호(routen)로 출력하게 된다. 여기서 출력인에이블신호 생성부(400)에 입력되는 신호(oe10, oe20, oe30, oe40, oe50, oe60, oe70, oe80)는 각각 카스레이턴시 모드(CL=2 ~ 9)에 대응하여 입력되는 신호인 것이다.
이어서 출력인에이블신호 생성부(400)에서 출력되는 데이터출력 인에이블신호(routen)가 하이레벨로 인에이블되는 구간동안 실행중인 리드명령어에 대응하는 데이터가 데이터출력버퍼에서 메모리 장치의 외부로 출력된다.
이상에서 살펴본 바와 같이, 동기식 메모리 장치에서 데이터출력 인에이블신호를 생성하게 되면, 넓은 범위의 카스레이턴 모드(CL=2 ~ 9)를 제공하면서도, 데이터 출력인에이블 신호를 생성하기 위한 신호쉬프팅 동작을 종래의 반만 하면 되기 때문에 데이터 출력인에이블 신호(routen)를 생성하는데 동작마진이 크게 증가된다.
예를 들어 카스레이턴시 모드(CL)가 CL=9인 경우에도 제1 예비인에이블신호 생성부(200)의 신호쉬프팅부에 구비되는 4개의 플립플롭에서 쉬프팅된 신호를 이용하여 데이터출력 인에이블신호(routen)을 생성하기 때문에 종래에 8개의 플립플롭을 이용하는 경우보다 데이터 출력제어부의 동작마진이 크게 증가되는 것이다.
또한, 본 발명에 의해서 데이터 출력제어부에 구비되는 플립플롭의 수도 종래보다 줄어들게 되어 메모리 장치의 데이터 출려부 회로면적을 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 DLL클럭을 2분주하여 구성하였으나, 4분주하여 4개의 제어클럭을 생성하고, 생성된 제어클럭에 따라서 예비클럭 인에이블 신호를 생성하도록 구성할 수 있다. 이 경우에는 최소한의 버스트길이가 8일 메모리 장치에 적용할 수 있을 것이다.
본 발명에 의해 카스레이턴시에 대응하여 데이터를 출력하는 동기식 메모리 장치에서 카스레이턴시 모드에 대응하는 데이터출력 인에이블신호를 생성하는 데 있어서 메모리 장치의 동작마진이 증가된다. 따라서 데이터 출력 동작마진이 증가되므로 본 발명에 의해서 메모리 장치를 고주파수에서 동작시키는데 크게 유리하 다. 또한, 본 발명에 의해 메모리 장치의 데이터 출력부에 사용되는 플립플롭의 수가 크게 줄어들어 전류감소,회로면적 감소등의 효과를 기대할 수 있다.

Claims (10)

  1. 선택된 카스레이턴시 모드에 대응하여 데이터출력 인에이블신호를 출력하는 메모리 장치에 있어서,
    DLL클럭신호를 2주기로 분주한 A형 제1 제어클럭과 상기 A형 제1 제어클럭을 반전한 B형 제1 제어클럭을 출력하는 제어클럭생성부;
    리드명령어에 대응하여 생성된 내부 리드신호를 상기 A형 제1 제어클럭 또는 상기 B형 제1 제어클럭에 동기시켜 소정간격으로 쉬프팅시킨 다수의 제1 예비인에이블신호를 출력하는 제1 예비인에이블신호 생성부;
    상기 다수의 제1 예비인에이블신호를 상기 DLL클럭신호에 각각 동기시켜 다수의 제2 예비인에이블신호로 출력하는 제2 예비인에이블신호 생성부; 및
    상기 제1 예비인에이블신호와 상기 제2 예비인에이블신호중에서 셋팅된 카스레이턴시 모드에 대응하여 선택된 신호를 상기 데이터출력 인에이블신호로 출력하는 출력인에이블신호 생성부
    를 구비하는 메모리 장치.
  2. 선택된 카스레이턴시 모드에 대응하여 데이터출력 인에이블신호를 출력하는 메모리 장치에 있어서,
    DLL클럭신호를 2분주한 A형 제1 제어클럭과 상기 A형 제1 제어클럭을 반전한 B형 제1 제어클럭을 출력하는 클럭분주기;
    각각의 카스레이턴시 모드에 대응하여 상기 A형 제1 제어클럭의 지연값을 조정하여 출력하는 A형 제1 제어클럭생성부;
    각각의 카스레이턴시 모드에 대응하여 상기 B형 제1 제어클럭의 지연값을 조정하여 출력하는 B형 제1 제어클럭생성부
    리드명령어에 대응하여 생성된 내부 리드신호를 상기 A형 제1 제어클럭생성부 또는 상기 B형 제1 제어클럭생성부에서 출력하는 신호에 동기시켜 소정간격으로 쉬프팅시킨 다수의 제1 예비인에이블신호를 출력하는 제1 예비인에이블신호 생성부;
    각각의 카스레이턴시 모드에 대응하여 일정양의 지연값만큼 상기 DLL클럭신호를 지연시킨 제2 제어클럭을 출력하는 제2 제어클럭생성부;
    상기 다수의 제1 예비인에이블신호를 상기 제2 제어클럭생성부의 출력에 동기시켜 소정간격으로 쉬프팅시킨 다수의 제2 예비인에이블신호를 출력하는 제2 예비인에이블신호 생성부; 및
    상기 제1 예비인에이블신호와 상기 제2 예비인에이블신호중에서 셋팅된 카스레이턴시 모드에 대응하여 선택된 신호를 상기 데이터출력 인에이블신호로 출력하는 출력인에이블신호 생성부
    를 구비하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 A형 제1 제어클럭생성부는
    각각의 카스레이턴시 모드에 대응하여, 상기 A형 제1 제어클럭을 일정간격으로 지연시킨 다수의 제1 구동제어클럭을 출력하고,
    상기 B형 제1 제어클럭생성부는
    각각의 카스레이턴시 모드에 대응하여, 상기 B형 제1 제어클럭을 일정간격으로 지연시킨 다수의 제2 구동제어클럭을 출력하는 것을 특징으로 하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 예비인에이블신호 생성부는
    상기 내부 리드신호를 상기 다수의 제1 구동제어클럭에 순차적으로 동기시켜 쉬프팅시킨 다수의 제1 예비인에이블신호를 출력하는 제1 신호쉬프팅 수단;
    상기 내부 리드신호를 상기 다수의 제2 구동제어클럭에 순차적으로 동기시켜쉬프팅시킨 다수의 제1 예비인에이블신호를 출력하는 제2 신호쉬프팅 수단; 및
    상기 제1 신호 쉬프팅수단과 상기 제2 신호쉬프팅수단에서 각각 출력되는 다수의 제1 예비인에이블신호를 조합하여 상기 출력인에이블신호 생성부로 출력하는 신호조합수단을 구비하며,
    상기 제1 신호쉬프팅수단과 상기 제2 신호쉬프팅 수단은 선택적으로 상기 내 부 리드신호를 쉬프팅시켜, 어느 한쪽이 쉬프팅 동작을 시작하면 나머지 신호쉬프팅수단은 디스에이블되는 것을 특징으로 하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 신호쉬프팅 수단은
    상기 내부 리드신호를 상기 A형 제1 제어클럭에 동기시켜 출력하는 제1 플립플롭수단;
    상기 A형 제1 제어클럭에 상기 제1 플립플롭수단의 출력을 동기시켜 순차적으로 쉬프팅시키는 다수의 제2 플립플롭수단; 및
    상기 제2 신호쉬프팅 수단에서 상기 내부 리드신호를 쉬프팅시키게 되면, 상기 제1 플립플롭수단으로 리셋신호를 전달하는 제1 논리조합부를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제2 신호쉬프팅 수단은
    상기 내부 리드신호를 상기 B형 제1 제어클럭생성부의 출력신호에 동기시켜 출력하는 제3 플립플롭수단;
    상기 카스레이턴시 모드에 의해 조정되어 출력되는 상기 B형 제1 제어클럭생 성부의 출력신호에 상기 제1 플립플롭수단의 출력을 동기시켜 순차적으로 쉬프팅시키는 다수의 제4 플립플롭수단; 및
    상기 제2 신호쉬프팅 수단에서 상기 내부 리드신호를 쉬프팅시키게 되면, 상기 제3 플립플롭수단으로 리셋신호를 전달하는 제2 논리조합부를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 신호조합수단은
    상기 제1 플립플롭수단의 출력신호와 제3 플립플롭수단의 출력신호를 논리합하여 상기 제1 예비인에이블신호중 하나를 출력하는 제1 논리합수단; 및
    상기 제2 플립플롭수단에서 출력되는 다수의 신호와 상기 제4 플립플롭수단에서 출력되는 다수의 신호를 각각 논리합하여 나머지 다수의 상기 제1 예비인에이블신호를 출력하는 다수의 제2 논리합수단을 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 내지 제4 플립플롭수단은 D플립플롭을 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제 2 항에 있어서,
    상기 제2 예비인에이블신호 생성부는
    카스레이턴시 모드에 조정되어 출력되는 상기 다수의 제2 제어클럭에 상기 다수의 제1 예비인에이블신호를 각각 동기시켜 상기 다수의 제2 예비인에이블신호를 각각 출력하는 다수의 플립플롭수단을 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 다수의 플립플롭수단은
    각각 클럭입력단으로 상기 카스레이턴시 모드에 조정되어 출력되는 제2 제어클럭생성부의 출력을 입력받고, 데이터입력단으로 상기 제1 예비인에이블신호를 각각 입력받는 D플립플롭을 구비하는 것을 특징으로 하는 메모리 장치.
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