KR100609621B1 - 메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체메모리 장치 - Google Patents

메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체메모리 장치 Download PDF

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Abstract

메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체 메모리 장치가 게시된다. 본 발명의 동기식 반도체 메모리 장치는 다수개의 메모리 블락들, 출력버퍼 및 소정의 설정 레이턴시에 해당하는 상기 클락신호의 클락이 경과한 후에, 상기 출력버퍼에서 데이터 출력이 수행되도록 제어하는 출력제어부를 구비한다. 그리고, 상기 설정 레이턴시는 궁극적으로 상기 출력버퍼와 상기 선택되는 메모리셀이 포함되는 상기 메모리 블락 사이의 전송소요시간에 대한 정보를 포함하는 레이턴시 설정 정보에 의존한다. 본 발명의 동기식 반도체 메모리 장치에서는, 출력버퍼와 가까운 곳의 메모리 블락에 위치하는 메모리셀에 대해서는, 먼 곳의 메모리 블락에 위치하는 메모리셀보다 레이턴시를 짧게 설정할 수 있다. 이와 같이, 본 발명의 동기식 반도체 메모리 장치에 의하면, 하나의 메모리 뱅크 내의 각 메모리 블락들이 각자의 위치에 따라 레이턴시가 효율적으로 설정될 수 있다. 그리고, 본 발명의 동기식 반도체 메모리 장치에서는, 각 메모리 블락의 레이턴시가 다양하게 설정될 수 있다.
동기식, 메모리, 블락, 레이턴시, 출력버퍼

Description

메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체 메모리 장치{Synchronous Semiconductor Memory Device having Block-dedicated programmable CAS Latency}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해를 돕기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 동기식 반도체 메모리 장치를 나타내는 블락도이다.
도 2는 도 1의 동기식 반도체 메모리 장치에서 데이터 라인과 하나의 메모리 뱅크의 구조를 나타내는 도면이다.
도 3은 도 1의 레이턴시 검출수단의 하나의 예를 나타내는 도면이다.
도 4는 도 3의 레이턴시 검출수단에 내장되는 레이턴시 세트의 예를 나타내는 도면이다.
도 5는 도 1의 레이턴시 검출수단의 다른 예를 나타내는 도면이다.
도 6은 본 발명의 일실시예에 따른 동기식 반도체 메모리 장치를 나타내는 블락도이다.
도 7은 도 6의 동기식 반도체 메모리 장치에서 데이터 라인과 하나의 메모리 뱅크의 구조를 나타내는 도면이다.
도 8은 본 발명의 일실시예에 따른 동기식 반도체 메모리 장치를 나타내는 블락도이다.
도 9는 도 1의 동기식 반도체 메모리 장치에서 데이터 라인과 하나의 메모리 뱅크의 구조를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
10-1 내지 10-n : 제1 내지 제n 메모리 뱅크
12-1 내지 12-n : 제1 내지 제n 로우 디코더
14-1 내지 14-n : 제1 내지 제n 칼럼 디코더
21 : 뱅크 어드레스 버퍼 23 : 로우 어드레스 뱅크
25 : 칼럼 어드레스 버퍼 30 : 출력버퍼
41 : 레이턴시 검출수단 43 : 코멘드 디코더
45 : 레이턴시 제어수단
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리셀에서 독출되 는 데이터가 소정의 레이턴시 후에 출력되는 동기식 반도체 메모리 장치에 관한 것이다.
일반적으로 동기식 반도체 메모리 장치는, 외부에서 제공되는 클락신호에 동기하여 구동된다. 이때, 동기식 반도체 메모리 장치는, 소정의 데이터 출력의 기준명령이 발생으로부터 설정된 레이턴시(latency)에 해당하는 클락신호의 클락이 경과한 후에 출력버퍼를 통하여 데이터를 출력한다.
한편, 동기식 반도체 메모리 장치는 점점 고집적화 및 대용량화되고 있다. 이와 같이, 동기식 반도체 메모리 장치가 대용량화되어 감에 따라, 메모리칩의 사이즈(size)도 점점 증가하며, 메모리셀들의 분포 영역도 넓어지고 있다. 또한, 각 메모리셀로부터 출력버퍼 사이의 거리차도 점점 증가하고 있다. 이로 인하여, 각 메모리셀로부터 독출되는 데이터가 출력버퍼에 도달하는 소요되는 시간은 메모리셀이 배치되는 위치에 따라 상당한 차이를 지니게 된다. 따라서, 동기식 반도체 메모리 장치에서, 출력버퍼에 대하여 짧은 전송소요시간에 위치하는 메모리셀은 작은 최소 레이턴시를 가질 수 있다. 반면에, 출력버퍼에 대하여 긴 전송소요시간에 위치하는 메모리셀은 큰 최소 레이턴시를 가진다.
그런데, 종래의 동기식 반도체 메모리 장치에서는, 하나의 메모리 뱅크 내에서는 동일한 레이턴시를 가지도록 설정된다. 다시 말하면, 출력버퍼에 대하여 짧은 전송소요시간에 위치하는 메모리셀은 더욱 작은 레이턴시로 설정될 수 있음에 불구하고, 큰 최소 레이턴시를 가지는 메모리셀을 기준으로 하여 설정되게 된다.
따라서, 종래의 동기식 반도체 메모리 장치에서, 출력버퍼에 대하여 짧은 전 송소요시간에 위치하는 메모리셀의 입장에서는, 레이턴시가 비효율적으로 설정되는 문제점이 발생한다. 또한, 종래의 동기식 반도체 메모리 장치는 하나의 메모리 뱅크는 하나의 레이턴시로 설정된다. 따라서, 종래의 동기식 반도체 메모리 장치는 적용분야가 제한되는 문제점을 지닌다.
따라서, 본 발명의 목적은 레이턴시이 효율적으로 설정될 수 있는 동기식 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 레이턴시이 다양하게 설정되어, 적용분야가 확대될 수 있는 동기식 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 소정의 클락신호에 동기되는 동기식 반도체 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 동기식 반도체 메모리 장치는 각각이 복수의 메모리셀들을 포함하는 다수개의 메모리 블락들로서, 상기 메모리셀들 각각은 소정의 데이터를 저장할 수 있는 상기 다수개의 메모리 블락들; 선택되는 상기 메모리셀로부터 독출되는 데이터를 출력하기 위한 출력버퍼; 및 소정의 설정 레이턴시에 해당하는 상기 클락신호의 클락이 경과한 후에, 상기 출력버퍼에서 데이터 출력이 수행되도록 제어하는 출력제어부로서, 상기 설정 레이턴시는 궁극적으로 상기 출력버퍼와 상기 선택되는 메모리셀이 포함 되는 상기 메모리 블락 사이의 전송소요시간에 대한 정보를 포함하는 레이턴시 설정 정보에 의존하는 상기 출력제어부를 구비한다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 소정의 클락신호에 동기되는 동기식 반도체 메모리 장치에 관한 것이다. 본 발명의 다른 일면에 따른 동기식 반도체 메모리 장치는 각각이 복수의 메모리셀들을 포함하는 다수개의 메모리 블락들로서, 상기 메모리셀들 각각은 소정의 데이터를 저장할 수 있는 상기 다수개의 메모리 블락들; 선택되는 상기 메모리셀로부터 독출되는 데이터를 출력하기 위한 출력버퍼; 및 소정의 설정 레이턴시에 해당하는 상기 클락신호의 클락이 경과한 후에, 상기 출력버퍼에서 데이터 출력이 수행되도록 제어하는 출력제어부를 구비한다. 상기 설정 레이턴시는 상기 메모리 블락별로 프로그램 가능하다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 동기식 반도체 메모리 장치를 나타내는 블락도이다. 도 1을 참조하면, 본 발명의 동기식 반도체 메모리 장치에는, 다수개의 메모리 뱅크들(10-1 내지 10-n)이 내장된다. 상기 메모리 뱅크들(10-1 내지 10-n)은 다수개의 메모리셀들(미도시)을 내장하며, 각자의 로우 디코더(12-1 내지 12-n) 및 칼럼 디코더(14-1 내지 14-n)에 의하여 상기 메모리셀이 선택된다. 본 실시예에서, 상기 메모리 뱅크들(10-1 내지 10-n)은 각각이 독립적으로 자신에 포함되는 메모리셀의 워드라인을 활성화할 수 있다. 그러므로, 서로 다른 메모리 뱅크들(10-1 내지 10-n)에서는 서로 상이한 로우 어드레스에 따른 워드라인이 동시에 활성화될 수 있지만, 하나의 메모리 뱅크 내에서는, 서로 상이한 로우 어드레스에 따른 워드라인이 동시에 활성화될 수 없다.
상기 로우 디코더(12-1 내지 12-n) 및 상기 칼럼 디코더(14-1 내지 14-n)는, 뱅크 어드레스 버퍼(21)에 의하여 버퍼링되는 뱅크 어드레스(BKADD)에 따라 선택적으로 인에이블된다. 상기 로우 디코더(12-1 내지 12-n)는 로우 어드레스 버퍼(23)에 의하여 버퍼링되는 로우 어드레스(RADD)를 디코딩하여 각자의 메모리 뱅크(10-1 내지 10-n)의 행(row)을 선택한다. 상기 칼럼 디코더(14-1 내지 14-n)는 칼럼 어드레스 버퍼(25)에 의하여 버퍼링되는 칼럼 어드레스(CADD)를 디코딩하여 각자의 메모리 뱅크(10-1 내지 10-n)의 열(column)을 선택한다.
상기 메모리 뱅크들(10-i, 1≤i≤n) 각각에서, 해당 로우 및 칼럼 디코더(12-i, 14-i)에 의하여 특정되는 메모리셀의 데이터는 독출되어 각자의 비트라인(미도시)을 통하여 데이터 라인(DL)에 전송된다. 이때, 선택되는 메모리셀의 데이터가 데이터 라인(DL)에 도달하는 시간 즉, 전송소요시간은, 메모리셀과 데이터 라인 (DL)까지의 거리에 따라 달라지게 된다. 다시 기술하면, 데이터 라인(DL)과 가까운 거리에 위치한 메모리셀의 데이터는 상대적으로 짧은 시간 내에 데이터 라인(DL)에 도달할 수 있다. 반면에, 데이터 라인(DL)으로부터 먼 곳에 위치하는 메모리셀의 데이터는 상대적으로 긴 시간이 경과되어야만 데이터 라인(DL)에 도달하게 된다.
한편, 동기식 반도체 메모리 장치에서, 데이터 라인(DL)은 메모리 뱅크들(10-i)의 비트라인에 비하여, 작은 저항값을 가지는 것이 대부분이다. 이 경우, 각 메모리 뱅크(10-i)에서 선택되는 메모리셀로부터 출력버퍼(30) 까지의 전송소요시간은 주로 데이터 라인(DL)과 메모리셀 사이의 전송거리에 의존하게 된다.
나아가, 데이터 라인(DL)에 전송된 데이터는 출력버퍼(30)를 통하여 외부로 출력된다. 이때, 상기 출력버퍼(30)를 통하여 외부로 데이터가 출력되는 시점은, 출력제어부(40)에서 제공되는 출력 인에이블 신호(OTEN)에 의하여 제어된다. 상기 출력 인에이블 신호(OTEN)는 코맨드(CMD)에 따라 소정의 출력동작으로부터 설정된 레이턴시가 경과되는 시점을 감지하여 활성화되며, 상기 출력버퍼(30)로 하여금 상기 데이터 라인(DL)의 데이터를 외부로 출력하도록 제어하는 신호이다.
상기 출력제어부(40)는 구체적으로 레이턴시 검출수단(41), 레이턴시 제어수단(43) 및 코멘드 디코더(45)를 구비한다. 상기 레이턴시 검출수단(41)은 지정되는 메모리셀이 포함되는 메모리 블락과 상기 출력버퍼(30) 사이의 전송 거리에 따른 레이턴시를 검출한다. 상기 레이턴시 검출수단(41)은 소정의 레이턴시 설정 정보(LSIF)를 입력하여, 설정 레이턴시(SCL)를 상기 레이턴시 제어수단(45)으로 발생한다. 도 1의 실시예에서, 상기 레이턴시 설정 정보(LSIF)는 2 비트의 로우 어드레스 (RA0, RA1)이다. 즉, 도 1의 실시예에서, 상기 레이턴시 설정 정보(LSIF)는 상기 선택되는 메모리셀의 행을 지정하는 로우 어드레스 중의 일부가 된다. 그러나, 상기 레이턴시 설정 정보(LSIF)는 상기 메모리 뱅크를 특정하는 뱅크 어드레스(BKADD)에는 무관하다.
상기 레이턴시 검출수단(41)은 상기 2비트의 로우 어드레스(RA0, RA1)를 이용하여 데이터가 독출되는 메모리셀의 위치를 파악한다. 그리고, 레이턴시 검출수단(41)은 파악되는 상기 메모리셀의 위치에 근거하여, 상기 메모리셀의 레이턴시를 설정한다.
상기 설정 레이턴시(SCL)는 레이턴시 제어수단(45)로 하여금 출력버퍼(30)가 데이터 라인(DL) 상의 독출 데이터를 외부로 출력하는 시점을 제어한다.
도 1의 실시예의 경우, 각 메모리 뱅크(10-1 내지 10-n) 내의 각 메모리셀이 위치하는 메모리 블락에 따라, 각자의 레이턴시를 가지도록 제어된다. 이를 상세히 하면, 독출되는 메모리셀이 데이터 라인(DL)과의 거리가 짧은 메모리 블락에 위치하는 경우에 레이턴시는, 비교적 작은 값으로 설정된다. 반면에 독출되는 메모리셀이 데이터 라인(DL)과의 거리가 긴 메모리 블락에 위치하는 경우에 레이턴시는, 비교적 상대적으로 큰 값을 가지게 된다.
한편, 각 메모리 블락의 레이턴시는 다양하게 설정될 수 있다. 예를 들면, 각 메모리 뱅크(10-1 내지 10-n) 내의 메모리셀이 위치한 메모리 블락은, 두 개의 값들 중 어느 하나, 네 개의 값들 중 어느 하나, 여덟 개의 값들 중 어느 하나, 또는 16개 이상의 값들 중 하나의 값을 가지도록 설정될 수 있다. 그리고, 동기식 반 도체 메모리 장치가 사용되어질 적용분야에 따라, 특정의 인접한 메모리 블락의 레이턴시는, 동일한 값으로 설정될 수도 있다. 나아가, 본 발명의 동기식 반도체 메모리 장치는, 사용되어질 시스템들이 요구하는 다양한 억세스 속도를 만족시키기 위하여 여러 가지 레이턴시 세트들이 마련되게 되고, 사용자의 선택에 의하여 레이턴시 세트들 중 어느 한 세트가 레이턴시 모드로서 프로그램될 수도 있다.
예를 들어, 각 메모리 뱅크(10-1 내지 10-n)가, 도 2에 도시되는 바와 같이, 제1 내지 제4 메모리 블락(BLOCK1~BLOCK4)으로 구분된다고 가정하자. 이때, 상기 제1 내지 제4 메모리 블락(BLOCK1~BLOCK4)은 상기 레이턴시 설정 정보(LSIF)에 해당하는 2비트의 로우 어드레스(RA0, RA1)에 의하여 특정될 수 있다. 즉, 프리 디코더(210)에 의하여 디코딩되는 2비트의 로우 어드레스(RA0, RA1)에 의하여, 상기 제1 내지 제4 메모리 블락(BLOCK1~BLOCK4)이 특정된다.
이 경우, 제1 메모리 블락(BLOCK1)은 데이터 라인(DL)과 가장 가까운 곳에 위치하며, 제4 메모리 블락(BLOCK4)는 데이터 라인(DL)으로부터 가장 멀리 떨어진 곳에 위치한다. 이때, 상기 제1 메모리 블록(BLOCK1) 내지 제4 메모리 블록(BLOCK4)의 최소 레이턴시가 각각 "7", "8", "9" 및 "10"이라 가정하자. 그러면, 제1 메모리 블록(BLOCK1)은 레이턴시 "7"이상의 시스템에, 제2 메모리 블록(BLOCK2)은 레이턴시 "8"이상의 시스템에 모두에 사용될 수 있다. 그리고, 제3 메모리 블록(BLOCK3)은 레이턴시 "9"이상의 시스템에, 제4 메모리 블록(BLOCK4)은 레이턴시 "10"이상의 시스템에 모두에 사용될 수 있다.
도 3은 도 1의 레이턴시 검출수단(41)의 하나의 예를 나타내는 도면이다. 도 3을 참조하면, 레이턴시 검출수단(41)는 제1 내지 제4 레이턴시 레지스터(311 내지 314)와, 제1 내지 제3 모드 스위치(SW1 내지 SW3) 및 멀티플렉서(320)를 포함한다. 상기 제1 내지 제4 레이턴시 레지스터(311 내지 314)는 각각 상이한 레이턴시 값을 저장하고 있다. 예를 들면, 상기 제1 내지 제4 레이턴시 레지스터(311 내지 314)는 각각 "7", "8", "9", "10"을 저장한다.
제1 모드 스위치(SW1)는 사용자의 선택에 의하여 제1 내지 제4 레이턴시 레지스터(311 내지 314) 중 어느 하나에 저장되어 진 레이턴시를 멀티플렉서(320)의 제1 입력단자(D00) 쪽으로 전송한다. 제2 모드 스위치(SW2)는 사용자의 선택에 의하여 제2 내지 제4 레이턴시 레지스터(312 내지 314) 중 어느 하나에 저장되어진 레이턴시 값을 멀티플렉서(320)의 제2 입력단자(D01) 쪽으로 전송한다. 제3 모드 스위치(SW3)는 사용자의 선택에 의하여 제3 및 제4 레이턴시 레지스터(313, 314) 중 어느 하나에 저장되어 진 레이턴시를 멀티플렉서(320)의 제3 입력단자(D10)에 공급한다. 멀티플렉서(320)의 제4 입력단자(D11)에는 제4 레이턴시 레지스터(314)에 저장되어진 "10"의 레이턴시가 제공된다. 상기 제1 내지 제3 모드 스위치(SW1 내지 SW3)가 사용자의 선택에 따라 전환됨에 따라, 예로서 도 4에 나타난 제1 내지 제8 레이턴시 모드 중 어느 하나의 모드가 설정되게 된다. 제1 내지 제3 모드 스위치(SW1 내지 SW3)에 의해 설정되어진 레이턴시 모드에 따라, 멀티플렉서(320)의 제1 내지 제4 입력단자(D00 내지 D11)에 공급되는 4개의 레이턴시는 두 개, 세 개 또는 4개 모두 같을 수도 있다.
그리고, 상기 멀티플렉서(320)의 선택 포트(SP)에는, 2비트 레이턴시 설정 정보(LSIF)가 제공된다. 멀티플렉서(320)는 선택포트(SP)에 공급되는 2비트의 레이턴시 설정 정보(LSIF)의 논리 값에 따라 제1 내지 제4 입력단자(D00 내지 D11) 중 어느 한 단자에 공급되는 레이턴시를 상기 레이턴시 제어수단(45)에 공급하게 된다.
도 5는 도 1의 레이턴시 검출수단(41)의 다른 실시예를 나타내는 도면이다. 도 5에 도시된 레이턴시 검출수단(41)는 모드 선택부(510) 및 룩-업 테이블(520)을 구비한다. 모드 선택부(510)는 제1 모드 스위치(SW1), 제2 모드 스위치(SW2), 제3 모드 스위치(SW1)를 포함한다. 상기 제1 모드 스위치(SW1), 제2 모드 스위치(SW2), 제3 모드 스위치(SW1)는 접지전압(VSS)과 록-업 테이블(520)의 제1 로우단자(RT1), 제2 로우단자(RT2), 제3 로우단자(RT3) 사이에 각각 접속된다.
제1 내지 제3 모드 스위치(SW1 내지 SW3)는 사용자의 선택에 따라 로우(Low) 또는 하이(High) 논리를 가지는 제1 내지 제3 모드선택신호(MD1 내지 MD3)를 룩-업 테이블(520)의 제1 로우단자(RT1)에 공급한다. 상기 제1 내지 제3 모드 스위치(SW1 내지 SW3) 각각의 턴-온 또는 턴-오프 상태가 사용자에 의해 제어되어, 제1 내지 제3 모드선택신호(MD1 내지 MD3)의 논리 값이 변경되게 함으로써, 예로서 도 4에 나타난 바와 같은 제1 내지 제8 모드 중 하나가 선택되게 한다.
즉, 룩-업 테이블(520)에는 도 4에 나타난 제1 내지 제8 모드의 레이턴시 세트들이 저장되어 있다. 그리고, 드 선택부(510)로부터의 제1 내지 제3 모드선택신호(MD1 내지 MD3)의 논리 값에 따라, 제1 내지 제8 모드의 레이턴시 세트 중 어느 한 레이턴시 세트가 지정된다. 또한, 룩-업 테이블(520)의 선택포트(SP)에는, 상기 레이턴시 설정 정보(LSIF)가 입력된다. 그러면, 제1 내지 제3 모드선택신호(MD1 내지 MD3)의 논리 값에 의해 지정되는 모드의 레이턴시들 중 어느 하나가, 상기 2비트의 레이턴시 설정 정보(LSIF)의 논리 값에 따라 상기 레이턴시 제어수단(45)에 상기 설정 레이턴시(SCL)로서 공급된다.
따라서, 상기 설정 레이턴시(SCL)는 상기 레이턴시 설정 정보(LSIF)에 따르게 된다. 다시 기술하면, 상기 설정 레이턴시(SCL)는 궁극적으로 상기 출력버퍼(30)와 상기 선택되는 메모리셀이 포함되는 상기 메모리 블락 사이의 전송소요시간에 의존하게 된다. 그리고, 데이터 라인(DL)이 메모리 뱅크의 비트라인에 비하여 무시할 수 잇을 정도로 작은 저항값을 가지는 경우에는, 상기 설정 레이턴시(SCL)는 궁극적으로 상기 데이터 라인(DL)과 상기 선택되는 메모리셀이 포함되는 상기 메모리 블락 사이의 전송소요시간에 의존하게 된다.
다시 도 1을 참조하면, 상기 코멘드 디코더(43)는 외부에서 제공되는 명령신호(CMD)에 따라 인에이블되는 독출 인에이블 신호(REN)를 발생한다. 다시 기술하면, 코멘드 디코더(43)는 수신되는 명령신호(CMD)가 독출명령인 것으로 판단되면, 코멘드 디코더(43)는 독출 인에이블 신호(REN)를 레이턴시 제어수단(45)에 공급한다.
이 외에도, 코멘드 디코더(43)는 도시되지는 않았지만, 메모리 뱅크들(10-1 내지 10-n), 로우 디코더들(12-1 내지 12-n), 칼럼 디코더들(14-1 내지 14-n), 뱅크 어드레스 버퍼(21), 로우 어드레스 버퍼(23), 칼럼 어드레스 버퍼(25), 출력버퍼(30), 레이턴시 검출수단(41) 및 레이턴시 제어수단(45)를 동작시키기에 필요한 제어신호를 발생한다. 하지만, 이는 본 발명의 요지를 흐릴 수 있는 염려가 있는 공지의 사항이므로, 본 명세서에서는 그에 대한 구체적인 기술은 생략된다.
상기 레이턴시 제어수단(45)는 코멘드 디코더(43)로부터 제공되는 독출 인에이블 신호(REN) 및 클락신호(CLK)를 입력함과 아울러 레이턴시 검출수단(41)로부터 설정 레이턴시(SCL)를 입력한다. 상기 레이턴시 제어수단(45)으로부터 제공되는 상기 출력 인에이블 신호(OTEN)는 상기 독출 인에이블 신호(REN)의 활성화로부터 상기 설정 레이턴시(SCL)에 해당하는 상기 클락신호(CLK)의 클락이 발생된 후에, 활성화된다.
상기 출력버퍼(30)는 상기 출력 인에이블 신호(OTEN)에 의하여 인에이블되어, 데이터 라인(DL)으로부터의 독출되는 데이터를 외부로 출력한다. 그러므로, 상기 출력버퍼(30)에서의 데이터의 출력시점은 레이턴시 검출수단(41)에서 제공되는 레이턴시(CL)에 의하여 조절되게 된다.
도 6은 본 발명의 다른 일실시예에 따른 동기식 반도체 메모리 장치를 나타내는 블락도이다. 도 6의 실시예는 도 1의 실시예와 거의 동일하다. 다만, 도 1의 실시예에서는, 상기 레이턴시 설정 정보(LSIF)가 2 비트의 로우 어드레스(RA0, RA1)인 반면에, 도 6의 실시예에서는, 상기 레이턴시 설정 정보(LSIF)가 2 비트의 칼럼 어드레스(CA0, CA1)이다. 그리고, 도 6의 실시예의 경우에는, 각 메모리 뱅크(10-i)의 메모리 블락들(BLOCK1 내지 BLOCK4)은, 도 7에 도시되는 바와 같이, 2개의 칼럼 어드레스(CA0, CA1)에 의하여 특정된다. 도 6의 실시예의 그 밖의 구성 및 작용은 도 1의 실시예의 경우와 동일하므로, 본 명세서에서, 그에 대한 구체적인 기술은 생략된다.
도 8은 본 발명의 또 다른 일실시예에 따른 동기식 반도체 메모리 장치를 나타내는 블락도이다. 도 8의 실시예도 도 1의 실시예와 거의 동일하다. 다만, 도 8의 실시예는, 상기 레이턴시 설정 정보(LSIF)가 1비트의 칼럼 어드레스(CA0) 및 1비트의 로우 어드레스(RA0)에 의하여 결정된다는 점에서, 도 1의 실시예와 차이점을 지닌다.
도 8의 실시예의 경우에는, 각 메모리 뱅크(10-i)의 메모리 블락들(BLOCK1 내지 BLOCK4)은, 도 9에 도시되는 바와 같이, 1비트의 칼럼 어드레스(CA0) 및 1비트의 로우 어드레스(RA0)에 의하여 특정된다. 도 8의 실시예의 그 밖의 구성 및 작용은 도 1의 실시예의 경우와 동일하므로, 본 명세서에서, 그에 대한 구체적인 기술은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 동기식 반도체 메모리 장치에서는, 출력버퍼와 가까운 곳의 메모리 블락에 위치하는 메모리셀에 대해서는, 먼 곳의 메모리 블락에 위 치하는 메모리셀보다 레이턴시를 짧게 설정할 수 있다. 이와 같이, 본 발명의 동기식 반도체 메모리 장치에 의하면, 하나의 메모리 뱅크 내의 각 메모리 블락들이 각자의 위치에 따라 레이턴시가 효율적으로 설정될 수 있다.
그리고, 본 발명의 동기식 반도체 메모리 장치에서는, 각 메모리 블락의 레이턴시가 다양하게 설정될 수 있다. 그러므로, 본 발명의 동기식 반도체 메모리 장치는, 그 적용분야가 현저히 확대될 수 있다.

Claims (12)

  1. 소정의 클락신호에 동기되는 동기식 반도체 메모리 장치에 있어서,
    각각이 복수의 메모리셀들을 포함하는 다수개의 메모리 블락들로서, 상기 메모리셀들 각각은 소정의 데이터를 저장할 수 있는 상기 다수개의 메모리 블락들;
    선택되는 상기 메모리셀로부터 독출되는 데이터를 출력하기 위한 출력버퍼; 및
    소정의 설정 레이턴시에 해당하는 상기 클락신호의 클락이 경과한 후에, 상기 출력버퍼에서 데이터 출력이 수행되도록 제어하는 출력제어부로서, 상기 설정 레이턴시는 궁극적으로 상기 출력버퍼와 상기 선택되는 메모리셀이 포함되는 상기 메모리 블락 사이의 전송소요시간에 대한 정보를 포함하는 레이턴시 설정 정보에 의존하는 상기 출력제어부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 레이턴시 설정 정보는
    상기 선택되는 메모리셀의 행을 지정하는 로우 어드레스인 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 레이턴시 설정 정보는
    상기 선택되는 메모리셀의 열을 지정하는 칼럼 어드레스인 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 레이턴시 설정 정보는
    상기 선택되는 메모리셀의 행과 열을 각각 지정하는 로우 어드레스 및 칼럼 어드레스인 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 출력제어부는
    상기 레이턴시 설정 정보에 따른 설정 레이턴시를 검출하는 레이턴시 검출수단;
    외부에서 제공되는 명령신호에 따라 인에이블되는 독출 인에이블 신호를 발생하는 코멘드 디코더; 및
    상기 독출 인에이블 신호에 응답하여 인에이블되며, 상기 설정 레이턴시에 따른 상기 클락신호의 클락의 발생에 응답하여, 소정의 출력 인에이블 신호를 상기 출력버퍼에 제공하는 레이턴시 제어수단을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 소정의 클락신호에 동기되는 동기식 반도체 메모리 장치에 있어서,
    각각이 복수의 메모리셀들을 포함하는 다수개의 메모리 블락들로서, 상기 메모리셀들 각각은 소정의 데이터를 저장할 수 있는 상기 다수개의 메모리 블락들;
    선택되는 상기 메모리셀로부터 독출되는 데이터를 출력하기 위한 출력버퍼; 및
    소정의 설정 레이턴시에 해당하는 상기 클락신호의 클락이 경과한 후에, 상기 출력버퍼에서 데이터 출력이 수행되도록 제어하는 출력제어부를 구비하며,
    상기 설정 레이턴시는 상기 메모리 블락별로 프로그램 가능한 것을 특징으로 하는 동기식 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 설정 레이턴시는
    특정의 인접하는 상기 메모리 블락들에 대해서, 동일한 값으로 설정가능한 것을 특징으로 하는 동기식 반도체 메모리 장치.
  8. 제6 항에 있어서,
    상기 출력제어부는
    외부의 제어에 의하여 선택되는 둘 이상의 레이턴시 세트들을 마련하고,
    상기 레이턴시 세트의 선택은
    상기 선택되는 메모리셀의 행을 지정하는 로우 어드레스에 근거하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  9. 제6 항에 있어서,
    상기 출력제어부는
    외부의 제어에 의하여 선택되는 둘 이상의 레이턴시 세트들을 마련하고,
    상기 레이턴시 세트의 선택은
    상기 선택되는 메모리셀의 열을 지정하는 칼럼 어드레스에 근거하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  10. 제6 항에 있어서,
    상기 출력제어부는
    외부의 제어에 의하여 선택되는 둘 이상의 레이턴시 세트들을 마련하고,
    상기 레이턴시 세트의 선택은
    상기 선택되는 메모리셀의 행과 열을 각각 지정하는 로우 어드레스 및 칼럼 어드레스에 근거하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  11. 소정의 클락신호에 동기되는 동기식 반도체 메모리 장치에 있어서,
    각각이 복수의 메모리셀들을 포함하는 다수개의 메모리 블락들로서, 상기 메모리셀들 각각은 소정의 데이터를 저장할 수 있는 상기 다수개의 메모리 블락들;
    선택되는 상기 메모리셀로부터 독출되는 데이터를 출력하기 위한 출력버퍼;
    선택되는 상기 메모리셀로부터 독출되는 데이터를 상기 출력버퍼로 안내하는 데이터 라인; 및
    소정의 설정 레이턴시에 해당하는 상기 클락신호의 클락이 경과한 후에, 상기 출력버퍼에서 데이터 출력이 수행되도록 제어하는 출력제어부로서, 상기 설정 레이턴시는 상기 데이터 라인과 상기 선택되는 메모리셀이 포함되는 상기 메모리 블락 사이의 전송거리에 대한 정보를 포함하는 레이턴시 설정 정보에 의존하는 상기 출력제어부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  12. 소정의 클락신호에 동기하여 구동되는 동기식 반도체 메모리 장치에 있어서,
    각각이 다수개의 메모리 블락들을 가지는 다수개의 메모리 뱅크들로서, 상기 메모리 블락 각각은 소정의 데이터를 저장할 수 있는 복수개의 메모리셀들을 포함하하는 상기 다수개의 메모리 뱅크들로서, 각각이 독립적으로 자신에 포함되는 메모리셀의 워드라인을 활성화할 수 있는 상기 다수개의 메모리 뱅크들;
    선택되는 상기 메모리셀로부터 독출되는 데이터를 출력하기 위한 출력버퍼;
    선택되는 상기 메모리셀로부터 독출되는 데이터를 상기 출력버퍼로 안내하는 데이터 라인; 및
    소정의 설정 레이턴시에 해당하는 상기 클락신호의 클락이 경과한 후에, 상기 출력버퍼에서의 데이터 출력이 수행되도록 제어하는 출력제어부로서,
    상기 설정 레이턴시는 궁극적으로 상기 출력버퍼와 상기 선택되는 메모리셀이 포함되는 상기 메모리 블락 사이의 전송소요시간에 대한 정보를 포함하는 레이턴시 설정 정보에 의존하되, 상기 메모리 뱅크를 특정하는 어드레스에는 무관하게 설정되는 상기 출력제어부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
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