KR20140113117A - 비대칭 액세스 타임을 가진 반도체 메모리 장치 - Google Patents

비대칭 액세스 타임을 가진 반도체 메모리 장치 Download PDF

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KR20140113117A
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Abstract

반도체 메모리 장치는 반도체 기판에 배치된 복수의 입출력패드들과 복수의 메모리 셀 어레이를 포함한다. 입출력패드들과 메모리 셀 어레이 사이의 데이터 경로 길이에 비례하여 복수의 메모리 셀 어레이의 액세스 타임이 서로 다르게 구성한다. 따라서 입출력패드와의 물리적 거리 관계에 의해 액세스 타임을 비대칭적으로 구성함으로써 하나의 메모리 소자 내에 고속 액세스 메모리 영역과 저속 액세스 메모리 영역을 구성할 수 있다.

Description

비대칭 액세스 타임을 가진 반도체 메모리 장치{Semiconductor Memory Device having Asymmetric Access Time}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 비대칭 액세스 타임을 가진 다이내믹 랜덤 액세스 메모리(DRAM)에 관한 것이다.
일반적으로 다이내믹 랜덤 액세스 메모리(DRAM)는 모든 주소영역에 대해 동일한 접근시간(Access Time)을 갖도록 대칭적 구조로 설계된다.
메모리 셀 어레이는 뱅크 구조로 이루어지며 각 뱅크는 복수의 서브 어레이들로 이루어진다. 각 셀에 저장된 데이터는 계층적인(Hierarchial) 구조를 가진 경로구조, 즉 비트라인 센스앰프 - 로컬 입출력 패스 - 입출력 센스앰프 - 글로벌 입출력패스 - 입출력버퍼를 통해 입출력패드로 전달된다. 그러므로 셀에서 입출력패드까지 거리에 따른 접근 지연시간차이를 최소화하기 위하여 대칭적 구조로 셀 어레이를 배치한다.
그럼에도 불구하고 2차원 평면상에 다수의 셀들이 배치되므로 셀에서 입출력패드까지 거리에 따른 접근 지연 시간 차이가 존재할 수밖에 없었다.
따라서 정확한 동작을 보장하기 위하여 가장 긴 접근 시간이 DRAM 접근 시간으로 결정된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 각 셀들의 접근시간 차이를 적극적으로 활용하여 배치공간에 따라 접근시간이 다른 비대칭 액세스 타임을 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 고속 액세스 시간을 가진 셀 어레이 영역과 저속 액세스 시간을 가진 셀 어레이 영역을 포함하는 비대칭 액세스 타임을 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 수직연결부재(TSV : Through Silicon Via)와 물리적 거리에 따라 고속 액세스 시간을 가진 셀 어레이 영역과 저속 액세스 시간을 가진 셀 어레이 영역을 포함하는 비대칭 액세스 타임을 갖는 반도체 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판에 배치된 복수의 입출력패드들과 복수의 메모리 셀 어레이를 포함한다. 입출력패드들과 메모리 셀 어레이 사이의 데이터 경로 길이에 비례하여 복수의 메모리 셀 어레이의 액세스 타임이 서로 다르게 구성한다. 따라서 입출력패드와의 물리적 거리 관계에 의해 액세스 타임을 비대칭적으로 구성함으로써 하나의 메모리 소자 내에 고속 액세스 메모리 영역과 저속 액세스 메모리 영역을 구성할 수 있다.
여기서 복수의 메모리 셀 어레이는 입출력패드들의 배치영역에 인접한 영역에 배치되어 제1 데이터 경로 길이를 가지며 제1액세스 타임으로 동작하는 제1메모리 셀 어레이와, 입출력패드들의 배치영역으로부터 떨어진 영역에 배치되어 제1데이터 경로보다 긴 제2 데이터 경로 길이를 가지며 제1액세스 타임 보다 긴 제2액세스 타임으로 동작하는 제2메모리 셀 어레이를 포함한다.
일실시예에서 입출력패드들은 반도체 기판의 수평 중앙라인 또는 수직 중앙라인 중 어느 하나를 따라 배치될 수 있다.
일실시예에서 입출력패드들 중 출력패드들은 중앙에 배치되고 입력패드들은 출력패드들의 좌우측에 배치될 수 있다.
일실시예에서 입출력패드들 중 출력패드들은 수직 중앙라인의 중앙에 배치되고 입력패드들은 수평 중앙라인을 따라 배치될 수 있다.
일실시예에서 입출력패드들 중 출력패드들은 양측 수직 에지라인 중 어느 하나의 에지라인을 따라 배치되고 입력패드들은 다른 하나의 에지라인을 따라 배치될 수 있다.
일실시예에서 입출력패드들 중 출력패드들은 양측 수직 에지라인 중 어느 하나의 에지라인을 따라 배치되고 입력패드들은 수직 중앙라인을 따라 배치될 수 있다.
일실시예에서 입출력패드들 중 출력패드들은 양측 수직 에지라인 중 어느 하나의 에지라인을 따라 배치되고 입력패드들은 양측 수평 에지라인 중 어느 하나의 에지라인을 따라 배치될 수 있다.
일실시예들에서 인접한 제1메모리 셀 어레이와 제1메모리 셀 어레이는 입출력 센스앰프회로를 공유할 수 있다.
일실시예들에서 인접한 제1메모리 셀 어레이와 제2메모리 셀 어레이 각각은 각각 독립된 입출력 센스앰프회로를 가질 수 있다.
본 발명의 비대칭 액세스 타임을 가진 적층형 반도체 메모리 장치는 로직 레이어와 로직 레이어 상에 적층된 적어도 하나 이상의 메모리 레이어와, 적층된 레이어들을 전기적으로 연결하기 위한 적어도 하나 이상의 수직연결부재를 포함한다. 그리고 적층형 반도체 메모리 장치는 적어도 하나 이상의 메모리 레이어들 중 로직 레이어와 인접한 메모리 레이어와 로직 레이어 사이와, 나머지 다른 메모리 레이어들과 로직 레이어 사이의 수직연결부재를 통한 데이터 경로 길이에 비례하여 적어도 하나 이상의 메모리 레이어들의 액세스 타임이 서로 다르다.
여기서 적어도 하나 이상의 메모리 레이어들 각각은 반도체 기판에 배치되고 상기 수직연결부재와 전기적으로 결합된 복수의 입출력패드들과 복수의 메모리 셀 어레이를 가진다. 그리고 수직연결부재와 메모리 셀 어레이 사이의 데이터 경로 길이에 비례하여 복수의 메모리 셀 어레이의 액세스 타임이 서로 다르다.
또한 로직 레이어는 메모리 컨트롤러 블록을 포함하고, 적어도 하나 이상의 메모리 레이어들 각각은 로직 레이어의 메모리 컨트롤러와 메모리 셀 어레이 사이의 수직연결부재를 통한 데이터 경로 길이에 비례하여 복수의 메모리 셀 어레이의 액세스 타임이 서로 다르다.
상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 장치는 입출력패드 근처의 메모리 셀들은 고속으로 액세스하고 입출력패드로부터 멀리 떨어진 메모리 셀들은 저속으로 액세스함으로서 하나의 메모리 장치에서 서로 다른 접근시간을 가진 메모리 셀 어레이 영역들을 가질 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 비대칭 액세스 타임을 가진 반도체 메모리 장치의 고속 액세스 셀과 저속 액세스 셀을 설명하기 위한 개념도.
도 2는 입출력 패드들이 수평 중앙에 배치되고 IOSA를 공유하는 제1실시예의 반도체 메모리 칩(100)의 레이아웃도.
도 3은 도 2의 제1실시예의 고속과 저속의 IOSA를 분리한 제1변형예의 레이아웃도.
도 4는 도 2의 제1실시예의 모든 셀 어레이들의 IOSA를 분리한 제2변형예의 레이아웃도.
도 5는 입출력 패드들이 수직 중앙에 배치되고 IOSA를 공유하는 반도체 메모리 칩(200)의 제2실시예의 레이아웃도.
도 6은 도 5의 제2실시예의 고속 셀 어레이와 저속 셀 어레이의 IOSA를 분리한 제1변형예의 레이아웃도.
도 7은 도 5의 제2실시예의 모든 셀 어레이들의 IOSA를 분리한 제2변형예의 레이아웃도.
도 8은 도 5의 제2실시예의 입출력패드들 중 DQ 패드들을 중앙에 배치한 제3변형예의 레이아웃도.
도 9는 커맨드 및 어드레스 입력 패드들이 수평 중앙에 배치되고 데이터 입출력 패드들이 수직 중앙에 배치된 반도체 메모리 칩(300)의 제3실시예의 레이아웃도.
도 10은 도 9의 제3실시예의 고속 셀 어레이와 저속 셀 어레이의 IOSA를 분리한 제1변형예의 레이아웃도.
도 11은 도 9의 제3실시예의 모든 셀 어레이들의 IOSA를 분리한 제2변형예의 레이아웃도.
도 12는 커맨드 및 어드레스 입력 패드들이 우측 에지에 수직으로 배치되고 데이터 입출력 패드들이 좌측에지에 수직으로 배치된 반도체 메모리 칩(400)의 제4실시예의 레이아웃도.
도 13은 도 12의 제4실시예의 고속 셀 어레이와 저속 셀 어레이의 IOSA를 분리한 제1변형예의 레이아웃도.
도 14는 도 12의 제4실시예의 모든 셀 어레이들의 IOSA를 분리한 제2변형예의 레이아웃도.
도 15는 커맨드 및 어드레스 입력 패드들이 수직중앙에 배치되고 데이터 입출력 패드들이 좌측에지에 수직으로 배치된 반도체 메모리 칩(500)의 제5실시예의 레이아웃도.
도 16은 도 15의 제5실시예의 모든 셀 어레이들의 IOSA를 분리한 제1변형예의 레이아웃도.
도 17은 커맨드 및 어드레스 입력 패드들이 수평에지에 배치되고 데이터 입출력 패드들이 수직에지에 배치된 반도체 메모리 칩(600)의 제6실시예의 레이아웃도.
도 18은 도 17의 제6실시예의 고속 셀 어레이와 저속 셀 어레이의 IOSA를 분리한 제1변형예의 레이아웃도.
도 19는 도 17의 제6실시예의 모든 셀 어레이들의 IOSA를 분리한 제2변형예의 레이아웃도.
도 20은 수직연결부재(TSV ; Through Silicon Via)를 이용한 적층형 반도체 메모리 칩(700)의 제7실시예를 설명하기 위한 도면.
도 21은 도 20의 제7실시예의 각 메모리 레이어에 고속 셀 어레이와 저속 셀 어레이를 구성한 제1변형예를 설명하기 위한 도면.
도 22는 도 20의 제7실시예의 각 메모리 레이어에 고속 셀 어레이와 저속 셀 어레이를 구성한 제2변형예를 설명하기 위한 도면.
도 23은 본 발명에 따른 SFDRAM 디바이스(800)의 전부 또는 전체 구성을 도시한 블록도.
도 24는 본 발명의 반도체 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 컴퓨터 시스템의 블록도.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 비대칭 액세스 타임을 가진 반도체 메모리 장치의 고속 액세스 셀과 저속 액세스 셀을 설명하기 위한 개념도를 나타낸다.
도 1을 참조하면, 반도체 메모리 장치(100)는 입출력패드와 물리적으로 멀리 위치한 저속 액세스 셀 어레이(110)와 입출력패드와 물리적으로 가까이 위치한 고속 액세스 셀 어레이(120)를 포함한다. 저속 액세스 셀 어레이(110)의 셀과 입출력패드 사이의 거리는 Ls1(패드와 I/O센스증폭기 사이의 길이) + Ls2(비트라인 센스증폭기와 셀 사이의 길이)를 가진다. 고속 액세스 셀 어레이(120)의 셀과 입출력패드 사이의 거리는 Lf1(패드와 I/O센스증폭기 사이의 길이) + Lf2(비트라인 센스증폭기와 셀 사이의 길이)를 가진다. 따라서 Ls1 + Ls2 > Lf1 + Lf2 에 의해 접근 지연시간 차이가 존재한다.
본 발명에서는 의도적으로 하나의 칩 내에서 입출력 패드와의 물리적 거리에 따라 고속 셀 어레이와 저속 셀 어레이로 구분하여 두 가지 액세스 타임을 가지는 Slow-Fast DRAM(SFDRAM)을 구성한다.
본 발명의 Slow-Fast DRAM(SFDRAM)의 실시예들을 통하여 구체적으로 살펴보면 다음과 같다.
[실시예1] 수평 중앙 배치 입출력 패드
도 2는 입출력 패드들이 수평 중앙에 배치되고 IOSA를 공유하는 반도체 메모리 칩(100)의 제1실시예의 레이아웃도를 나타낸다.
도 2를 참조하면, 제1실시예의 칩(100)의 수평 중앙에 2행으로 입출력 패드들이 배치된다. 즉 입출력 패드들이 로우 디코더(RD)와 평행하게 배치되고 칼럼 디코더(CD)와는 수직하게 배치된다. 입출력 패드들 중 DQ 패드들은 칩(100)의 에지에 배치되고 중앙에 CMD 및 ADDR 패드들이 배치된다.
이와 같은 구조에서는 칩(100)의 에지에 배치된 셀 어레이들(CA01~CA04, CA11, CA14, CA21. CA24, CA31~CA34)이 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 먼 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 저속 액세스 셀 어레이(110)로 지정된다. 칩(100)의 중앙에 배치된 셀 어레이들(CA012, CA13, CA22, CA23)은 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 가까운 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 고속 액세스 셀 어레이(120)로 지정된다.
그러므로 칩(100)의 중앙(C)로부터 CA01의 IOSA까지의 거리 Ls1(도면에서 점선 화살표 표시)은 중앙(C)로부터 CA23의 IOSA 까지의 거리 Lf1[9]((도면에서 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA23의 셀 데이터가 CA01의 셀 데이터 보다 고속으로 액세스 된다.
그러나 CA23과 IOSA를 공유하는 CA24의 액세스 시간은 시간 차이가 없다.
도 3은 도 2의 제1실시예의 고속 셀 어레이와 저속 셀 어레이의 IOSA를 분리한 제1변형예의 레이아웃도를 나타낸다. 도 2와 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 3을 참조하면 제1변형예에서는 CA23과 CA24의 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 가진다.
그러므로 칩(100)의 중앙(C)로부터 CA24의 IOSA까지의 거리 Ls1(도 3의 점선 화살표 표시)은 중앙(C)로부터 CA23의 IOSA까지의 거리 Lf1(도 3의 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA23의 셀 데이터가 CA24의 셀 데이터 보다 고속으로 액세스 된다.
도 4는 도 2의 제1실시예의 모든 셀 어레이들의 IOSA를 분리한 제2변형예의 레이아웃도를 나타낸다. 도 3과 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 4를 참조하면 제2변형예는 상술한 제1변형예와 비교하여 저속 셀 어레이들, 예컨대 CA01과 CA02가 하나의 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 각각 가진다.
[실시예2] 수직 중앙 배치 입출력 패드
도 5는 입출력 패드들이 수직 중앙에 배치되고 IOSA를 공유하는 반도체 메모리 칩(200)의 제2실시예의 레이아웃도를 나타낸다.
도 5를 참조하면, 칩(200)의 수평 중앙에 2행으로 입출력 패드들이 배치된다. 즉 입출력 패드들이 칼럼 디코더(CD)와 평행하게 배치되고 로우 디코더(RD)와는 수직하게 배치된다. 입출력 패드들 중 DQ 패드들은 칩(200)의 에지에 배치되고 중앙에 CMD 및 ADDR 패드들이 배치된다.
이와 같은 구조에서는 칩(200)의 에지에 배치된 셀 어레이들(CA01~CA04, CA11, CA14, CA21. CA24, CA31~CA34)이 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 먼 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 저속 액세스 셀 어레이(210)로 지정된다. 칩(200)의 중앙에 배치된 셀 어레이들(CA012, CA13, CA22, CA23)은 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 가까운 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 고속 액세스 셀 어레이(220)로 지정된다.
그러므로 칩(200)의 중앙(C)로부터 CA01의 IOSA 까지의 거리 Ls1(도5의 점선 화살표 표시)은 중앙(C)로부터 CA23의 IOSA 까지의 거리 Lf1(도 5의 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA23의 셀 데이터가 CA01의 셀 데이터 보다 고속으로 액세스 된다.
도 6은 도 5의 제2실시예의 고속 셀 어레이와 저속 셀 어레이의 IOSA를 분리한 제1변형예의 레이아웃도를 나타낸다. 도 5와 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 6을 참조하면 제1변형예에서는 CA23과 CA24의 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 가진다.
그러므로 칩(200)의 중앙(C)로부터 CA24의 IOSA까지의 거리 Ls1(도6의 점선 화살표 표시)은 중앙(C)로부터 CA23의 IOSA 까지의 거리 Lf1(도 6의 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA23의 셀 데이터가 CA24의 셀 데이터 보다 고속으로 액세스 된다.
도 7은 도 5의 제2실시예의 모든 셀 어레이들의 IOSA를 분리한 제2변형예의 레이아웃도를 나타낸다. 도 5와 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 7을 참조하면 제2변형예는 상술한 제1변형예와 비교하여 저속 셀 어레이들, 예컨대 CA01과 CA02가 하나의 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 각각 가진다.
도 8은 도 5의 제2실시예의 입출력패드들 중 DQ 패드들을 중앙에 배치한 제3변형예의 레이아웃도를 나타낸다. 도 5와 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 8을 참조하면, 도 5의 입출력패드들 중 DQ 패드들이 에지에 배치된 것과 달리 제3변형예의 DQ 패드들은 중앙에 배치되어 중앙의 고속 셀 어레이들(220)과 거리를 더욱 줄일 수 있다.
[실시예3] 십자형 배치 입출력 패드
도 9는 커맨드 및 어드레스 입력 패드들이 수평 중앙에 배치되고 데이터 입출력 패드들이 수직 중앙에 배치된 반도체 메모리 칩(300)의 제3실시예의 레이아웃도를 나타낸다.
도 9를 참조하면, 제3실시예의 칩(300)의 수평 중앙에 1행으로 커맨드 및 어드레스 입력 패드들(CMD/ADDR)이 배치되고 수직 중앙에 2열로 데이터 입출력 패드들(DQ)이 배치된다. 즉 커맨드 및 어드레스 입력 패드들(CMD/ADDR)은 로우 디코더(RD)와 평행하게 배치되고 데이터 입출력 패드들(DQ)은 칼럼 디코더(CD)와는 평행하게 배치된다.
이와 같은 구조에서는 칩(300)의 에지에 배치된 셀 어레이들(CA01~CA04, CA11, CA14, CA21. CA24, CA31~CA34)이 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 먼 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 저속 액세스 셀 어레이(310)로 지정된다. 칩(300)의 중앙에 배치된 셀 어레이들(CA012, CA13, CA22, CA23)은 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 가까운 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 고속 액세스 셀 어레이(320)로 지정된다.
그러므로 칩(300)의 중앙(C)로부터 CA01의 IOSA까지의 거리 Ls1(도면에서 점선 화살표 표시)은 중앙(C)로부터 CA23의 IOSA까지의 거리 Lf1(도면에서 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA23의 셀 데이터가 CA01의 셀 데이터 보다 고속으로 액세스 된다.
도 10은 도 9의 제1실시예의 고속 셀 어레이와 저속 셀 어레이의 IOSA를 분리한 제1변형예의 레이아웃도를 나타낸다. 도 10과 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 10을 참조하면 제1변형예에서는 고속 셀 어레이인 CA23과 저속 셀어레이인 CA24의 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 가진다.
그러므로 칩(300)의 중앙(C)로부터 CA24의 IOSA 까지의 거리 Ls1(도 10의 점선 화살표 표시)은 중앙(C)로부터 CA23의 IOSA 까지의 거리 Lf1(도 10의 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA23의 셀 데이터가 CA24의 셀 데이터 보다 고속으로 액세스 된다.
도 11은 도 9의 제3실시예의 모든 셀 어레이들의 IOSA를 분리한 제2변형예의 레이아웃도를 나타낸다. 도 9와 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 11을 참조하면 제2변형예는 상술한 제1변형예와 비교하여 저속 셀 어레이들, 예컨대 CA01과 CA02가 하나의 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 각각 가진다.
[실시예4] 가장자리 11자형 배치 입출력패드
도 12는 커맨드 및 어드레스 입력 패드들이 우측 에지에 수직으로 배치되고 데이터 입출력 패드들이 좌측에지에 수직으로 배치된 반도체 메모리 칩(400)의 제4실시예의 레이아웃도를 나타낸다.
도 12를 참조하면, 제4실시예의 칩(400)의 좌측 에지에 수직으로 1열의 데이터 입출력 패드들(DQ)이 배치되고, 우측 에지에 수직으로 1열의 커맨드 및 어드레스 입력 패드들(CMD/ADDR)이 배치된다. 즉 입출력패드들은 로우 디코더(RD)에 수직으로 배치되고 칼럼 디코더(CD)와는 평행하게 배치된다.
이와 같은 구조에서는 칩(100)의 좌측에지 근처 중앙에 배치된 셀 어레이들(CA11, CA12, CA21, CA22)이 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 근접 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 고속 액세스 셀 어레이(420)로 지정된다. 칩(100)의 나머지 셀 어레이들(CA001~CA04, CA13, CA14, CA23, CA24, CA31~CA34)은 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 먼 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 저속 액세스 셀 어레이(410)로 지정된다.
그러므로 칩(100)의 좌측 에지로부터 CA03의 IOSA까지의 거리 Ls1(도면에서 점선 화살표 표시)은 좌측 에지로부터 CA21의 IOSA까지의 거리 Lf1(도면에서 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA21의 셀 데이터가 CA03의 셀 데이터 보다 고속으로 액세스 된다.
도 13은 도 12의 제4실시예의 고속 셀 어레이와 저속 셀 어레이의 IOSA를 분리한 제1변형예의 레이아웃도를 나타낸다. 도 12와 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 13을 참조하면 제1변형예에서는 고속 셀 어레이(420)들을 좌측에지에 배열된 CA01, CA11, CA21, CA31로 구성하고 저속 셀 어레이(410)들의 CA02, CA12, CA22, CA32들과 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 가진다.
그러므로 칩(400)의 좌측에지로부터 CA03의 IOSA까지의 거리 Ls1(도 13의 점선 화살표 표시)은 좌측에지로부터 CA21의 IOSA까지의 거리 Lf1(도 13의 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA21의 셀 데이터가 CA03의 셀 데이터 보다 고속으로 액세스 된다.
도 14는 도 12의 제4실시예의 모든 셀 어레이들의 IOSA를 분리한 제2변형예의 레이아웃도를 나타낸다. 도 12와 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 14를 참조하면 제2변형예는 상술한 제1변형예와 비교하여 저속 셀 어레이들, 예컨대 CA03과 CA04가 하나의 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 각각 가진다.
[실시예5] 가장자리 배치 데이터 출력패드/수직중앙 배치 입력패드
도 15는 커맨드 및 어드레스 입력 패드들이 수직중앙에 배치되고 데이터 입출력 패드들이 좌측에지에 수직으로 배치된 반도체 메모리 칩(500)의 제5실시예의 레이아웃도를 나타낸다.
도 15를 참조하면, 제5실시예의 칩(500)의 좌측 에지에 수직으로 1열의 데이터 입출력 패드들(DQ)이 배치되고, 수직 중앙에 수직으로 1열의 커맨드 및 어드레스 입력 패드들(CMD/ADDR)이 배치된다. 즉 입출력패드들은 로우 디코더(RD)에 수직으로 배치되고 칼럼 디코더(CD)와는 평행하게 배치된다.
이와 같은 구조에서는 칩(500)의 좌측에지 근처에 배치된 셀 어레이들(CA01, CA11, CA21, CA31)이 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 근접 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 고속 액세스 셀 어레이(520)로 지정된다. 칩(500)의 나머지 셀 어레이들(CA02~CA04, CA12~CA14, CA22~CA24, CA32~CA34)은 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 먼 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 저속 액세스 셀 어레이(510)로 지정된다. 그러므로 커맨드 및 어드레스 입력 패드들(CMD/ADDR)들은 엄밀하게 말하면 수직 중앙이 아니라 고속 셀 어레이(520)과 저속 셀 어레이(510)을 분리하는 수직 분리선 상에 배치된다. 고속 셀 어레이(520)들 CA01, CA11, CA21, CA31은 저속 셀 어레이(410)들의 CA02, CA12, CA22, CA32들과 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 가진다.
그러므로 칩(500)의 좌측 에지로부터 CA03의 IOSA까지의 거리 Ls1(도면에서 점선 화살표 표시)은 좌측 에지로부터 CA21의 IOSA까지의 거리 Lf1(도면에서 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA21의 셀 데이터가 CA03의 셀 데이터 보다 고속으로 액세스 된다.
도 16은 도 15의 제5실시예의 모든 셀 어레이들의 IOSA를 분리한 제1변형예의 레이아웃도를 나타낸다. 도 15와 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 16을 참조하면 제1변형예는 상술한 제5실시예와 비교하여 저속 셀 어레이들, 예컨대 CA03과 CA04가 하나의 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 각각 가진다.
[실시예6] 가장자리 L자형 배치
도 17은 커맨드 및 어드레스 입력 패드들이 수평에지에 배치되고 데이터 입출력 패드들이 수직에지에 배치된 반도체 메모리 칩(600)의 제6실시예의 레이아웃도를 나타낸다.
도 17을 참조하면, 제6실시예의 칩(600)의 좌측 에지에 수직으로 1열의 데이터 입출력 패드들(DQ)이 배치되고, 상측 수평에지에 수평으로 1행의 커맨드 및 어드레스 입력 패드들(CMD/ADDR)이 배치된다. 즉 입출력패드들은 칼럼 디코더(CD)와는 평행하게 배치되고, 커맨드 및 어드레스 입력 패드들(CMD/ADDR)은 로우 디코더(RD)에 평행하게 배치된다.
이와 같은 구조에서는 칩(600)의 좌측에지 근처에 배치된 셀 어레이들(CA01, CA02, CA11, CA12)이 DQ 출력경로를 따라 상대적으로 DQ 패드들로부터 근접 거리에 위치하고 커맨드 및 어드레스 입력 패드들(CMD/ADDR)로부터도 근접거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 고속 액세스 셀 어레이(620)로 지정된다. 칩(600)의 나머지 셀 어레이들(CA03, CA04, CA13, CA14, CA21~CA24, CA31~CA34)은 DQ 출력경로를 따라 상대적으로 DQ 패드들과 커맨드 및 어드레스 입력 패드들(CMD/ADDR)로부터 먼 거리에 위치하게 된다. 그러므로 이들 셀 어레이들은 저속 액세스 셀 어레이(610)로 지정된다. 고속 셀 어레이(620)들 CA01, CA11, CA21, CA31은 저속 셀 어레이(410)들의 CA02, CA12, CA22, CA32들과 IOSA를 공유하지 않고 고속 셀 어레이(620)들끼리 IOSA를 공유한다. 저속 액세스 셀 어레이(610)들은 저속 셀 어레이들끼리 IOSA를 공유한다.
그러므로 칩(600)의 좌측 에지로부터 CA03의 IOSA까지의 거리 Ls1(도면에서 점선 화살표 표시)은 좌측 에지로부터 CA11의 IOSA까지의 거리 Lf1(도면에서 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA11의 셀 데이터가 CA03의 셀 데이터 보다 고속으로 액세스 된다.
도 18은 도 17의 제6실시예의 고속 셀 어레이와 저속 셀 어레이의 IOSA를 분리한 제1변형예의 레이아웃도를 나타낸다. 도 17과 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 18을 참조하면 제1변형예에서는 고속 셀 어레이(620)들을 좌측에지에 배열된 CA01, CA11, CA21, CA31로 구성하고 저속 셀 어레이(610)들의 CA02, CA12, CA22, CA32들과 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 가진다.
그러므로 칩(600)의 좌측에지로부터 CA03의 IOSA까지의 거리 Ls1(도 18의 점선 화살표 표시)은 좌측에지로부터 CA21의 IOSA까지의 거리 Lf1(도 18의 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 CA21의 셀 데이터가 CA03의 셀 데이터 보다 고속으로 액세스 된다.
도 19는 도 17의 제6실시예의 모든 셀 어레이들의 IOSA를 분리한 제2변형예의 레이아웃도를 나타낸다. 도 17과 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 19를 참조하면 제2변형예는 제1변형예와 비교하여 저속 셀 어레이들, 예컨대 CA03과 CA04가 하나의 IOSA를 공유하지 않고 각각 분리된 각자의 IOSA를 각각 가진다.
[실시예7] 3차원 배치
도 20은 수직연결부재(TSV ; Through Silicon Via)를 이용한 적층형 반도체 메모리 칩(700)의 제7실시예를 설명하기 위한 도면이다.
도 20의 적층형 반도체 메모리 장치(700)는 로직 레이어(710)와 로직 레이어(710) 상에 적층된 적어도 하나 이상의 메모리 레이어(720, 722)를 TSV(730)로 연결한 구조를 가진다.
로직 레이어(710)에 가까운 메모리 레이어(720)에 배치된 셀 어레이들(720a)은 TSV(730)를 통해 상대적으로 DQ 패드들까지 짧은 데이터 경로를 가진다. 로직 레이어(710)에 먼 메모리 레이어(722)에 배치된 셀 어레이들(722a)은 TSV(730)를 통해 상대적으로 DQ 패드들까지 긴 데이터 경로를 가진다. 따라서 메모리 레이어(720)의 셀 어레이들(720a)은 고속 셀 어레이로 지정되고, 메모리 레이어(722)의 셀 어레이들(722a)은 고속 셀 어레이로 지정된다.
그러므로 적층 칩(700)의 로직 레이어(710)로부터 메모리 레이어(722)의 셀 어레이(722a)까지의 거리 Ls1(도면에서 점선 화살표 표시)은 [좌]로직 레이어(710)로부터 메모리 레이어(720)의 셀 어레이(720a)까지의 거리 Lf1(도면에서 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 셀 어레이(720a)의 셀 데이터가 셀 어레이(722a)의 셀 데이터 보다 고속으로 액세스 된다.
도 21은 도 20의 제7실시예의 각 메모리 레이어에 고속 셀 어레이와 저속 셀 어레이를 구성한 제1변형예의 레이아웃도를 나타낸다. 도 20과 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 21을 참조하면 제1변형예에서는 메모리 레이어(720)의 TSV(730) 근처의 셀 어레이들(720a)은 고속 셀 어레이로 지정하고 TSV에서 멀리 떨어진 셀 어레이들(720b)은 저속 셀 어레이로 지정한다. 마찬가지로 메모리 레이어(722)의 TSV(730) 근처의 셀 어레이들(722a)은 고속 셀 어레이로 지정하고 TSV(730)에서 멀리 떨어진 셀 어레이들(722b)은 저속 셀 어레이로 지정한다.
그러므로 칩(700)의 TSV(730)로부터 셀 어레이(722b)까지의 거리 Ls1(도 21의 점선 화살표 표시)은 TSV(730)로부터 셀 어레이(722a)까지의 거리 Lf1(도 21의 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 셀 어레이(722a)의 셀 데이터가 셀 어레이(722b)의 셀 데이터 보다 고속으로 액세스 된다.
도 22는 도 20의 제7실시예의 각 메모리 레이어에 고속 셀 어레이와 저속 셀 어레이를 구성한 제2변형예를 설명하기 위한 도면을 나타낸다. 도 20과 동일한 부분은 동일 부호로 처리하고 구체적인 설명은 생략한다.
도 22를 참조하면 제2변형예에서는 로직 레이어(710)에 메모리 컨트롤러(712)를 구비한다. 메모리 레이어(720)의 로직 레이어(710)에 메모리 컨트롤러(712)와 연결된 TSV(730) 근처의 셀 어레이들(720a)은 고속 셀 어레이로 지정하고 로직 레이어(710)에 메모리 컨트롤러(712)와 연결된 TSV(730)에서 멀리 떨어진 셀 어레이들(720b)은 저속 셀 어레이로 지정한다. 마찬가지로 메모리 레이어(722)의 TSV(730) 근처의 셀 어레이들(722a)은 고속 셀 어레이로 지정하고 TSV(730)에서 멀리 떨어진 셀 어레이들(722b)은 저속 셀 어레이로 지정한다.
그러므로 칩(700)의 메모리 컨트롤러(712)로부터 셀 어레이(722b)까지의 거리 Ls1(도 22의 점선 화살표 표시)은 메모리 컨트롤러(712)로부터 셀 어레이(722a)까지의 거리 Lf1(도 21의 실선 화살표 표시) 보다 길다. 그러므로 거리 차이에 의한 접근지연시간의 차이가 존재하므로 셀 어레이(722a)의 셀 데이터가 셀 어레이(722b)의 셀 데이터 보다 고속으로 액세스 된다.
본 실시예에서 설명되는 반도체 메모리 장치들은 도 2 내지 도 22에서 설명된 고속 액세스 셀 어레이들과 저속 액세스 셀 어레이들을 포함한다.
도 23은 본 발명에 따른 SFDRAM 디바이스(800)의 전부 또는 전체 구성을 도시한다.
도 23의 DRAM 디바이스는 8 개의 메모리 뱅크 구성의 Slow-Fast DRAM 이다.
도 23을 참조하면, 셀 어레이(802)는 고속 액세스 셀 어레이와 저속 액세스 셀 어레이를 포함한다. 로우(row) 디코더(808)가 로우 어드레스를 디코딩하여 선택된 워드라인을 구동한다. 센스 증폭기(804)는 메모리 셀 어레이(802)의 비트라인 상에서 판독된 데이터를 증폭시킨다. 리프레시 동안, 센스 증폭기(804)는 리프레시 어드레스에 의해 선택된 워드라인의 셀에 접속하는 비트라인 상에서 판독된 셀 데이터를 증폭시키고 그 셀 데이터를 다시 셀에 기입한다. 칼럼(column) 디코더(806)는 칼럼 어드레스를 디코딩하여 선택된 Y-스위치를 턴 온 으로 하며, 이로써 선택된 비트 라인을 IO 라인에 접속한다. 커맨드 디코더(818)는 소정의 어드레스 신호 및 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS) 및 기입 가능 신호(/WE)를 수신하여 커맨드를 디코딩한다. 칼럼 어드레스 버퍼 및 버스트 카운터(814)는 커맨드 디코더(818)로부터 제어신호를 수신하는 제어로직(820)에 의한 제어 하에, 입력 칼럼 어드레스로부터 시작하여, 개수가 버스트 길이에 대응하는 어드레스들을 생성하며, 그렇게 생성된 어드레스들을 칼럼 디코더(806)에 전달한다. 모드 레지스터(810)는 어드레스 신호 및 뱅크 선택 신호들(BA0, BA1 및 BA2)을 수신하여 제어신호를 제어 로직(820)에 출력한다. 뱅크 선택 신호들은 8 개의 뱅크들 중 하나의 뱅크를 선택하는데 이용된다.
로우 어드레스 버퍼 및 리프레시 카운터(812)의 로우 어드레스 버퍼는 입력 로우 어드레스를 수신하여 그것을 로우 디코더(808)에 출력한다. 로우 어드레스 버퍼 및 리프레시 카운터(812)의 리프레시 카운터는 리프레시 커맨드를 수신하여 카운트-업 동작을 수행하며, 이로써 카운트 출력을 리프레시 어드레스로서 전달한다.
로우 어드레스 버퍼로부터의 로우 어드레스 및 리프레시 카운터로부터의 리프레시 어드레스는 멀티플렉서로 공급된다. 리프레시 동안, 리프레시 어드레스가 선택되고, 그렇지 않은 경우, 로우 어드레스버퍼로부터의 로우 어드레스가 선택된다. 그렇게 선택된 어드레스는 로우 디코더(808)로 공급된다.
클록 생성기(826)는 DRAM 디바이스로 공급된 상보적인 외부 클록들(CK 및 /CK)을 수신하고, 클록 가능 신호(CKE)가 HIGH 인 경우에 내부 클록을 생성한다. 클록 가능 신호(CKE)가 LOW 일 때, 클록 생성기(826)로부터의 내부 클록의 공급이 중단된다.
데이터 제어 회로(816)는 기입 데이터 및 판독 데이터를 입/출력한다. 래치 회로(822)는 기입 데이터 및 판독 데이터를 래치한다. 입/출력 버퍼(824)는 데이터 단자(DQ)에서의 데이터를 입/출력한다.
고속 액세스 DLL(830)과 저속 액세스 DLL(832)은 외부 클록들(CK, /CK)에 대하여 지연-동기화된 신호를 생성하여 그렇게 생성된 고속 클록(fast CK)과 저속 클록(slow CK)을 각각 입/출력 버퍼(824)에 전달한다. 고속 액세스 DLL(830)은 고속 액세스 셀 어레이들의 데이터 경로(Lf1)에 대응하는 지연특성을 모델링하여 외부 클록과 동기된 고속 클록(fast CK)을 생성한다. 저속 액세스 DLL(832)은 저속 액세스 셀 어레이들의 데이터 경로(Ls1)에 대응하는 지연특성을 모델링하여 외부 클록과 동기된 저속 클록(slow CK)을 생성한다. 고속 및 저속 액세스 모드 판별부(828)는 어드레스(ADDR)를 입력하여 미리 지정된 고속 및 저속 셀 어레이에 대응하는 어드레스인지를 판별한다. 고속 셀 어레이에 대응하는 어드레스이면 고속 액세스 DLL(830)를 활성화시키는 제어신호를 출력하고, 저속 셀 어레이에 대응하는 어드레스이면 저속 액세스 DLL(832)를 활성화시키는 제어신호를 출력한다.
메모리 셀 어레이(802)로부터의 판독 데이터는 래치 회로(822)로부터 입/출력 버퍼(824)로 전달된다. 입/출력 버퍼(824)는 고속 액세스 DLL(830)또는 저속 액세스 DLL(832)에 의해 외부 클록(CK)과 동기화된 클록 신호의 상승 및 하강 에지들을 이용하여, 데이터 단자(DQ) 로부터의 판독 데이터를 더블 데이터 레이트로 출력한다.
DM은 기입 데이터에 대한 데이터 마스크 신호이며, 이는 기입 동안 데이터 마스크 신호가 HIGH 일 때 기입된다. DQS 및 /DQS 는 데이터 기입 및 데이터 판독의 타이밍들을 규정하는 차동 데이터 스트로브 신호들이다. 그들은 I/O 신호들, 즉 기입 동안에는 입력 신호이고 판독 동안에는 출력 신호이다. TDQS 및 /TDQS 는 X8 데이터 구성의 X4 데이터 구성과의 호환성을 제공하는 차동 신호들이다. ODT (On-DieTermination)는 DQ, DQS, /DQS, TDQS 및 /TDQS 의 종단 저항을 턴 온 또는 턴 오프 하는 제어 신호이다.
도 23은 SFDRAM 디바이스의 통상적인 예를 개략적으로 도시하는데, 이는 여러 다른 유형들 및 구성들의 디바이스들에 적용가능하고 이용 가능한 본 발명의 범위를 제한하도록 의도되지 않는다.
도 24는 본 발명의 반도체 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다. 도 24를 참조하면, 전자 시스템(900)은 입력 장치(910), 출력 장치(920), 프로세서 장치(930) 및 반도체 메모리 장치(800)를 포함한다. 프로세서 장치(930)는 각각 해당하는 인터페이스를 통해서 입력 장치(910), 출력 장치(920) 그리고 반도체 장치(800)를 제어할 수 있다. 프로세서 장치(930)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입력 장치(910)와 출력 장치(920)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택되는 적어도 하나를 포함할 수 있다.
반도체 메모리 장치(800)는 의도적으로 하나의 칩 내에서 입출력 패드와의 물리적 거리에 따라 고속 셀 어레이와 저속 셀 어레이로 구분하여 두 가지 액세스 타임을 가지는 Slow-Fast DRAM(SFDRAM)로 구성한다. 반도체 메모리 장치(800)는 입출력패드와 물리적으로 멀리 위치한 저속 액세스 셀 어레이와 입출력패드와 물리적으로 가까이 위치한 고속 액세스 셀 어레이를 포함한다. 저속 액세스 셀 어레이의 셀과 입출력패드 사이의 거리는 Ls1(패드와 I/O센스증폭기 사이의 길이) + Ls2(비트라인 센스증폭기와 셀 사이의 길이)를 가진다. 고속 액세스 셀 어레이의 셀과 입출력패드 사이의 거리는 Lf1(패드와 I/O센스증폭기 사이의 길이) + Lf2(비트라인 센스증폭기와 셀 사이의 길이)를 가진다. 따라서 Ls1 + Ls2 > Lf1 + Lf2 에 의해 접근 지연시간 차이가 존재한다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 컴퓨터 시스템을 보여준다. 도 9를 참조하면, 컴퓨터 시스템(950)은 시스템 버스(952)에 전기적으로 연결되는 중앙 처리 장치(954), 사용자 인터페이스(956), 메모리(800) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(958)을 포함할 수 있다. 사용자 인터페이스(956)는 통신 네트워크로 데이터를 전송하거나 통신네트워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(956)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(956) 또는 모뎀(958)을 통해 제공되거나 중앙 처리 장치(954)에 의해서 처리된 데이터는 메모리(800)에 저장될 수 있다.
메모리(800)는 의도적으로 하나의 칩 내에서 입출력 패드와의 물리적 거리에 따라 고속 셀 어레이와 저속 셀 어레이로 구분하여 두 가지 액세스 타임을 가지는 Slow-Fast DRAM(SFDRAM)로 구성한다. 반도체 메모리 장치(800)는 입출력패드와 물리적으로 멀리 위치한 저속 액세스 셀 어레이와 입출력패드와 물리적으로 가까이 위치한 고속 액세스 셀 어레이를 포함한다. 저속 액세스 셀 어레이의 셀과 입출력패드 사이의 거리는 Ls1(패드와 I/O센스증폭기 사이의 길이) + Ls2(비트라인 센스증폭기와 셀 사이의 길이)를 가진다. 고속 액세스 셀 어레이의 셀과 입출력패드 사이의 거리는 Lf1(패드와 I/O센스증폭기 사이의 길이) + Lf2(비트라인 센스증폭기와 셀 사이의 길이)를 가진다. 따라서 Ls1 + Ls2 > Lf1 + Lf2 에 의해 접근 지연시간 차이가 존재한다.
본 발명에 따른 컴퓨터 시스템(950)이 모바일 장치인 경우, 컴퓨터 시스템(950)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(950)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.
본 발명에 따른 컴퓨터 시스템(950)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(950)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템, NFC(Near Field Communication) 통신 장치 또는 WiFi 통신 모듈에서 사용될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
본 발명은 입출력패드 근처의 메모리 셀들은 고속으로 액세스하고 입출력패드로부터 멀리 떨어진 메모리 셀들은 저속으로 액세스함으로서 하나의 메모리 장치에서 서로 다른 접근시간을 가진 메모리 셀 어레이 영역들을 한 칩에 구성함으로서 메모리 시스템의 다기능화, 이를 이용한 컴퓨터 시스템의 다양한 응용 조합을 가능하게 한다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 반도체 기판에 배치된 복수의 입출력패드들과 복수의 메모리 셀 어레이를 가진 반도체 메모리 장치에 있어서,
    상기 입출력패드들과 상기 메모리 셀 어레이 사이의 데이터 경로 길이에 비례하여 상기 복수의 메모리 셀 어레이의 액세스 타임이 서로 다른 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 메모리 셀 어레이는
    상기 입출력패드들의 배치영역에 인접한 영역에 배치되어 제1 데이터 경로 길이를 가지며 제1액세스 타임으로 동작하는 제1메모리 셀 어레이; 및
    상기 입출력패드들의 배치영역으로부터 떨어진 영역에 배치되어 상기 제1데이터 경로보다 긴 제2 데이터 경로 길이를 가지며 상기 제1액세스 타임 보다 긴 제2액세스 타임으로 동작하는 제2메모리 셀 어레이를 구비한 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 입출력패드들은
    상기 반도체 기판의 수평 중앙라인 또는 수직 중앙라인 중 어느 하나를 따라 배치된 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 입출력패드들 중 출력패드들은 중앙에 배치되고 입력패드들은 상기 출력패드들의 좌우측에 배치된 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 입출력패드들 중 출력패드들은 상기 수직 중앙라인의 중앙에 배치되고 입력패드들은 상기 수평 중앙라인을 따라 배치된 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 입출력패드들 중 출력패드들은 양측 수직 에지라인 중 어느 하나의 에지라인을 따라 배치되고 입력패드들은 다른 하나의 에지라인을 따라 배치된 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치.
  7. 제3항에 있어서, 상기 입출력패드들 중 출력패드들은 양측 수직 에지라인 중 어느 하나의 에지라인을 따라 배치되고 입력패드들은 수직 중앙라인을 따라 배치된 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치.
  8. 제3항에 있어서, 인접한 상기 제1메모리 셀 어레이와 제2메모리 셀 어레이 각각은 각각 독립된 입출력 센스앰프회로를 가진 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치.
  9. 로직 레이어; 상기 로직 레이어 상에 적층된 적어도 하나 이상의 메모리 레이어; 및 상기 적층된 레이어들을 전기적으로 연결하기 위한 적어도 하나 이상의 수직연결부재를 구비한 적층형 반도체 메모리 장치에 있어서,
    상기 적어도 하나 이상의 메모리 레이어들 중 로직 레이어와 인접한 메모리 레이어와 로직 레이어 사이와, 나머지 다른 메모리 레이어들과 로직 레이어 사이의 상기 수직연결부재를 통한 데이터 경로 길이에 비례하여 상기 적어도 하나 이상의 메모리 레이어들의 액세스 타임이 서로 다른 것을 특징으로 하는 비대칭 액세스 타임을 가진 적층형 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 적어도 하나 이상의 메모리 레이어들 각각은
    반도체 기판에 배치되고 상기 수직연결부재와 전기적으로 결합된 복수의 입출력패드들과 복수의 메모리 셀 어레이를 가지며,
    상기 수직연결부재와 상기 메모리 셀 어레이 사이의 데이터 경로 길이에 비례하여 상기 복수의 메모리 셀 어레이의 액세스 타임이 서로 다른 것을 특징으로 하는 비대칭 액세스 타임을 가진 적층형 반도체 메모리 장치.
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