KR100518597B1 - 입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형반도체 메모리 장치 및 이에 대한 데이터 입출력 방법 - Google Patents

입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형반도체 메모리 장치 및 이에 대한 데이터 입출력 방법 Download PDF

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Abstract

입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형 반도체 메모리 장치 및 이에 대한 데이터 입출력 방법이 개시된다. 본 발명에 의한 반도체 메모리 장치는, 동기식 반도체 메모리 장치에 있어서, 메모리 셀 코어, 데이터 입출력 회로부, 파이프라인 회로부, 및 복수의 선택부들을 구비하는 것을 특징으로 한다. 메모리 셀 코어는 복수의 메모리 셀들을 포함한다. 데이터 입출력 회로부는 입출력 제어신호들에 응답하여 입출력 데이터 폭이 설정되고, 복수의 입출력 패드들 중 일부 또는 전체를 통하여 데이터 신호들을 입출력한다. 파이프라인 회로부는 입출력 라인들을 통하여 데이터 입출력 회로부와 연결되고, 파이프라인 인에이블 신호들에 응답하여 선택되는 입출력 패스를 통하여 메모리 셀 코어와 데이터 입출력 회로부 사이에서 소정의 클럭 신호들에 동기하여 데이터 신호들을 상호 전달한다. 복수의 선택부들은 외부의 공통 데이터 라인들을 통하여 입출력 라인들에 연결되고, 선택 제어신호들에 응답하여 입출력 라인들 중 일부를 데이터 입출력 회로부에 연결한다. 본 발명에 의한 반도체 메모리 장치 및 이에 대한 데이터 입출력 방법은 필요에 따라 입출력 데이터 폭을 선택적으로 변경시키고, 설정된 입출력 데이터 폭에 기초하여 파이프라인 회로들을 선택적으로 동작시킬 수 있는 장점이 있다.

Description

입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형 반도체 메모리 장치 및 이에 대한 데이터 입출력 방법{Semiconductor memory device for consuming low power capable of changing input output data width selectively and data input/output method of the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 동기식 반도체 메모리 장치에 관한 것이다.
일반적으로, 동기식 디램(Synchronous DRAM)과 같이 클럭 신호에 동기하여 데이터를 독출하거나 또는 기입하는 메모리 장치에서는 버스트(Burst) 독출 또는 버스트 기입 방식이 사용된다. 여기에서, 버스트 독출 방식은 인에이블된 하나의 어드레스에 대해서 버스트 수만큼의 데이터가 연속적인 클럭 신호에 응답하여 출력되는 고속의 데이터 독출 방식이다. 즉, 버스트 독출 방식에서는 클럭 신호에 응답하여 한 칼럼에 대한 칼럼 선택 신호가 인에이블되어 데이터가 읽혀지면, 다음 클럭 신호에 응답하여 상기 칼럼 선택 신호를 디세이블한 후 다음 칼럼 선택 신호를 인에이블시키는 방식으로 데이터를 독출하게 된다.
이렇게 버스트 독출 및 기입 방식을 사용하는 메모리 장치는 일반적으로 파이프라인 회로를 구비한다. 상기 파이프라인 회로는 독출 동작시 다수의 메모리 셀들로부터 독출된 데이터들을 저장하고, 소정의 클럭 신호에 동기하여 출력 드라이버를 통하여 동시에 외부로 출력한다. 또, 상기 파이프라인 회로는 기입 동작시 입력 리시버를 통하여 외부로부터 수신되는 다수의 기입 데이터들을 저장하고 상기 클럭 신호에 동기하여 상기 메모리 셀들에 전달한다.
상기와 같이, 파이프라인 회로를 구비하는 반도체 메모리 장치는 한 번에 복수개의 메모리 셀들의 기입 및 독출 동작이 가능하다. 이러한 파이프라인 회로를 구비하는 반도체 메모리 장치의 일례가 미국 특허 제5,923,615호에 기재되어 있다.
한편, 최근에는 디램(DRAM)의 데이터 입출력 속도가 점차 증가함에 따라 포인트 대 포인트 버스(point-to-point bus) 구조를 가지는 메모리 시스템이 증가하고 있다. 이러한 포인트 대 포인트 버스 구조를 가지는 시스템에는 많은 수의 장치들이 연결되기 힘들다. 예를 들어, 64비트의 버스 폭을 갖는 시스템을 고려하면, 상기 시스템에 4개의 X16의 입출력 데이터 폭을 가지는 메모리 장치들이 병렬로 연결되면 64비트 구조를 만족하기 때문에 추가의 장치들이 연결될 수 없다.
종래의 반도체 메모리 장치는 입출력 데이터 폭이 고정되어 있다. 즉, 반도체 메모리 장치들이 고정된 하나의 특정 입출력 데이터 폭을 갖는다. 여기에서, 예를 들어 X16의 입출력 데이터 폭을 갖는 메모리 장치는 16개의 파이프라인 회로들과 이들에 각각 연결되는 16개의 출력 드라이버들 및 입력 리시버들을 구비한다. 도 1에는 X16의 입출력 데이터 폭을 갖는 반도체 메모리 장치가 도시된다.
도 1을 참고하면, 반도체 메모리 장치(10)는 메모리 셀 코어(11), 파이프라인 회로(12), 입출력 회로(13), 및 제어부(14)를 포함한다. 상기 반도체 메모리 장치(10)는 16개의 패드들(P1∼P16)을 통하여 16개의 독출 및 기입 데이터들을 동시에 출력하거나 수신한다.
그러나, 종래의 반도체 메모리 장치는 그 입출력 데이터 폭이 고정되어 있기 때문에, 포인트 대 포인트 버스 구조와 같이 많은 수의 장치들이 연결되기 어려운 시스템에서 사용될 때 상술한 것과 같은 제약이 따른다.
이러한 단점이 보완된 종래의 반도체 메모리 장치의 일례로서, 입출력 데이터 폭을 변경 설정하기 위한 퓨즈 회로를 구비한 반도체 메모리 장치가 제안되었다. 상기 퓨즈 회로는 파이프라인 회로와 제어신호용 라인 사이에 연결된다. 여기에서, 파이프라인 회로는 상기 제어신호에 응답하여 인에이블된다. 상기 퓨즈 회로가 절단될 때 상기 제어신호를 수신할 수 없으므로 해당 파이프라인 회로는 더 이상 동작할 수 없게 된다. 상기와 같이, 퓨즈 회로를 구비한 종래의 반도체 메모리 장치는 상기 퓨즈 회로를 절단함으로써 입출력 데이터 폭을 한 번만 변경할 수 있다.
예를 들어, X16의 최대 입출력 데이터 폭을 갖는 반도체 메모리 장치는 16개의 파이프라인 회로들과 이들에 각각 연결되는 16개의 출력 드라이버들 및 입력 리시버들을 구비한다. 상기 반도체 메모리 장치의 입출력 데이터 폭이 X8로 변경될 때, 16개의 상기 파이프라인 회로들 중 8개의 파이프라인 회로들에 연결된 퓨즈 회로들이 절단된다. 그 결과, 절단되지 않은 나머지 퓨즈 회로들에 연결된 8개의 파이프라인 회로들만이 고정적으로 동작한다.
그러나, 이러한 종래의 반도체 메모리 장치는 특정 파이프라인 회로들과 이들에 대응하는 입출력 회로들만이 고정적으로 동작하므로 데이터 입출력 속도를 증가시키는데 한계가 있다.
본 발명이 이루고자하는 기술적 과제는, 필요에 따라 입출력 데이터 폭을 선택적으로 변경시키고, 설정된 입출력 데이터 폭에 기초하여 파이프라인 회로들을 선택적으로 동작시키는 저전력 소모형 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 설정된 입출력 데이터 폭에 기초하여 입출력 회로들을 선택적으로 동작시키는 저전력 소모형 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 필요에 따라 입출력 데이터 폭을 선택적으로 변경시키고, 설정된 입출력 데이터 폭에 기초하여 파이프라인 회로들을 선택적으로 동작시키는 반도체 메모리 장치의 데이터 입출력 방법을 제공하는데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 설정된 입출력 데이터 폭에 기초하여 입출력 회로들을 선택적으로 동작시키는 반도체 메모리 장치의 데이터 입출력 방법을 제공하는데 있다.
상기 기술적 과제와 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 동기식 반도체 메모리 장치에 있어서, 메모리 셀 코어, 데이터 입출력 회로부, 파이프라인 회로부, 및 복수의 선택부들을 구비하는 것을 특징으로 한다. 메모리 셀 코어는 복수의 메모리 셀들을 포함한다. 데이터 입출력 회로부는 입출력 제어신호들에 응답하여 입출력 데이터 폭이 설정되고, 복수의 입출력 패드들 중 일부 또는 전체를 통하여 데이터 신호들을 입출력한다. 파이프라인 회로부는 입출력 라인들을 통하여 데이터 입출력 회로부와 연결되고, 파이프라인 인에이블 신호들에 응답하여 선택되는 입출력 패스를 통하여 메모리 셀 코어와 데이터 입출력 회로부 사이에서 소정의 클럭 신호들에 동기하여 데이터 신호들을 상호 전달한다. 복수의 선택부들은 외부의 공통 데이터 라인들을 통하여 입출력 라인들에 연결되고, 선택 제어신호들에 응답하여 입출력 라인들 중 일부를 데이터 입출력 회로부에 연결한다.
상기 또 다른 기술적 과제들을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 방법은, 메모리 셀 코어를 포함하는 동기식 반도체 메모리 장치의 데이터 입출력 방법에 있어서,
(a) 입출력 데이터 폭을 설정하는 단계;
(b) 상기 입출력 데이터 폭에 기초하여 복수의 입출력 회로들 중 일부 또는 전체를 인에이블시키는 단계;
(c) 상기 입출력 회로들 전체가 인에이블될 때, 파이프라인 회로들을 모두 인에이블시키고, 선택부들을 모두 디세이블시키는 단계;
(d) 인에이블된 상기 파이프라인 회로들 및 상기 입출력 회로들을 통하여 기입 데이터 신호들 또는 독출 데이터 신호들을 입출력하는 단계;
(e) 상기 입출력 회로들 중 일부가 인에이블될 때, 복수의 선택부들 중 상기 입출력 데이터 폭에 대응하는 출력 신호수를 가지는 어느 하나를 인에이블시키고, 나머지 선택부들을 모두 디세이블시키는 단계;
(f) 칼럼 어드레스 신호에 기초하여, 상기 파이프라인 회로들 중 일부를 인에이블시키는 단계; 및
(g) 인에이블된 상기 파이프라인 회로들, 인에이블된 상기 선택부, 및 인에이블된 상기 입출력 회로들을 통하여 상기 기입 데이터 신호들 또는 상기 독출 데이터 신호들을 입출력하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 반도체 메모리 장치의 일부를 나타내는 도면이다.
도 2를 참고하면, 반도체 메모리 장치(100)는 메모리 셀 코어(110), 파이프라인 회로부(120), 제1 내지 제N 선택부들(S1∼SN)(N은 2이상의 자연수), 데이터 입출력 회로부(150), 및 제어신호 발생부(160)를 구비한다.
상기 메모리 셀 코어(110)는 복수의 메모리 셀들(미도시)을 포함한다. 상기 파이프라인 회로부(120)는 독출 파이프라인 인에이블 신호들(RPEN1∼RPENK)(K는 2이상의 자연수)과 기입 파이프라인 인에이블 신호들(WPEN1∼WPENK)에 응답하여 입출력 패스가 선택된다. 상기 파이프라인 회로부(120)는 선택된 상기 입출력 패스를 통하여 상기 메모리 셀 코어(110)와 상기 데이터 입출력 회로부(150) 사이에서 독출 클럭 신호(RCLK) 또는 기입 클럭 신호(WCLK)에 응답하여 독출 또는 기입 데이터 신호들을 상호 전달한다.
상기 제1 내지 제N 선택부들(S1∼SN)(N은 2이상의 자연수)은 공통 데이터 라인들(140)을 통하여 상기 파이프라인 회로부(120)의 입출력 라인들(130)에 연결된다. 상기 제1 내지 제N 선택부들(S1∼SN) 각각은 서로 다른 수의 출력 라인들(ST1∼STN)을 갖는다. 또, 상기 제1 선택부(S1)에서 상기 제N 선택부(SN)로 갈수록 출력 라인들의 수는 점차적으로 감소된다. 또, 소정의 선택 제어신호들(SEL1∼SELN)에 응답하여 상기 제1 내지 제N 선택부들(S1∼SN) 중 어느 하나가 인에이블된다.
여기에서, 상기 제1 내지 제N 선택부들(S1∼SN)의 출력 라인들(ST1∼STN)의 수는 상기 반도체 메모리 장치(100)가 지원할 수 있는 입출력 데이터 폭과 대응한다. 이를 좀 더 상세히 설명하면, 예를 들어 상기 반도체 메모리 장치(100)가 제1 내지 제4 선택부들(S1∼S4)을 포함하고, 상기 제1 내지 제4 선택부들(S1∼S4) 각각의 출력 라인들의 수가 8, 4, 2, 1이라고 가정하자. 이 경우, 상기 반도체 메모리 장치(100)의 입출력 데이터 폭이 X8, X4, X2, X1 중 어느 하나로 설정될 때, 상기 제1 내지 제4 선택부들(S1∼S4) 중 어느 하나가 인에이블될 수 있다.
상기 데이터 입출력 회로부(150)는 상기 입출력 라인들(130)과 상기 제1 내지 제N 선택부들(S1∼SN)의 출력 라인들(ST1∼STN)에 연결된다. 상기 데이터 입출력 회로부(150)는 소정의 입출력 제어신호들(CTL1∼CTLK)에 응답하여 입출력 데이터 폭이 설정되고, 설정된 입출력 데이터 폭에 따라 복수의 입출력 패드들(P1∼PK) 중 일부 또는 전체를 통하여 상기 독출 데이터 신호들을 외부로 출력하거나 또는 외부의 상기 기입 데이터 신호들을 수신한다.
여기에서, 상기 데이터 입출력 회로부(150)에 설정된 상기 입출력 데이터 폭에 대응하는 출력 신호수를 갖는 선택부가 인에이블된다.
예를 들어, 상기 데이터 입출력 회로부(150)가 지원할 수 있는 최대 입출력 데이터 폭이 X16이라고 가정하자. 이 경우, 상기 데이터 입출력 회로부(150)의 입출력 데이터 폭이 X8로 설정되면, 상기 제어신호 발생부(160)는 상기 제1 내지 제N 선택부들(S1∼SN) 중에서 출력 신호수가 8인 선택부가 인에이블되고 나머지 선택부들은 디세이블되도록 상기 선택 제어신호들(SEL1∼SELN)을 출력한다. 이 때, 상기 데이터 입출력 회로부(150)는 인에이블된 선택부를 통하여 상기 입출력 라인들(130)에 연결된다. 상기 데이터 입출력 회로부(150)는 인에이블된 선택부 및 상기 입출력 라인들(130)을 통하여 상기 파이프라인 회로부(120)와 상기 독출 및 기입 데이터 신호들을 송수신한다.
또, 상기 데이터 입출력 회로부(150)의 입출력 데이터 폭이 최대 값인 X16로 설정되면, 상기 제어신호 발생부(160)는 상기 제1 내지 제N 선택부들(S1∼SN)이 모두 디세이블되도록 상기 선택 제어신호들(SEL1∼SELN)을 출력한다. 이 때, 상기 데이터 입출력 회로부(150)는 상기 입출력 라인들(130)을 통하여 상기 파이프라인 회로부(120)와 상기 독출 및 기입 데이터 신호들을 송수신한다.
상기 제어신호 발생부(160)는 제어부(170)와 논리 회로부(180)를 포함한다. 상기 제어부(170)는 외부의 제어신호들(/CS, /RAS, /CAS, /WE)과 어드레스 신호들(A0∼AU)(U는 2이상의 자연수)에 응답하여 상기 선택 제어신호들(SEL1∼SELN), 상기 입출력 제어신호들(CTL1∼CTLK), 상기 독출 클럭 신호(RCLK), 상기 기입 클럭 신호(WCLK), 및 서브 칼럼 어드레스 신호들(SCADD1∼SCADDK)을 출력한다. 도 2에 도시되지 않았지만, 상기 제어부(170)는 커맨드 디코더와 제어 레지스터를 포함할 수 있고, 상기 제어 레지스터에는 상기 반도체 메모리 장치(100)의 입출력 데이터 폭의 값이 설정될 수 있다. 상기 제어 레지스터는 설정된 입출력 데이터 폭의 값에 따라 상기 선택 제어신호들(SEL1∼SELN)과 상기 입출력 제어신호들(CTL1∼CTLK)을 출력한다.
또, 상기 커맨드 디코더는 상기 외부의 제어신호들(/CS, /RAS, /CAS, /WE)에 응답하여 기입 커맨드 신호와 상기 기입 클럭 신호(WCLK) 또는 독출 커맨드 신호와 상기 독출 클럭 신호(RCLK)를 발생한다. 또, 상기 커맨드 디코더는 기입 또는 독출 동작시 수신되는 외부의 칼럼 어드레스 신호들(미도시)에 응답하여 상기 서브 칼럼 어드레스 신호들(SCADD1∼SCADDK)을 출력한다.
상기 논리 회로부(180)는 상기 독출 클럭 신호(RCLK)와 상기 서브 칼럼 어드레스 신호들(SCADD1∼SCADDK)에 응답하여 상기 독출 파이프라인 인에이블 신호들(RPEN1∼RPENK)을 출력한다. 또, 상기 논리 회로부(180)는 상기 기입 클럭 신호(WCLK)와 상기 서브 칼럼 어드레스 신호들(SCADD1∼SCADDK)에 응답하여 상기 기입 파이프라인 인에이블 신호들(WPEN1∼WPENK)을 출력한다.
여기에서, 상기 파이프라인 회로부(120), 상기 제1 내지 제N 선택부들(S1∼SN), 상기 데이터 입출력 회로부(150), 및 상기 논리 회로부(180)를 도 3을 참고하여 좀 더 상세히 설명한다.
도 3에서는 상기 반도체 메모리 장치(100)가 최대 X8의 입출력 데이터 폭을 가지며, 제1 내지 제3 선택부들(S1∼S3)을 포함하는 경우가 일례로서 도시된다. 도 3을 참고하면, 상기 논리 회로부(180)는 복수의 논리 회로들(181∼188)을 포함하고, 상기 파이프라인 회로부(120)는 복수의 파이프라인 회로들(121∼128)을 포함한다. 또, 상기 데이터 입출력 회로부(150)는 복수의 입출력 회로들(151∼158)을 포함한다. 또, 도 3에 도시되지 않았지만, 상기 복수의 입출력 회로들(151∼158) 각각은 출력 드라이버와 입력 리시버를 포함한다. 도 3에서 간략화를 위해, 메모리 셀 코어(도 1의 110참고)에 연결되는 상기 파이프라인 회로부(120)의 데이터 라인들은 생략된다.
상기 복수의 논리 회로들(181∼188)은 독출 클럭 신호(RCLK)와 서브 칼럼 어드레스 신호들(SCADD1∼SCADD8)에 응답하여 독출 파이프라인 인에이블신호들(REN1∼REN8)을 출력한다. 또, 상기 복수의 논리 회로들(181∼188)은 기입 클럭 신호(WCLK)와 상기 서브 칼럼 어드레스 신호들(SCADD1∼SCADD8)에 응답하여 기입 파이프라인 인에이블신호들(WEN1∼WEN8)을 출력한다.
상기 복수의 파이프라인 회로들(121∼128)은 상기 독출 파이프라인 인에이블신호들(REN1∼REN8) 또는 상기 기입 파이프라인 인에이블신호들(WEN1∼WEN8)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 복수의 파이프라인 회로들(121∼128)은 상기 독출 파이프라인 인에이블신호들(REN1∼REN8)에 응답하여 인에이블될 때, 상기 메모리 셀 코어(110)로부터 독출 데이터 신호들을 수신하여 저장한다. 이 후, 상기 복수의 파이프라인 회로들(121∼128)은 상기 독출 클럭 신호(RCLK)에 응답하여 상기 독출 데이터 신호들을 입출력 라인들(130)에 출력한다.
또, 상기 복수의 파이프라인 회로들(121∼128)은 상기 기입 파이프라인 인에이블신호들(WEN1∼WEN8)에 응답하여 인에이블될 때, 상기 입출력 라인들(130)을 통하여 기입 데이터 신호들을 수신하여 저장한다. 이 후, 상기 복수의 파이프라인 회로들(121∼128)은 상기 기입 클럭 신호(WCLK)에 응답하여 상기 기입 데이터 신호들을 상기 메모리 셀 코어(110)에 출력한다.
상기 복수의 파이프라인 회로들(121∼128)은 상기 입출력 라인들(130)을 통하여 대응하는 상기 복수의 입출력 회로들(151∼158)에 각각 연결된다. 예를 들면, 상기 파이프라인 회로(121)는 대응하는 상기 입출력 회로(151)에 연결된다.
또, 상기 입출력 라인들(130)에는 제1 내지 제3 선택부들(S1∼S3)이 연결된다. 도 3에서 외부의 공통 데이터 라인들(도 2의 140참고)에 대한 도면 부호는 도면의 간략화를 위해 생략되었고, 상기 입출력 라인들(130)과 제1 내지 제3 선택부들(S1∼S3)의 연결 상태가 개념적으로 도시된다. 상기 제1 내지 제3 선택부들(S1∼S3)의 출력 라인들은 상기 복수의 입출력 회로들(151∼158)에 연결된다.
또, 상기 제1 내지 제3 선택부들(S1∼S3)은 서로 다른 수의 선택 회로들을 포함한다. 이를 좀 더 상세히 설명하면, 상기 제1 선택부(S1)는 선택 회로들(S11∼S14)을 포함하고, 상기 제2 선택부(S2)는 선택 회로들(S21∼S22)을 포함하고, 상기 제3 선택부(S3)는 하나의 선택 회로만을 포함한다.
상기 선택 회로들(S11∼S14) 각각은 선택 제어신호(SEL1)에 응답하여 두 개의 파이프라인 회로들 중 어느 하나의 입출력 라인을 두 개의 입출력 회로들에 연결한다. 예를 들면, 상기 선택 회로(S11)는 상기 선택 제어신호(SEL1)에 응답하여 상기 파이프라인 회로들(121, 122) 중 어느 하나의 입출력 라인을 상기 입출력 회로들(151, 152)에 연결한다. 여기에서, 상기 선택 회로(S11)가 인에이블될 때, 상기 입출력 회로들(151, 152) 중 어느 하나가 인에이블된다. 그 결과, 상기 선택 회로(S11)가 상기 파이프라인 회로들(121, 122) 중 어느 하나의 입출력 라인을 상기 입출력 회로들(151, 152) 모두에 연결하더라도, 상기 입출력 회로들(151, 152) 중 인에이블된 어느 하나를 통하여 독출 또는 기입 데이터 신호가 입출력된다.
상기 선택 회로들(S21∼S22) 각각은 선택 제어신호(SEL2)에 응답하여 네 개의 파이프라인 회로들 중 어느 하나의 입출력 라인을 네 개의 입출력 회로들에 연결한다. 예를 들면, 상기 선택 회로(S21)는 상기 선택 제어신호(SEL2)에 응답하여 상기 파이프라인 회로들(121∼124) 중 어느 하나의 입출력 라인을 상기 입출력 회로들(151∼154)에 연결한다. 여기에서, 상기 선택 회로(S21)가 인에이블될 때, 상기 입출력 회로들(151∼154) 중 어느 하나가 인에이블된다. 그 결과, 상기 선택 회로(S21)가 상기 파이프라인 회로들(121∼124) 중 어느 하나의 입출력 라인을 상기 입출력 회로들(151∼154) 모두에 연결하더라도, 상기 입출력 회로들(151∼154) 중 인에이블된 어느 하나를 통하여 독출 또는 기입 데이터 신호가 입출력된다.
또, 상기 선택 회로(S3)는 선택 제어신호(SEL3)에 응답하여 상기 파이프라인 회로들(121∼128) 중 어느 하나의 입출력 라인을 상기 입출력 회로들(151∼158)에 연결한다. 여기에서, 상기 선택 회로(S3)가 인에이블될 때, 상기 입출력 회로들(151∼158) 중 어느 하나가 인에이블된다. 그 결과, 상기 선택 회로(S3)가 상기 파이프라인 회로들(121∼128) 중 어느 하나의 입출력 라인을 상기 입출력 회로들(151∼158) 모두에 연결하더라도, 상기 입출력 회로들(151∼158) 중 인에이블된 어느 하나를 통하여 독출 또는 기입 데이터 신호가 입출력된다.
상기 입출력 회로들(151∼158)은 입출력 제어신호들(CTL1∼CTL8)에 응답하여 인에이블되거나 디세이블된다. 즉, 인에이블되는 상기 입출력 회로들의 수에 따라 상기 반도체 메모리 장치(100)의 입출력 데이터 폭이 설정된다.
예를 들어, 상기 입출력 회로들(151∼158)이 모두 인에이블될 때, 상기 반도체 메모리 장치(100)의 입출력 데이터 폭은 X8로 설정된다. 이 때, 상기 제1 내지 제3 선택부들(S1∼S3)은 모두 디세이블되고, 상기 입출력 회로들(151∼158)은 상기 입출력 라인들(130)을 통하여 상기 파이프라인 회로들(121∼128)과 상기 독출 또는 기입 데이터 신호들을 송수신한다.
또, 상기 입출력 회로들(151, 153, 155, 157)이 인에이블될 때, 상기 반도체 메모리 장치(100)의 입출력 데이터 폭은 X4로 설정된다. 이 때, 상기 선택 제어신호(SEL1)에 응답하여 상기 제1 선택부(S1)만이 인에이블되고, 나머지 선택부들(S2, S3)은 디세이블된다.
상기 입출력 회로들(151, 153, 155, 157)은 상기 제1 선택부(S1)를 통하여 상기 파이프라인 회로들(121∼128) 중 인에이블되는 4개의 파이프라인 회로들과 상기 독출 또는 기입 데이터 신호들을 송수신한다. 여기에서, 상기 입출력 회로들(152, 154, 156, 158)이 인에이블될 때에도 상기 반도체 메모리 장치(100)의 입출력 데이터 폭은 X4로 설정된다.
또, 상기 입출력 회로들(151, 155)이 인에이블될 때, 상기 반도체 메모리 장치(100)의 입출력 데이터 폭은 X2로 설정된다. 이 때, 상기 선택 제어신호(SEL2)에 응답하여 상기 제2 선택부(S2)만이 인에이블되고, 나머지 선택부들(S1, S3)은 디세이블된다.
상기 입출력 회로들(151, 155)은 상기 제2 선택부(S2)를 통하여 상기 파이프라인 회로들(121∼128) 중 인에이블되는 2개의 파이프라인 회로들과 상기 독출 또는 기입 데이터 신호들을 송수신한다. 여기에서, 상기 입출력 회로들(152, 156) 또는 상기 입출력 회로들(153, 157) 또는 상기 입출력 회로들(154, 158)이 인에이블될 때에도 상기 반도체 메모리 장치(100)의 입출력 데이터 폭은 X2로 설정된다.
또, 상기 입출력 회로들(151∼158) 중 어느 하나가 인에이블될 때, 상기 반도체 메모리 장치(100)의 입출력 데이터 폭은 X1로 설정된다. 이 때, 상기 제3 선택부(S3)만이 인에이블되고, 상기 인에이블된 입출력 회로는 상기 제3 선택부(S3)를 통하여 상기 파이프라인 회로들(121∼128) 중 인에이블되는 하나의 파이프라인 회로와 상기 독출 또는 기입 데이터 신호들을 송수신한다.
여기에서, 독출 또는 기입될 메모리 셀의 입출력 라인(미도시)에 연결되는 파이프라인 회로가 인에이블된다. 다시 말하면, 인에이블되는 파이프라인 회로, 즉 입출력 패스는 독출 또는 기입 동작시 입력되는 칼럼 어드레스 신호에 따라 변경될 수 있다.
다음으로, 도 4를 참고하여 상기 논리 회로들(181∼188)과 상기 파이프라인 회로들(121∼128)을 상세히 설명한다. 여기에서, 상기 논리 회로들(181∼188)은 그 구성 및 동작들이 실질적으로 동일하고, 상기 파이프라인 회로들(121∼128) 역시 그 구성 및 동작들이 실질적으로 동일하므로, 상기 논리 회로(181)와 상기 파이프라인 회로(121)를 중심으로 설명한다.
도 4에서, 상기 논리 회로(181)는 AND 게이트들(81, 82)을 포함한다. 상기 AND 게이트(81)는 독출 클럭 신호(RCLK)와 서브 칼럼 어드레스 신호(SCADD1)에 응답하여 독출 파이프라인 인에이블 신호(REN1)를 출력한다. 상기 AND 게이트(82)는 기입 클럭 신호(WCLK)와 상기 서브 칼럼 어드레스 신호(SCADD1)에 응답하여 기입 파이프라인 인에이블 신호(WEN1)를 출력한다.
상기 파이프라인 회로(121)는 독출 파이프라인 회로(71)와 기입 파이프라인 회로(72)를 포함한다. 상기 독출 파이프라인 회로(71)는 상기 독출 파이프라인 인에이블신호(REN1)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 독출 파이프라인 회로(71)는 인에이블될 때 메모리 셀 코어(110)로부터 독출 데이터 신호(RDATA1)를 수신하여 저장하고, 상기 독출 클럭 신호(RCLK)에 응답하여 상기 독출 데이터 신호(RDATA1)를 출력한다. 또, 상기 기입 파이프라인 회로(72)는 상기 기입 파이프라인 인에이블신호(WEN1)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 기입 파이프라인 회로(72)는 인에이블될 때 기입 데이터 신호(WDATA1)를 수신하여 저장하고, 상기 기입 클럭 신호(WCLK)에 응답하여 상기 기입 데이터 신호(WDATA1)를 상기 메모리 셀 코어(110)에 출력한다.
다음으로, 도 2 내지 도 5를 참고하여 상기와 같이 구성된 본 발명에 따른 반도체 메모리 장치(100)의 데이터 입출력 동작을 설명한다. 도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 동작과 관련된 주요 신호들의 타이밍도로서, 입출력 데이터 폭이 X1인 경우의 데이터 입출력 동작이 일례로서 도시된다.
먼저, 상기 반도체 메모리 장치(100)의 입출력 데이터 폭이 설정된다. 다시 말하면, 제어신호들(/CS, /RAS, /CAS, /WE)과 어드레스 신호들(A0∼AU)에 응답하여 제어부(170)내의 레지스터(미도시)에 상기 입출력 데이터 폭의 값이 설정된다. 도 5에서는 상기 반도체 메모리 장치(100)의 입출력 데이터 폭이 X1로 설정된 경우를 예를 들어 설명한다.
상기 입출력 데이터 폭이 X1로 설정되었으므로, 상기 제어부(170)는 입출력 제어신호들(CTL1∼CTLK) 중 어느 하나를 인에이블시킨다. 여기에서, 상기 입출력 제어신호(CTL1)가 인에이블되는 것을 예를 들어 설명한다. 또, 상기 제어부(170)는 하나의 출력 라인을 가지는 선택부(S3, 도 3참고)가 인에이블되도록 선택 제어신호(SEL3)를 출력한다. 도 3을 참고하면, 상기 입출력 제어신호(CTL1)에 응답하여 입출력 회로(151)가 인에이블되고, 나머지 입출력 회로들(152∼158)은 디세이블된다.
이 후, 상기 제어부(170)는 외부의 제어신호들(/CS, /RAS, /CAS, /WE)에 응답하여 기입 동작인지 독출 동작인지를 판단하고, 그에 따른 커맨드 신호(WRITE 또는 READ)를 발생한다. 도 5에서는 상기 제어부(170)가 기입 커맨드 신호(WRITE)를 발생한 후 독출 커맨드 신호(READ)를 발생하는 경우가 일례로서 도시된다.
상기 제어부(170)는 기입 동작시 외부로부터 수신되는 칼럼 어드레스 신호에 응답하여 서브 칼럼 어드레스 신호들(SCADD2, SCADD5, SCADD7)을 순차적으로 출력한다. 또, 상기 제어부(170)는 기입 클럭 신호(WCLK)를 출력한다.
논리 회로부(180)의 논리 회로들(182, 185, 187)은 상기 서브 칼럼 어드레스 신호들(SCADD2, SCADD5, SCADD7)과 상기 기입 클럭 신호(WCLK)에 응답하여 기입 파이프라인 인에이블 신호들(WEN2, WEN5, WEN7)을 순차적으로 인에이블시킨다. 여기에서, 상기 기입 파이프라인 인에이블 신호들(WEN2, WEN5, WEN7) 각각의 인에이블 구간은 도 5에 도시된 것과 같이 기입 데이터 신호들(QC2, QC5, QC7)의 셋업 및 홀드 시간(setup and hold time) 보다 더 길게 설정된다. 그 이유는, 파이프라인 회로들(122, 125, 127)이 상기 기입 데이터 신호들(QC2, QC5, QC7)을 충분히 수신할 수 있도록 하기 위함이다.
상기 기입 파이프라인 인에이블 신호들(WEN2, WEN5, WEN7)에 응답하여 상기 파이프라인 회로들(122, 125, 127)의 기입 파이프라인 회로들이 순차적으로 인에이블된다. 상기 파이프라인 회로(122)는 인에이블될 때, 상기 입출력 회로(151)와 상기 선택부(S3)를 통하여 수신되는 기입 데이터 신호(QC2)를 수신하여 저장한다. 상기 파이프라인 회로(122)는 상기 기입 클럭 신호(WCLK)에 응답하여 상기 기입 데이터 신호(QC2)를 메모리 셀 코어(110)에 출력한다. 이 후, 상기 파이프라인 회로들(125, 127)이 순차적으로 인에이블된다. 상기 파이프라인 회로들(125, 127) 역시 상기 파이프라인 회로(122)와 동일하게 기입 데이터 신호들(QC5, QC7)을 수신하여 저장하고, 상기 기입 클럭 신호(WCLK)에 응답하여 상기 기입 데이터 신호들(QC5, QC7)을 상기 메모리 셀 코어(110)에 출력한다.
다음으로, 상기 제어부(170)는 독출 동작시 외부로부터 수신되는 칼럼 어드레스 신호들에 응답하여 서브 칼럼 어드레스 신호들(SCADD1, SCADD2, SCADD8, SCADD5)을 순차적으로 출력한다. 또, 상기 제어부(170)는 독출 클럭 신호(WCLK)를 출력한다.
논리 회로부(180)의 논리 회로들(181, 182, 188, 185)은 상기 서브 칼럼 어드레스 신호들(SCADD1, SCADD2, SCADD8, SCADD5)과 상기 독출 클럭 신호(RCLK)에 응답하여 독출 파이프라인 인에이블 신호들(REN1, REN2, REN8, REN5)을 순차적으로 인에이블시킨다. 여기에서, 상기 독출 파이프라인 인에이블 신호들(REN1, REN2, REN8, REN5) 각각의 인에이블 구간은 도 5에 도시된 것과 같이 독출 데이터 신호들(DC1, DC2, DC8, DC5)의 셋업 및 홀드 시간 보다 더 길게 설정된다. 그 이유는, 파이프라인 회로들(121, 122, 128, 125)이 상기 독출 데이터 신호들(DC1, DC2, DC8, DC5)을 충분히 출력할 수 있도록 하기 위함이다.
상기 독출 파이프라인 인에이블 신호들(REN1, REN2, REN8, REN5)에 응답하여 상기 파이프라인 회로들(121, 122, 128, 125)의 독출 파이프라인 회로들이 순차적으로 인에이블된다. 상기 파이프라인 회로들(121, 122, 128, 125)은 순차적으로 인에이블될 때, 상기 메모리 셀 코어(110)로부터 상기 독출 데이터 신호들(DC1, DC2, DC8, DC5)을 순차적으로 수신하여 저장한다. 상기 파이프라인 회로들(121, 122, 128, 125)은 상기 독출 클럭 신호(RCLK)에 응답하여, 상기 독출 데이터 신호들(DC1, DC2, DC8, DC5)을 상기 선택부(S3)와 상기 입출력 회로(151)를 통하여 순차적으로 출력한다.
이상 상기 반도체 메모리 장치(100)의 입출력 데이터 폭이 X1로 설정된 경우의 데이터 입출력 동작을 예로서 설명하였지만, 상기 반도체 메모리 장치(100)의 입출력 데이터 폭은 지원 가능한 최대 입출력 데이터 폭 범위내에서 필요에 따라 다양하게 변경될 수 있다.
도 6은 도 2에 도시된 논리 회로부(180), 파이프라인 회로부(120), 제1 내지 제N 선택부들(S1∼SN), 및 데이터 입출력 회로부(150)의 다른 일례를 상세히 나타내는 도면이다. 도 6에서는 상기 반도체 메모리 장치(100)가 최대 X8의 입출력 데이터 폭을 가지며, 제1 내지 제3 선택부들(S1∼S3)을 포함하는 경우가 일례로서 도시된다. 도 6에 도시된 상기 논리 회로부(180), 상기 파이프라인 회로부(120), 상기 제1 내지 제3 선택부들(S1∼S3), 및 데이터 입출력 회로부(150)의 구성 및 구체적인 동작 설명은 도 3에 도시된 것들과 한 가지 차이점을 제외하고 실질적으로 동일하므로 생략된다.
상기 차이점은 상기 제1 내지 제3 선택부들(S1∼S3)과 상기 데이터 입출력 회로부(150)의 연결 관계이다.
상기 제1 선택부(S1)의 선택 회로들(S11∼S14) 각각은 선택 제어신호(SEL1)에 응답하여 2개의 파이프라인 회로들 중 어느 하나의 입출력 라인을 하나의 입출력 회로에 연결한다. 예를 들면, 상기 선택 회로(S11)는 상기 선택 제어신호(SEL1)에 응답하여 상기 파이프라인 회로들(121, 122) 중 어느 하나의 입출력 라인을 상기 데이터 입출력 회로부(150)의 입출력 회로(151)에 연결한다. 상기 제1 선택부(S1)가 동작할 때, 상기 데이터 입출력 회로부(150)의 입출력 회로들(151, 153, 155, 157)이 인에이블되고, 나머지 입출력 회로들(152, 154, 156, 158)은 디세이블된다. 그 결과, 상기 입출력 회로들(151, 153, 155, 157)을 통하여 독출 또는 기입 데이터 신호가 입출력된다. 여기에서, 상기 선택 회로들(S11∼S14)이 상기 입출력 회로들(152, 154, 156, 158)에 연결될 수도 있다. 이 경우, 상기 제1 선택부(S1)가 동작할 때, 상기 입출력 회로들(152, 154, 156, 158)이 인에이블되고, 나머지 입출력 회로들(151, 153, 155, 157)이 디세이블된다.
상기 제2 선택부(S2)의 선택 회로들(S21∼S22) 각각은 선택 제어신호(SEL2)에 응답하여 4개의 파이프라인 회로들 중 어느 하나의 입출력 라인을 하나의 입출력 회로에 연결한다. 예를 들면, 상기 선택 회로(S21)는 상기 선택 제어신호(SEL2)에 응답하여 상기 파이프라인 회로들(121∼124) 중 어느 하나의 입출력 라인을 상기 입출력 회로(151)에 연결한다. 상기 제2 선택부(S2)가 동작할 때, 상기 입출력 회로들(151, 155)이 인에이블되고, 나머지 입출력 회로들(152∼154, 156∼158)은 디세이블된다. 그 결과, 상기 입출력 회로들(151, 155)을 통하여 독출 또는 기입 데이터 신호가 입출력된다. 여기에서, 상기 선택 회로(S21)는 상기 입출력 회로들(152∼154) 중 어느 하나에 연결될 수 있다. 또, 상기 선택 회로(S22)는 상기 입출력 회로들(156∼158) 중 어느 하나에 연결될 수 있다. 이 경우, 상기 제2 선택부(S2)가 동작할 때, 상기 선택 회로들(S21, S22)에 연결된 입출력 회로들만이 인에이블되고, 나머지 입출력 회로들이 디세이블된다.
상기 제3 선택부(S3)의 선택 회로는 선택 제어신호(SEL3)에 응답하여 8개의 파이프라인 회로들 중 어느 하나의 입출력 라인을 하나의 입출력 회로에 연결한다. 예를 들면, 상기 선택 회로(S3)는 상기 선택 제어신호(SEL3)에 응답하여 상기 파이프라인 회로들(121∼128) 중 어느 하나의 입출력 라인을 상기 입출력 회로(151)에 연결한다. 상기 선택 회로(S3)가 동작할 때, 상기 입출력 회로(151)가 인에이블되고, 나머지 입출력 회로들(152∼158)은 디세이블된다. 그 결과, 상기 입출력 회로(151)를 통하여 독출 또는 기입 데이터 신호가 입출력된다. 여기에서, 상기 선택 회로(S3)는 상기 입출력 회로들(152∼158) 중 어느 하나에 연결될 수 있다. 이 경우, 상기 선택 회로(S3)가 동작할 때, 상기 선택 회로(S3)에 연결된 입출력 회로만이 인에이블되고, 나머지 입출력 회로들이 디세이블된다.
상술한 것과 같이, 본 발명에 따른 반도체 메모리 장치는 설정된 입출력 데이터 폭에 기초하여, 독출 또는 기입될 메모리 셀의 입출력 라인에 연결된 해당 파이프라인 회로들이 인에이블되므로, 데이터의 입출력 속도가 증가될 수 있다.
또, 본 발명에 따른 반도체 메모리 장치는 독출 또는 기입될 메모리 셀들에 대응하는 파이프라인 회로들만이 인에이블되고 나머지 파이프라인 회로들이 디세이블되므로, 파이프라인 회로에 의한 소모 전력이 감소될 수 있다.
또, 본 발명에 따른 반도체 메모리 장치는 설정된 입출력 데이터 폭에 기초하여, 복수의 입출력 회로들을 선택적으로 동작시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 반도체 메모리 장치 및 이에 대한 데이터 입출력 방법은 필요에 따라 입출력 데이터 폭을 선택적으로 변경시키고, 설정된 입출력 데이터 폭에 기초하여 파이프라인 회로들을 선택적으로 동작시킬 수 있는 효과가 있다.
또, 본 발명에 따른 반도체 메모리 장치 및 이에 대한 데이터 입출력 방법은 설정된 입출력 데이터 폭에 기초하여 입출력 회로들을 선택적으로 동작시킬 수 있는 효과가 있다.
또, 본 발명에 따른 반도체 메모리 장치 및 이에 대한 데이터 입출력 방법은 파이프라인 회로에 의한 소모 전력을 감소시키고, 데이터의 입출력 속도를 증가시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 본 발명에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 3은 도 2에 도시된 논리 회로부, 파이프라인 회로부, 제1 내지 제N 선택부들, 및 데이터 입출력 회로부의 일례를 나타내는 도면이다.
도 4는 도 3에 도시된 논리 회로부와 파이프라인 회로부를 상세히 나타내는 도면이다.
도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 동작과 관련된 주요 신호들의 타이밍도이다.
도 6은 도 2에 도시된 논리 회로부, 파이프라인 회로부, 제1 내지 제N 선택부들, 및 데이터 입출력 회로부의 다른 일례를 상세히 나타내는 도면이다.

Claims (19)

  1. 동기식 반도체 메모리 장치에 있어서,
    복수의 메모리 셀들을 포함하는 메모리 셀 코어;
    입출력 제어신호들에 응답하여 입출력 데이터 폭이 설정되고, 복수의 입출력 패드들 중 일부 또는 전체를 통하여 데이터 신호들을 입출력하는 데이터 입출력 회로부;
    입출력 라인들을 통하여 상기 데이터 입출력 회로부와 연결되고, 파이프라인 인에이블 신호들에 응답하여 선택되는 입출력 패스를 통하여 상기 메모리 셀 코어와 상기 데이터 입출력 회로부 사이에서 소정의 클럭 신호들에 동기하여 상기 데이터 신호들을 상호 전달하는 파이프라인 회로부;
    공통 데이터 라인들을 통하여 상기 입출력 라인들에 연결되고, 선택 제어신호들에 응답하여 상기 입출력 라인들 중 일부를 상기 데이터 입출력 회로부에 연결하는 복수의 선택부들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 선택부들은 상기 선택 제어신호들에 응답하여 인에이블되거나 또는 디세이블되고, 상기 복수의 선택부들 중 어느 하나가 인에이블될 때 나머지 선택부들이 모두 디세이블되고,
    상기 파이프라인 회로부의 입출력 패스는 상기 파이프라인 인에이블 신호들에 따라 변경되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    외부의 제어신호들과 어드레스 신호들에 응답하여 상기 입출력 제어신호들, 상기 파이프라인 인에이블 신호들, 상기 클럭 신호들 및 상기 선택 제어신호들을 출력하는 제어신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제어신호 발생부는 설정된 상기 입출력 데이터 폭과 상기 어드레스 신호들 중 칼럼 어드레스 신호들에 응답하여 상기 파이프라인 인에이블 신호들 중 일부 또는 전체를 인에이블시키고,
    상기 파이프라인 인에이블 신호들의 인에이블 구간은 상기 데이터 신호들의 셋업 및 홀드 시간 보다 더 길게 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제어신호 발생부는,
    상기 외부의 제어신호들과 상기 어드레스 신호들에 응답하여 상기 입출력 제어신호들, 상기 선택 제어신호들, 상기 클럭 신호들, 및 서브 칼럼 어드레스 신호들을 출력하는 제어부; 및
    상기 클럭 신호들과 상기 서브 칼럼 어드레스 신호들에 응답하여 상기 파이프라인 인에이블 신호들을 출력하는 논리 회로부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 클럭 신호들은 독출 클럭 신호와 기입 클럭 신호를 포함하고,
    상기 논리 회로부는,
    상기 독출 클럭 신호와 상기 서브 칼럼 어드레스 신호들에 응답하여 상기 파이프라인 인에이블 신호들 중 독출 파이프라인 인에이블 신호들을 출력하는 제1 논리회로들; 및
    상기 기입 클럭 신호와 상기 서브 칼럼 어드레스 신호들에 응답하여 상기 파이프라인 인에이블 신호들 중 기입 파이프라인 인에이블 신호들을 출력하는 제2 논리회로들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 논리회로들과 상기 제2 논리회로들은 앤드 게이트들을 포함되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 파이프라인 회로부는 상기 데이터 입출력 회로부의 상기 입출력 데이터 폭이 최대 값으로 설정될 때, 상기 입출력 라인들 전체를 통하여 상기 데이터 입출력 회로부와 상기 데이터 신호들을 송수신하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 파이프라인 회로부는 상기 파이프라인 인에이블 신호들에 응답하여 인에이블되거나 또는 디세이블되는 복수의 파이프라인 회로들을 구비하고,
    상기 복수의 파이프라인 회로들 중 일부가 인에이블될 때 나머지 파이프라인 회로들은 디세이블되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 복수의 파이프라인 회로들 중 인에이블되는 파이프라인 회로의 수는 상기 입출력 데이터 폭의 설정 값과 동일하고,
    상기 서브 칼럼 어드레스 신호들에 따라 인에이블되는 상기 파이프라인 회로들이 변경되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 복수의 파이프라인 회로들은,
    상기 독출 파이프라인 인에이블 신호들에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 메모리 셀 코어로부터 상기 데이터 신호들 중 독출 데이터 신호들을 수신하여 저장하고, 상기 독출 클럭 신호에 동기하여 상기 독출 데이터 신호들을 출력하는 독출 파이프라인 회로들; 및
    상기 기입 파이프라인 인에이블 신호들에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 데이터 입출력 회로부로부터 상기 데이터 신호들 중 기입 데이터 신호들을 수신하여 저장하고, 상기 기입 클럭 신호에 동기하여 상기 기입 데이터 신호들을 상기 메모리 셀 코어에 출력하는 기입 파이프라인 회로들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제5항에 있어서,
    상기 복수의 선택부들의 출력 신호의 수는 서로 다르고,
    상기 선택 제어신호들에 응답하여, 설정된 상기 데이터 입출력 회로부의 입출력 데이터 폭에 대응하는 출력 신호들을 포함하는 선택부가 인에이블되고, 나머지 선택부들이 디세이블되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제5항에 있어서,
    상기 데이터 입출력 회로부의 입출력 데이터 폭이 최대 값으로 설정될 때, 상기 복수의 선택부들은 모두 디세이블되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제9항에 있어서,
    상기 데이터 입출력 회로부는 상기 입출력 제어신호들에 응답하여 인에이블되거나 또는 디세이블되는 복수의 입출력 회로들을 포함하고,
    상기 복수의 선택부들은 상기 파이프라인 회로부의 입출력 라인들에 연결되는 서로 다른 수의 선택 회로들을 각각 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 복수의 입출력 회로들 중 인에이블되는 입출력 회로들의 수는 설정된 상기 입출력 데이터 폭의 값과 동일하고,
    하나의 상기 선택부에 포함되는 상기 선택 회로들 각각은 상기 선택 제어신호들 중 하나에 응답하여, 설정된 수의 상기 파이프라인 회로들 중 인에이블된 어느 하나의 입출력 라인을 상기 설정된 수의 입출력 회로들에 각각 연결하고,
    상기 입출력 제어신호들에 응답하여 상기 설정된 수의 입출력 회로들 중 어느 하나가 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 복수의 입출력 회로들 중 인에이블되는 입출력 회로들의 수는 설정된 상기 입출력 데이터 폭의 값과 동일하고,
    하나의 상기 선택부에 포함되는 상기 선택 회로들 각각은 상기 선택 제어신호들 중 하나에 응답하여, 설정된 수의 상기 파이프라인 회로들 중 인에이블된 어느 하나의 입출력 라인을 상기 설정된 수의 입출력 회로들 중 어느 하나에 각각 연결하고,
    상기 입출력 제어신호들에 응답하여 상기 선택 회로들에 연결된 상기 입출력 회로들이 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서,
    상기 복수의 선택부들 중 적어도 하나는 전체의 상기 파이프라인 회로들 중 인에이블된 어느 하나의 입출력 라인을 전체의 상기 입출력 회로들에 각각 연결하는 하나의 선택 회로를 포함하고,
    상기 입출력 제어신호들에 응답하여 전체의 상기 입출력 회로들 중 어느 하나가 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제14항에 있어서,
    상기 복수의 선택부들 중 적어도 하나는 전체의 상기 파이프라인 회로들 중 인에이블된 어느 하나의 입출력 라인을 상기 입출력 회로들 중 어느 하나에 연결하는 선택 회로를 포함하고,
    상기 입출력 제어신호들에 응답하여 상기 선택 회로에 연결된 상기 입출력 회로가 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 메모리 셀 코어를 포함하는 동기식 반도체 메모리 장치의 데이터 입출력 방법에 있어서,
    (a) 입출력 데이터 폭을 설정하는 단계;
    (b) 상기 입출력 데이터 폭에 기초하여 복수의 입출력 회로들 중 일부 또는 전체를 인에이블시키는 단계;
    (c) 상기 입출력 회로들 전체가 인에이블될 때, 파이프라인 회로들을 모두 인에이블시키고, 선택부들을 모두 디세이블시키는 단계;
    (d) 인에이블된 상기 파이프라인 회로들 및 상기 입출력 회로들을 통하여 기입 데이터 신호들 또는 독출 데이터 신호들을 입출력하는 단계;
    (e) 상기 입출력 회로들 중 일부가 인에이블될 때, 복수의 선택부들 중 상기 입출력 데이터 폭에 대응하는 출력 신호수를 가지는 어느 하나를 인에이블시키고, 나머지 선택부들을 모두 디세이블시키는 단계;
    (f) 칼럼 어드레스 신호에 기초하여, 상기 파이프라인 회로들 중 일부를 인에이블시키는 단계; 및
    (g) 인에이블된 상기 파이프라인 회로들, 인에이블된 상기 선택부, 및 인에이블된 상기 입출력 회로들을 통하여 상기 기입 데이터 신호들 또는 상기 독출 데이터 신호들을 입출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입출력 방법.
KR10-2003-0070283A 2003-10-09 2003-10-09 입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형반도체 메모리 장치 및 이에 대한 데이터 입출력 방법 KR100518597B1 (ko)

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