KR100800160B1 - 반도체 메모리 장치의 데이터 출력 회로 - Google Patents
반도체 메모리 장치의 데이터 출력 회로 Download PDFInfo
- Publication number
- KR100800160B1 KR100800160B1 KR1020060086448A KR20060086448A KR100800160B1 KR 100800160 B1 KR100800160 B1 KR 100800160B1 KR 1020060086448 A KR1020060086448 A KR 1020060086448A KR 20060086448 A KR20060086448 A KR 20060086448A KR 100800160 B1 KR100800160 B1 KR 100800160B1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- signal
- operation mode
- data
- inverter
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 claims description 9
- 101150108895 addB gene Proteins 0.000 description 13
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 101150110971 CIN7 gene Proteins 0.000 description 4
- 101150110298 INV1 gene Proteins 0.000 description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 4
- 101150070189 CIN3 gene Proteins 0.000 description 3
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 3
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 3
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 3
- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 2
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 2
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 2
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 2
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 240000006162 Chenopodium quinoa Species 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
- G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 동작모드에 따라 글로벌 데이터 라인을 구별하여 데이터 입출력핀으로 출력하는 데이터 출력 회로에 관하여 개시한다. 개시된 본 발명은 가변되는 데이터 폭을 수용 가능한 복수개의 글로벌 입출력 라인들 중 어느 하나를 제어신호에 의하여 선택하고 선택된 상기 글로벌 입출력 라인에 실린 데이터를 출력하는 멀티플렉서와, 데이터 폭에 대응되는 동작 모드 신호와 상기 데이터 선택을 위해 제공되는 어드레스 신호로써 상기 제어신호를 생성하여 상기 멀티플렉서로 제공하는 제어부, 및 멀티플렉서의 출력을 증폭하여 데이터 입출력핀으로 전달하는 멀티플렉서구동부를 포함하여 구성함으로써, 글로벌 입출력 라인의 로딩을 줄여 데이터 리드 속도를 개선하는 효과가 있다.
Description
도 1은 종래의 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블록도.
도 2a 내지 도 2b는 도 1의 멀티플렉서를 구성하는 X32 멀티플렉서와 X16 멀티플렉서 및 X8 멀티플렉서를 나타내는 회로도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블록도.
도 4는 도 3의 멀티플렉서를 나타내는 회로도.
도 5는 도 3의 제어부를 나타내는 회로도.
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 동작 모드에 따라 글로벌 데이터 라인을 구별하여 데이터 입출력핀으로 출력하는 데이터 출력 회로에 관한 것이다.
일반적으로, DDR SDRAM과 같은 반도체 메모리 장치의 경우, 32개의 데이터 입출력핀(DQ)과 32개의 글로벌 입출력 라인(gio)을 구비하여 X32, X16, X8 데이터 폭 옵션을 지원한다.
여기서, 동작 모드 X32는 32개의 데이터 입출력핀(DQ)을 사용하고, 동작 모드 X16은 16개의 데이터 입출력핀(DQ)을 사용하며, 동작 모드 X8은 8개의 데이터 입출력핀(DQ)을 사용한다.
이에따라, 반도체 메모리 장치에서 데이터를 리드하는 경우, 동작 모드 즉, 데이터 폭 옵션에 따라 글로벌 입출력 라인(gio)별로 해당 데이터 입출력핀(DQ)의 할당이 달라질수 있다. 예컨데, 동작 모드 X32에서는 각 글로벌 입출력 라인(gio)으로부터 출력된 데이터 신호들이 데이터 입출력핀(DQ)과 일대일로 연결되어 전달되는 반면, 동작 모드 X16 또는 X8에서는 복수의 글로벌 입출력 라인(gio)으로 출력된 데이터신호 중 어느 하나가 선택되어 특정 데이터 입출력핀(DQ)으로 전달된다. 이러한 멀티플렉싱 과정을 수행하여 데이터를 선택하고 데이터 입출력핀(DQ)으로 전달하는 회로가 데이터 출력 회로이다.
도 1은 종래의 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블로도로써, 4개의 글로벌 입출력 라인(gio<0:3>)에 대응하여 멀티플렉싱을 수행하여 동작 모드(X32, X16, X8)를 지원하는 구조를 나타낸다. 따라서, 도 1과 같은 데이터 출력 회로가 8개가 더 구비된다.
도 1을 참조하면, 데이터 출력 회로(1)는 멀티플렉서 회로(10)와 멀티플렉서 구동부(20)를 포함하여 구성된다.
멀티플렉서 회로(10)는 출력단이 노드 A에 공통으로 연결된 X32 멀티플렉서(12)와 X16 멀티플렉서(14) 및 X8 멀티플렉서(16)를 포함한다.
X32 멀티플렉서(12)는 동작 모드 X32에 응답하여 글로벌 입출력 라인(gio<0>)의 데이터를 선택하여 출력하고, X16 멀티플렉서(14)는 동작 모드 X16에 응답하여 글로벌 입출력 라인(gio<0:1>)의 데이터 중 어느 하나를 선택하여 출력하고, X8 멀티플렉서(16)는 동작 모드 X8에 응답하여 글로벌 입출력 라인(gio<0:3>)의 데이터 중 어느 하나를 선택하여 출력한다.
멀티플렉서 구동부(20)은 노드 A로부터 출력되는 데이터 신호를 증폭시킨 먹스 출력 신호(MXOUT)를 데이터 입출력핀(DQ)로 전달한다.
도 2a 내지 2c는 도 1의 멀티플렉서 회로(10)를 구성하는 X32 멀티플렉서(12)와 X16 멀티플렉서(14) 및 X8 멀티플렉서(16)의 구성을 각각 나타내는 도면들이다.
먼저, 도 2a를 참조하면, X32 멀티플렉서(12)는 글로벌 입출력 라인(gio<0>)의 데이터 신호를 입력받는 삼상태 인버터(tri-state inverter; INV1)를 포함하고, 삼상태 인버터(INV1)로 동작 모드 X32와, 반전된 동작 모드 X32를 인가하여 삼상태 인버터(INV1)의 출력을 제어한다. 따라서, X32 멀티플렉서(12)는 글로벌 입출력 라인(gio<0>)의 데이터 신호를 출력한다.
다음, 도 2b를 참조하면, X16 멀티플렉서(14)는 글로벌 입출력 라인(gio<0:1>)의 데이터 신호를 각각 입력받는 삼상태 인버터(INV2, INV3)를 포함하고, 동작 모드 X16에서 데이터 선택 신호로 인가되는 제 1 어드레스 신호(addA)에 의해 삼상태 인버터(INV2, INV3)의 출력을 제어한다.
따라서, X16 멀티플렉서(14)는 글로벌 입출력 라인(gio<0:1>)의 데이터 신호 중 어느 하나의 신호를 출력한다. 즉, 제 1 어드레스 신호(addA)가 하이이면, 삼상태 인버터(INV2)를 턴온시켜 글로벌 입출력 라인(gio<0>)의 데이터 신호를 출력하고, 제 1 어드레스 신호(addA)가 로우이면, 삼상태 인버터(INV3)를 턴온시켜 글로벌 입출력 라인(gio<1>)의 데이터 신호를 출력한다.
이어서, 도 2c를 참조하면, X8 멀티플렉서(16)는 글로벌 입출력 라인(gio<0:3>)의 데이터 신호를 각각 입력받는 삼상태 인버터(INV4, INV5, INV6, INV7)를 포함하고, 동작 모드 X8에서 데이터 선택 신호로 인가되는 제 1 및 제 2 어드레스 신호(addA, addB)에 의해 삼상태 인버터(INV4, INV5, INV6, INV7)의 출력을 제어한다.
따라서, X8 멀티플렉서(16)는 글로벌 입출력 라인(gio<0:3>)의 데이터 신호 중 어느 하나의 신호를 출력한다. 즉, 제 1 및 제 2 어드레스 신호(addA, addB)가 모두 하이이면 삼상태 인버터(INV4)를 턴온시켜 글로벌 입출력 라인(gio<0>)의 데이터 신호를 출력하고, 제 1 어드레스 신호(addA)가 로우이고 제 2 어드레스 신호 (addB)가 하이이면 삼상태 인버터(INV5)를 턴온시켜 글로벌 입출력 라인(gio<1>)의 데이터 신호를 출력한다. 그리고, 제 1 어드레스 신호(addA)가 하이이고 제 2 어드드레스 신호(addB)가 로우이면 삼상태 인버터(INV6)를 턴온시켜 글로벌 입출력 라인(gio<2>)의 데이터 신호를 출력하고, 제 1 및 제 2 어드레스 신호(addA, addB)가 모드 로우이면 삼상태 인버터(INV7)를 턴온시켜 글로벌 입출력 라인(gio<3>)의 데이터 신호를 출력한다.
이와 같이, 종래의 데이터 출력 회로는 복수개의 멀티플렉서(X32, X16, X8) 를 구비하고 동작 모드에 따라 그 중 어느 하나를 선택적으로 동작시켜 해당하는 글로벌 입출력 라인의 신호를 선택하여 출력하고 멀티플레서 구동부(20)에 의해 증폭시켜 데이터 입출력핀(DQ)으로 전달한다.
그러나, 종래의 데이터 출력 회로는 글로벌 입출력 라인(gio<0:3>)의 데이터 신호 중에서 일부 신호, 예를 들면, 글로벌 입출력 라인(gio<0>) 데이터 신호가 복수개의 멀티플렉서(X32 멀티플렉서(12), X16 멀티플렉서(14) 및 X8 멀티플렉서(16))에 공통으로 입력되므로 글로벌 입출력 라인(gio<0>)의 전체 로딩이 커지며 이로 인하여 지연이 발생하는 문제가 있다.
또한, 출력단 노드 A의 신호는 멀티플렉서 구동부(20)의 게이트 캡(gate cap) 뿐만아니라 인접한 멀티플렉서 회로(10)를 구성하는 복수개의 멀티플렉서(X32 멀티플렉서(12), X16 멀티플렉서(14) 및 X8 멀티플렉서(16))에 연결되어 있으므로 이들에 존재하는 정션 캡(junction cap)의 영향을 받아 지연이 커지는 문제가 있다.
이러한 지연의 증가는 결국 반도체 메모리 장치의 데이터 리드 속도를 저하시켜 고속화에 걸림돌로 작용한다.
따라서, 본 발명의 목적은 다양한 동작 모드를 지원하는 단일 멀티플렉서를구현하고, 제어부를 통해 동작 모드 신호 및 데이터 선택 신호에 의해 제어신호를 생성하여 단일 멀티플렉서의 출력을 제어함으로써 글로벌 입출력 라인의 로딩을 줄여 데이터 리드 속도를 개선하는 반도체 메모리 장치의 데이터 출력 회로를 제공하 는 데 있다.
또한, 본 발명의 다른 목적은 단일 멀티플렉서를 구현함으써, 멀티플렉서에서 출력되는 신호의 정션 캡을 감소시켜 데이터 리드 속도를 개선하는 반도체 메모리 장치의 데이터 출력 회로를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 단일 멀티플렉서를 구현함으로써, 데이터 출력 회로의 크기를 개선하는 반도체 메모리 장치의 데이터 출력 회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 복수개의 글로벌 입출력 라인은 제어신호에 의하여 선택적으로 출력 가능한 멀티플렉서; 데이터 폭에 대응되는 동작 모드 신호와 데이터 선택을 위해 제공되는 어드레스 신호로써 상기 제어신호를 생성하여 상기 멀티플렉서로 제공하는 제어부; 및 상기 멀티플렉서의 출력을 증폭하여 데이터 입출력핀으로 전달하는 멀티플렉서구동부;를 포함하여 구성됨을 특징으로 한다.
상기 멀티플렉서는 상기 각 글로벌 입출력 라인 마다 상기 제어신호에 응답하여 해당 데이터를 선택적으로 출력시키는 스위칭 수단으로 구성됨이 바람직하다.
그리고, 상기 스위칭 수단은 상기 제어신호를 반전하는 인버터와, 일단으로 상기 인버터에 의해 반전된 상기 제어신호를 인가받고 타단으로 상기 제어신호를 인가받아 상기 데이터의 출력을 제어하는 삼상태 인버터 또는 PMOS 트랜지스터와 NMOS 트랜지스터의 입출력 단자가 서로 연결된 패스 게이트를 포함하여 구성됨이 바람직하다.
상기 제어부는 32비트 데이터 폭에 대응되는 동작 모드 X32와, 16비트 데이터 폭에 대응되는 동작 모드 X16과, 8비트 데이트 폭에 대응되는 동작 모드 X8을 포함하는 동작 모드 신호들과, 상기 멀티플렉서로 인가되는 상기 데이터를 선택하기 위한 제 1 어드레스 신호와 제 2 어드레스 신호를 포함하는 어드레스 신호들을 입력받아, 제 1 내지 제 4 제어신호 중 어느 하나의 신호를 하이로 출력한다.
그리고, 상기 제어부는 상기 동작 모드 X32인 경우와 상기 동작 모드 X16에서 상기 제 1 어드레스 신호가 로우인 경우 및, 상기 동작 모드 X8에서 상기 제 1 및 제 2 어드레스 신호가 모두 로우인 경우 하이로 출력되는 상기 제 1 제어신호를 생성하는 제 1 생성부; 상기 동작 모드 X16에서 상기 제 1 어드레스 신호가 로우인 경우 및, 상기 동작 모드 X8에서 상기 제 1 어드레스 신호가 하이이고 상기 제 2 어드레스 신호가 로우인 경우 하이로 출력되는 상기 제 2 제어신호를 생성하는 제 2 생성부; 및 상기 동작 모드 X8에서 상기 제 1 어드레스 신호가 로우이고 상기 제 2 어드레스 신호가 하이인 경우 하이로 출력되는 상기 제 3 제어신호를 생성하고, 상기 동작 모드 X8에서 상기 제 1 및 제 2 어드레스 신호가 모두 하이인 경우 하이 상태로 출력되는 상기 제 4 제어신호를 생성하는 제 3 생성부;를 포함하여 구성됨을 특징으로 한다.
여기서, 제 1 생성부는 반전된 X32 신호를 반전시키는 제 1 인버터; 반전된 X16 신호와 제 1 추가신호를 노아결합하는 제 1 노아게이트; 반전된 제 1 및 제 2 추가신호를 낸드결합하는 낸드게이트; 상기 낸드게이트의 출력과 상기 반전된 X8 신호를 노아결합하는 제 2 노아게이트; 상기 제 1 인버터의 출력과 상기 제 1 및 제 2 노아게이트의 출력을 노아결합하는 제 3 노아게이트; 및 상기 제 3 노아게이트의 출력을 반전하여 상기 제 1 제어신호를 출력하는 제 2 인버터;를 포함하여 구성된다.
그리고, 상기 제 2 생성부는 반전된 X16 신호와 반전된 제 1 추가신호를 노아결합하는 제 1 노아게이트; 제 1 추가신호와 반전된 제 2 추가신호를 낸드결합하는 낸드게이트; 상기 낸드게이트의 출력과 반전된 X8 신호를 노아결합하는 제 2 노아게이트; 상기 제 1 및 제 2 노아게이트의 출력을 노아결합하는 제 3 노아게이트; 및 상기 제 3 노아게이트의 출력을 반전하여 상기 제 2 제어신호를 출력하는 인버터;를 포함하여 구성된다.
마지막으로, 상기 제 3 생성부는 반전된 X8 신호를 반전시키는 제 1 인버터; 반전된 제 1 추가신호와 제 2 추가신호를 낸드결합하는 제 1 낸드게이트; 상기 제 1 낸드게이트의 출력을 반전시키는 제 2 인버터; 제 1 및 제 2 추가신호를 낸드결합하는 제 2 낸드게이트; 상기 제 2 낸드게이트의 출력을 반전시키는 제 3 인버터;반전된 X8 신호와 제 2 인버터의 출력을 낸드결합하는 제 3 낸드게이트; 상기 제 3 낸드게이트의 출력을 반전시켜 제 3 제어신호를 출력하는 제 4 인버터; 반전된 X8 신호와 제 3 인버터의 출력을 낸드결합하는 제 4 낸드게이트; 및 상기 제 4 낸드게이트의 출력을 반전시켜 제 4 제어신호를 출력하는 제 5 인버터;를 포함하여 구성된다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로를 나타내는 블록도이다. 4개의 글로벌 입출력 라인(gio<0:3>)에 대응하여 멀티플렉싱을 수행하여 동작 모드(X32, X16, X8)를 지원하는 구조를 나타낸다. 따라서, 도 3과 같은 데이터 출력 회로가 8개가 더 구비됨이 바람직하다.
도 3을 참조하면, 데이터 출력 회로(2)는 멀티플렉서 회로(30)와 제어부(40) 및 멀티플렉서 구동부(50)를 포함하여 구성된다.
멀티플렉서 회로(30)는 글로벌 입출력 라인(gio<0:3>)의 데이터 신호를 제어신호(SEL<0:3>)에 의해 출력을 제어한다.
제어부(40)는 동작 모드 신호(X32, X16, X8)와 데이터 선택 신호(addA, addB)에 의해 제어신호(SEL<0:3>)를 생성한다.
멀티플렉서 구동부(50)는 멀티플렉서 회로(30)으로부터 출력되는 신호를 증폭시켜 먹스 출력 신호(MXOUT)를 데이터 입출력핀(DQ)으로 전달한다.
도 4는 도 3의 멀티플렉서(30)를 나타내는 회로도이다.
도 4를 참조하면, 멀티플렉서(30)는 각 글로벌 입출력 라인(gio<0:3>)의 데이터 신호를 입력받아 제어신호(SEL<0:3>)에 의해 선택적으로 출력시키는 삼상태 인버터(INV8 내지 INV11)를 포함하여 구성된다. 이들 삼상태 인버터(INV8 내지 INV11)의 출력단은 노드 B에 공통으로 연결된다.
다시말해, 삼상태 인버터(INV8)는 제어신호(SEL<0>)가 하이일 때, 턴온되어 입력받은 글로벌 입출력 라인(gio<0>)의 신호를 출력단 노드 B로 출력한다. 마찬가지로, 삼상태 인버터(INV9)는 제어신호(SEL<1>)가 하이일 때, 삼상태 인버 터(INV10)는 제어신호(SEL<2>)가 하이일 때, 삼상태 인버터(INV11)는 제어신호(SEL<3>)가 하이일 때, 각각 턴온되어 글로벌 입출력 라인(gio<1:3>)의 신호를 출력단 노드 B로 출력한다.
이를위해, 제어부(40)는 동작 모드 X32에서 제어신호(SEL<0>)를 하이로 출력하고, 동작 모드 X16에서 제어신호(SEL<0:1>) 중 어느 하나의 신호를 하이로 출력하고, 동작 모드 X8에서 제어신호(SEL<0:3>) 중 어느 하나의 신호를 하이로 출력하여야 한다.
도 5는 도 3의 제어부(40)를 나타내는 회로도이다.
도 5를 참조하면, 제어부(40)는 제어신호(SEL<0>)를 생성하는 제 1 생성부(42)와 제어신호(SEL<1>)를 생성하는 제 2 생성부(44) 및 제어신호(SEL<2:3>)를 생성하는 제 3 생성부(46)를 포함하여 구성된다.
먼저, 제 1 생성부(42)는 동작 모드 X32를 반전한 X32b를 다시 반전시키는 인버터(INV12)와, 동작 모드 X16를 반전한 X16b와 제 1 어드레스 신호(addA)를 노아결합하는 노아게이트(NOR1)와, 반전된 제 1 및 제 2 어드레스 신호(addAb, addBb)를 낸드결합하는 낸드게이트(NAND1)와, 낸드게이트(NAND1)의 출력과 X8b를 노아결합하는 노아게이트(NOR2)와, 인버터(INV12)의 출력과 노아게이트(NOR1, NOR2)의 출력을 다시 노아결합하는 노아게이트(NOR3) 및 노아게이트(NOR3)의 출력을 반전하여 제어신호(SEL<0>)를 출력하는 인버터(INV13)를 포함하여 구성된다.
따라서, 제 1 생성부(42)는 동작 모드 X32와, 동작 모드 X16에서 제 1 어드레스 신호(addA)가 로우인 경우 및, 동작 모드 X8에서 제 1 및 제 2 어드레스 신 호(addA, addB)가 모두 로우인 경우에 제어신호(SEL<0>)를 하이로 출력하며, 그 외의 경우에는 제어신호(SEL<0>)를 로우로 출력한다.
다음, 제 2 생성부(44)는 동작 모드 X16를 반전시킨 X16b와 반전된 제 1 어드레스 신호(addAb)를 노아결합하는 노아게이트(NOR4)와, 제 1 어드레스 신호(addA)와 반전된 제 2 어드레스 신호(addBb)를 낸드결합하는 낸드게이트(NAND2)와, 낸드게이트(NAND2)의 출력과 동작 모드 X8를 반전시킨 X8b를 노아결합하는 노아게이트(NOR5)와, 노아게이트(NOR4, NOR5)의 출력을 다시 노아결합하는 노아게이트(NOR6) 및 노아게이트(NOR6)의 출력을 반전하여 제어신호(SEL<1>)를 출력하는 인버터(INV14)를 포함하여 구성된다.
따라서, 제 2 생성부(44)는 동작 모드 X16에서 제 1 어드레스 신호(addA)가 로우인 경우 및, 동작 모드 X8에서 제 1 어드레스 신호(addA)가 하이고 제 2 어드레스 신호(addB)가 로우인 경우에 제어신호(SEL<1>)를 하이로 출력하며, 그 외의 경우에는 제어신호(SEL<1>)를 로우로 출력한다.
다음으로, 제 3 생성부(46)는 동작 모드 X8를 반전시킨 X8b를 다시 반전시키는 인버터(INV15)와, 반전된 제 1 어드레스 신호(addAb)와 제 2 어드레스 신호(addB)를 낸드결합하는 낸드게이트(NAND3)와, 낸드게이트(NAND3)의 출력을 반전시키는 인버터(INV16)와, 제 1 및 제 2 어드레스 신호(addA, addB)를 낸드결합하는 낸드게이트(NAND4)와, 낸드게이트(NAND4)의 출력을 반전시키는 인버터(INV17)와, X8b와 인버터(INV16)의 출력을 낸드결합하는 낸드게이트(NAND5)와, 낸드게이트(NAND5)의 출력을 반전시켜 제어신호(SEL<2>)를 출력하는 인버터(INV18)와, X8b 와 인버터(INV17)의 출력을 낸드결합하는 낸드게이트(NAND6)와, 낸드게이트(NAND6)의 출력을 반전시켜 제어신호(SEL<3>)를 출력하는 인버터(INV19)를 포함하여 구성된다.
따라서, 제 3 생성부(46)는 동작 모드 X8에서 제 1 어드레스 신호(addA)가 로우이고 제 2 어드레스 신호(addB)가 하이인 경우에 제어신호(SEL<2>)를 하이로 출력하며, 동작 모드 X8에서 제 1 및 제 2 어드레스 신호(addA, addB)가 모두 하이인 경우에 제어신호(SEL<3>)를 하이로 출력한다.
이에 따라, 제어부(40)는 동작 모드에 따라 동작 모드 X32에서 제어신호(SEL<0>)를 하이로, 동작 모드 X16 모드에서는 제 1 어드레스 신호(addA0)에 따라 제어신호(SEL<0:1>) 중 어느 하나를 하이로, 동작 모드 X8에서는 제 1 및 제 2 어드레스 신호(addA, addB)에 따라 제어신호(SEL<0:3>) 중 어느 하나를 하이로 출력함으로써 멀티플렉서(30)의 삼상태 인버터(INV8 내지 INV11)를 제어하여 글로벌 입출력 라인(gio<0:3>)의 데이터 신호 중 어느 하나를 출력한다.
다시 말해, 동작 모드 X32에서는 제어신호(SEL<0>)에 의해 삼상태 인버터(INV8)가 제어되어 글로벌 입출력 라인(gio<0>)의 데이터 신호가 출력되고, 동작 모드 X16에서는 제어신호(SEL<0:1>)에 의해 삼상태 인버터(INV8 내지 INV9)가 제어되어 글로벌 입출력 라인(gio<0:1>)의 데이터 신호 중 어느 하나가 출력되며, 동작모드 X8에서는 삼상태 인버터(INV8 내지 INV11)가 제어되어 글로벌 입출력 라인(gio<0:3>)의 데이터 신호 중 어느 하나가 출력된다.
이후, 출력단 노드 B로 출력된 신호는 멀티플렉서 구동부(50)에 의해 증폭되 어 먹스 출력 신호(MXOUT)로써 데이터 입출력핀(DQ)로 전달된다.
이와 같이, 본 발명의 실시예에 의한 데이터 출력 회로는 각 글로벌 입출력라인(gio<0:3>)이 멀티플렉서(30)를 통해 출력단 노드 B에 이르기까지 모두 동일하며 짧아진 경로를 갖는다.
또한, 출력단 노드 B의 정션 캡(여기서는 인접한 멀티플렉서(30)를 구성하는 삼상태 인버터(INV8 내지 INV11))을 종래 데이터 출력 회로의 출력단 노드 A의 정션 캡(여기서는 인접한 복수개의 멀티플랙서(X32, X16, X8)를 구성하는 삼상태 인버터(INV1 내지 INV7))보다 줄임으로써 먹스 출력 신호(MXOUT)의 출력을 빠르게 하며, 멀티플렉서 구동부(50)의 사이즈를 비롯한 데이터 출력 회로의 크기를 개선하게 된다.
따라서, 본 발명에 의하면, 다양한 동작 모드를 지원하는 단일 멀티플렉서를 구현하고 제어부를 통해 동작 모드 신호 및 데이터 선택 신호에 의해 제어신호를 생헝하여 단일 멀티를렉서의 출력을 제어함으로써 글로벌 입출력 라인의 로딩을 줄인 반도체 메모리 장치의 데이터 출력 회로를 제공함으로써 데이터 리드 속도를 개선하는 효과가 있다.
또한, 본 발명에 의하면, 단일 멀티플렉서를 구현하여 멀티플렉서에서 출력되는 신호의 정션 캡을 감소시켜 먹스 출력 신호의 지연을 줄인 반도체 메모리 장치의 데이터 출력 회로를 제공함으로써 데이터 리드 속도를 개선하는 효과가 있다.
또한, 본 발명에 의하면, 단일 멀티플렉서를 구현함으로써 반도체 메모리 장 치의 크기를 개선하는 효과가 있다.
Claims (9)
- 복수개의 글로벌 입출력 라인을 제어신호에 의하여 선택적으로 출력하는 멀티플렉서;데이터 폭에 대응되는 동작 모드 신호와 데이터 선택을 위해 제공되는 어드레스 신호로써 상기 제어신호를 생성하여 상기 멀티플렉서로 제공하는 제어부; 및상기 멀티플렉서의 출력을 증폭하여 데이터 입출력핀으로 전달하는 멀티플렉서구동부;를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 1 항에 있어서,상기 멀티플렉서는상기 각 글로벌 입출력 라인 마다 상기 제어신호에 응답하여 해당 데이터를 선택적으로 출력시키는 스위칭 수단으로 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 2 항에 있어서,상기 스위칭 수단은 상기 제어신호를 반전하는 인버터와, 일단으로 상기 인버터에 의해 반전된 상기 제어신호를 인가받고 타단으로 상기 제어신호를 인가받아 상기 데이터의 출력을 제어하는 삼상태 인버터로 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 2 항에 있어서,상기 스위칭 수단은 상기 제어신호를 반전하는 인버터와, 일단으로 상기 인버터에 의해 반전된 상기 제어신호를 인가받고 타단으로 상기 제어신호를 인가받아 상기 데이터의 출력을 제어하는 PMOS 트랜지스터와 NMOS 트랜지스터의 입출력 단자가 서로 연결된 패스 게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 1 항에 있어서,상기 제어부는 32비트 데이터 폭에 대응되는 동작 모드 X32와, 16비트 데이터 폭에 대응되는 동작 모드 X16과, 8비트 데이트 폭에 대응되는 동작 모드 X8을 포함하는 동작 모드 신호들과, 상기 멀티플렉서로 인가되는 상기 데이터를 선택하기 위한 제 1 어드레스 신호와 제 2 어드레스 신호를 포함하는 어드레스 신호들을 입력받아, 제 1 내지 제 4 제어신호 중 어느 하나의 신호를 하이로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 5 항에 있어서,상기 제어부는 상기 동작 모드 X32인 경우와 상기 동작 모드 X16에서 상기 제 1 어드레스 신호가 로우인 경우 및, 상기 동작 모드 X8에서 상기 제 1 및 제 2 어드레스 신호가 모두 로우인 경우 하이로 출력되는 상기 제 1 제어신호를 생성하는 제 1 생성부;상기 동작 모드 X16에서 상기 제 1 어드레스 신호가 로우인 경우 및, 상기 동작 모드 X8에서 상기 제 1 어드레스 신호가 하이이고 상기 제 2 어드레스 신호가 로우인 경우 하이로 출력되는 상기 제 2 제어신호를 생성하는 제 2 생성부; 및상기 동작 모드 X8에서 상기 제 1 어드레스 신호가 로우이고 상기 제 2 어드레스 신호가 하이인 경우 하이로 출력되는 상기 제 3 제어신호를 생성하고, 상기 동작 모드 X8에서 상기 제 1 및 제 2 어드레스 신호가 모두 하이인 경우 하이 상태로 출력되는 상기 제 4 제어신호를 생성하는 제 3 생성부;를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 6 항에 있어서,제 1 생성부는반전된 상기 동작 모드 X32 신호를 반전시키는 제 1 인버터;반전된 상기 동작 모드 X16 신호와 상기 제 1 어드레스 신호를 입력받는 제 1 노아게이트;반전된 상기 제 1 및 제 2 어드레스 신호를 입력받는 낸드게이트;상기 낸드게이트의 출력과 반전된 상기 동작 모드 X8 신호를 입력받는 제 2 노아게이트;상기 제 1 인버터의 출력과 상기 제 1 및 제 2 노아게이트의 출력을 입력받는 제 3 노아게이트; 및상기 제 3 노아게이트의 출력을 반전하여 상기 제 1 제어신호를 출력하는 제 2 인버터;를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 6 항에 있어서,상기 제 2 생성부는반전된 상기 동작 모드 X16 신호와 반전된 상기 제 1 어드레스 신호를 입력받는 제 1 노아게이트;상기 제 1 어드레스 신호와 반전된 상기 제 2 어드레스 신호를 입력받는 낸드게이트;상기 낸드게이트의 출력과 반전된 상기 동작 모드 X8 신호를 입력받는 제 2 노아게이트;상기 제 1 및 제 2 노아게이트의 출력을 입력받는 제 3 노아게이트; 및상기 제 3 노아게이트의 출력을 반전하여 상기 제 2 제어신호를 출력하는 인버터;를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
- 제 6 항에 있어서,상기 제 3 생성부는반전된 상기 동작 모드 X8 신호를 반전시키는 제 1 인버터;반전된 상기 제 1 어드레스 신호와 상기 제 2 어드레스 신호를 입력받는 제 1 낸드게이트;상기 제 1 낸드게이트의 출력을 반전시키는 제 2 인버터;상기 제 1 및 제 2 어드레스 신호를 입력받는 제 2 낸드게이트;상기 제 2 낸드게이트의 출력을 반전시키는 제 3 인버터;반전된 상기 동작 모드 X8 신호와 제 2 인버터의 출력을 입력받는 제 3 낸드게이트;상기 제 3 낸드게이트의 출력을 반전시켜 상기 제 3 제어신호를 출력하는 제 4 인버터;반전된 상기 동작 모드 X8 신호와 제 3 인버터의 출력을 입력받는 제 4 낸드게이트; 및상기 제 4 낸드게이트의 출력을 반전시켜 상기 제 4 제어신호를 출력하는 제 5 인버터;를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060086448A KR100800160B1 (ko) | 2006-09-07 | 2006-09-07 | 반도체 메모리 장치의 데이터 출력 회로 |
| US11/776,649 US7948808B2 (en) | 2006-09-07 | 2007-07-12 | Data output circuit for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060086448A KR100800160B1 (ko) | 2006-09-07 | 2006-09-07 | 반도체 메모리 장치의 데이터 출력 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100800160B1 true KR100800160B1 (ko) | 2008-02-01 |
Family
ID=39169482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060086448A KR100800160B1 (ko) | 2006-09-07 | 2006-09-07 | 반도체 메모리 장치의 데이터 출력 회로 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7948808B2 (ko) |
| KR (1) | KR100800160B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7974142B2 (en) * | 2007-09-04 | 2011-07-05 | Hynix Semiconductor Inc. | Apparatus and method for transmitting/receiving signals at high speed |
| KR100945929B1 (ko) * | 2008-03-17 | 2010-03-05 | 주식회사 하이닉스반도체 | 데이터 출력회로 |
| KR101001143B1 (ko) * | 2009-04-30 | 2010-12-17 | 주식회사 하이닉스반도체 | 비휘발성 메모리장치 및 이의 동작방법 |
| US9263151B2 (en) * | 2011-02-15 | 2016-02-16 | Cavium, Inc. | Memory interface with selectable evaluation modes |
| JP5972549B2 (ja) * | 2011-09-29 | 2016-08-17 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| KR102184706B1 (ko) * | 2014-11-10 | 2020-12-01 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 구동방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050034383A (ko) * | 2003-10-09 | 2005-04-14 | 삼성전자주식회사 | 입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형반도체 메모리 장치 및 이에 대한 데이터 입출력 방법 |
| KR20050052725A (ko) * | 2003-12-01 | 2005-06-07 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406525A (en) * | 1994-06-06 | 1995-04-11 | Motorola, Inc. | Configurable SRAM and method for providing the same |
| US5610864A (en) * | 1994-12-23 | 1997-03-11 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
| US6233173B1 (en) * | 1997-12-12 | 2001-05-15 | Micron Technology, Inc. | Apparatus and method for selecting data bits read from a multistate memory |
| GB2381103B (en) * | 1997-12-17 | 2003-06-04 | Fujitsu Ltd | Memory access methods and devices for use with random access memories |
| US6064600A (en) * | 1999-03-01 | 2000-05-16 | Micron Technology, Inc. | Methods and apparatus for reading memory device register data |
| KR20010054743A (ko) | 1999-12-08 | 2001-07-02 | 윤종용 | 이중 언더필 영역을 포함하는 반도체 패키지 |
| US6674172B2 (en) | 2001-05-08 | 2004-01-06 | International Business Machines Corporation | Flip-chip package with underfill having low density filler |
| US6724091B1 (en) | 2002-10-24 | 2004-04-20 | Intel Corporation | Flip-chip system and method of making same |
| KR100543908B1 (ko) * | 2003-05-30 | 2006-01-23 | 주식회사 하이닉스반도체 | 저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는동기식 반도체 메모리 장치 |
| KR100542712B1 (ko) * | 2003-08-25 | 2006-01-11 | 주식회사 하이닉스반도체 | 동기형 디램의 라이트 패스 구조 |
| KR100567065B1 (ko) * | 2004-04-28 | 2006-04-04 | 주식회사 하이닉스반도체 | 메모리 장치용 입력 회로 |
| JP4378227B2 (ja) | 2004-06-08 | 2009-12-02 | 富士通株式会社 | フリップチップ実装方法 |
| US6965520B1 (en) * | 2004-08-03 | 2005-11-15 | Texas Instruments Incorporated | Delay system for generating control signals in ferroelectric memory devices |
| KR100757925B1 (ko) * | 2006-04-05 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 출력 장치 및 제어방법 |
-
2006
- 2006-09-07 KR KR1020060086448A patent/KR100800160B1/ko not_active IP Right Cessation
-
2007
- 2007-07-12 US US11/776,649 patent/US7948808B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050034383A (ko) * | 2003-10-09 | 2005-04-14 | 삼성전자주식회사 | 입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형반도체 메모리 장치 및 이에 대한 데이터 입출력 방법 |
| KR20050052725A (ko) * | 2003-12-01 | 2005-06-07 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080062772A1 (en) | 2008-03-13 |
| US7948808B2 (en) | 2011-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100800160B1 (ko) | 반도체 메모리 장치의 데이터 출력 회로 | |
| KR20040098904A (ko) | 메모리소자의 데이터 입력장치 | |
| US7532538B2 (en) | Tri-state output driver arranging method and memory device using the same | |
| KR100230415B1 (ko) | 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법 | |
| KR20150007507A (ko) | 반도체 장치 및 그의 구동방법 | |
| US20150071009A1 (en) | Semiconductor device | |
| US7508731B2 (en) | Semiconductor memory device with a fixed burst length having column control unit | |
| KR100753099B1 (ko) | 반도체 메모리 장치 | |
| KR100532471B1 (ko) | 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법 | |
| KR100936792B1 (ko) | 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로 및방법 | |
| JP2010055736A (ja) | データ入力回路及びこれを備える半導体メモリ装置 | |
| KR102029025B1 (ko) | 반도체 메모리 장치 | |
| JP4941644B2 (ja) | 半導体メモリ装置 | |
| KR100772708B1 (ko) | 반도체 메모리 장치 | |
| JP2007095255A (ja) | メモリ装置の書き込み回路 | |
| JP2009086830A (ja) | メモリコントローラ | |
| US7151699B2 (en) | Semiconductor memory device | |
| KR100949266B1 (ko) | 반도체 메모리 장치 | |
| US8036045B2 (en) | Data output control circuit | |
| KR100772713B1 (ko) | 데이터 출력 제어 장치 및 이를 포함하는 반도체 메모리장치 | |
| KR20120003247A (ko) | 테스트 신호 생성장치, 이를 이용하는 반도체 메모리 장치 및 이의 멀티 비트 테스트 방법 | |
| KR20100011309A (ko) | 오토 프리차지 신호 생성회로 | |
| JP2008084516A (ja) | 半導体メモリ装置 | |
| KR100818102B1 (ko) | 컬럼 어드레스 선택 신호 발생 회로 | |
| KR100911874B1 (ko) | 리드 드라이버 제어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111221 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20121224 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |