KR100949266B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 워드라인의 구동 시점이 데이터의 증폭 시점보다 빠르게 하는 반도체 메모리 장치 및 그 구동 방법을 제공하기 위한 것으로, 이를 위해 여분셀 행 활성화 신호, 정상 행 활성화 신호, 정상 블록 선택 신호, ×16 정의 신호 및 테스트 제어 신호에 응답하여, 제1 블록 선택 신호와, 상기 제1 블록 선택 신호보다 빠르게 활성화되는 제2 블록 선택 신호를 출력하는 블록 선택 신호 생성부, 상기 제1 블록 선택 신호에 대응하여, 비트라인 감지증폭기를 구동하는 비트라인 감지증폭기 제어부 및 상기 제2 블록 선택 신호에 대응하여, 워드라인을 구동하는 워드라인 구동부를 포함함으로써, 안정적인 데이터 증폭 동작을 지원한다.
어드레스, 워드라인, 비트라인, 제어

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 워드라인이 비트라인 감지 증폭기보다 빠르게 구동되는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 복수의 메모리 셀(memory cell)을 포함하며, 메모리 셀의 데이터(data)를 읽거나(read), 쓰기(write) 위해 워드라인(word line)과 비트라인(bit line)을 구비한다. 이중 워드라인은 메모리 셀과 비트라인을 연결하는 스위치(switch)로서, 트랜지스터(transistor)로 제조된다. 또한, 워드라인은 액티브 커맨드(active command)와 복수의 행 어드레스(row address)에 대응하여 구동 또는 비구동한다. 이를 위해, 반도체 메모리 장치는 워드라인을 제어하는 제어부를 더 구비하고 있다.
도 1은 종래기술에 따라 워드라인을 제어하기 위해 구비된 제어부를 나타낸 블록(block)도이다.
도 1과 같이, 제어부는 블록 선택 신호 생성부(11), 여분셀(redundancy memory cell) 제어 신호 생성부(12), 워드라인 제어 신호 생성부(13), 제1 내부 어드레스 신호 생성부(14), 제2 내부 어드레스 신호 생성부(15), 제3 내부 어드레스 신호 생성부(16), 제4 내부 어드레스 신호 생성부(17) 및 워드라인 드라이버 제어부(18)를 포함하며, 이들을 더욱 자세하게 설명하면 다음과 같다.
먼저, 블록 선택 신호 생성부(11)는 여분셀 행 활성화 신호(rxeb), 정상 행 활성화 신호(nxeb), 정상 블록 선택 신호(lax9abc), ×16 정의 신호(laxd) 및 테스트 제어 신호(tallwd)를 입력받아, 블록 선택 신호(bsb), 정상 매트 선택 신호(nxen) 및 비트라인 레벨 동등화 신호(bleq)를 생성한다.
여기서, 입력신호로서, 여분셀 행 활성화 신호(rxeb)는 행 어드레스에 의해 여분셀 영역이 선택될 경우 활성화되는 신호이고, 정상 행 활성화 신호(nxeb)는 정상셀 영역이 선택될 경우 활성화되는 신호이다. 그리고, ×16 정의 신호(laxd)는 ×4 및 ×8 동작에서는 비활성화되고, ×16 동작을 지원할 경우에 활성화되는 신호이고, 정상 블록 선택 신호(lax9abc)는 선택되는 어드레스가 정상셀 영역에 대응할 경우 블록을 선택하는 신호이며, 테스트 제어 신호(tallwd)는 테스트를 정의하는 신호이다. 그리고, 출력신호로서, 블록 선택 신호(bsb)는 메모리 셀의 군집에 해당하는 블록을 선택하는 신호이고, 정상 매트 선택 신호(nxen)는 블록 내 포함되는 매트(mat)를 선택하기 위한 신호이며, 비트라인 레벨 동등화 신호(bleq)는 비트라인의 레벨을 동등화시키는 신호이다.
이와 같은 신호들을 생성하기 위해, 블록 선택 신호 생성부(11)는 다음과 같은 회로도로 설계된다.
도 2는 도 1의 블록 선택 신호 생성부(11)를 나타낸 회로도이다.
도 2와 같이, 블록 선택 신호 생성부(11)는 정상 행 활성화 신호(nxeb)를 반전하는 제1 인버터(INV1), 정상 블록 선택 신호(lax9abc)와 제1 인버터(INV1)의 출력을 입력으로 하는 제1 낸드 게이트(NAND1), 테스트 제어 신호(tallwd)를 반전하는 제2 인버터(INV2), 제2 인버터(INV2)의 출력과 제1 낸드 게이트(NAND1)의 출력을 입력으로 하여 정상 매트 선택 신호(nxen)로 출력하는 제2 낸드 게이트(NAND2)를 포함한다. 또한, 여분셀 행 활성화 신호(rxeb)와 제2 낸드 게이트(NAND2)의 출력을 입력으로 하는 제3 낸드 게이트(NAND3), ×16 정의 신호(laxd)와 제3 낸드 게이트(NAND3)의 출력을 입력으로 비트라인 레벨 동등화 신호(bleq)로 출력하는 제4 낸드 게이트(NAND4), 제4 낸드 게이트(NAND4)의 출력을 드라이빙(driving)하여 블록 선택 신호(bsb)로 출력하는 제3 인버터(INV3)와 제4 인버터(INV4)를 포함한다.
계속해서 도 1을 참조하면, 여분셀 제어 신호 생성부(12)는 여분셀 블록 선택 신호(xhitb), 테스트 제어 신호(tallwd) 및 제2 구동 소스 신호(xdecen)를 입력으로, 여분셀 행 활성화 신호(rxeb) 및 제2 신호 생성부(18C)의 제1 구동 신호(rwlen)를 생성한다. 여기서, 입력신호로서, 여분셀 블록 선택 신호(xhitb)는 선택되는 어드레스가 여분셀 영역에 대응할 경우 블록을 선택하는 신호이고, 제2 구동 소스 신호(xdecen)는 서브 워드라인 구동 신호(fxb)를 생성하는 제2 신호 생성부의 구동 소스 신호이다. 그리고, 출력신호로서, 여분셀 행 활성화 신호(rxeb)는 여분셀 영역이 선택될 경우 활성화되는 신호이고, 제2 신호 생성부(18B)의 제1 구동 신호(rwlen)는 여분셀 워드라인 구동 신호(rmwlb)를 생성하는 제3 신호 생성부의 구동 신호이다.
이와 같은 신호들을 생성하기 위해, 여분셀 제어신호 생성부(12)는 다음과 같은 회로도로 설계된다.
도 3은 도 1의 여분셀 제어신호 생성부(12)를 나타낸 회로도이다.
도 3과 같이, 여분셀 제어신호 생성부(12)는 여분셀 블록 선택 신호(xhitb)를 지연하여 여분셀 행 활성화 신호(rxeb)로 출력하는 제1 인버터(INV5)와 제2 인버터(INV6), 테스트 제어 신호(tallwd)를 반전하는 제3 인버터(INV7), 제2 인버터(INV6)의 출력과 제3 인버터(INV7)의 출력을 입력으로 하는 제1 낸드 게이트(NAND5), 제2 구동 소스 신호(xdecen)와 제1 낸드 게이트(NAND5)의 출력을 입력으로 하는 제2 낸드 게이트(NAND6) 및 제2 낸드 게이트(NAND6)의 출력을 반전하여 제2 신호 생성부(18B)의 제1 구동 신호(rwlen)로 출력하는 제4 인버터(INV8)를 포함한다.
계속해서, 도 1을 참조하면 워드라인 제어 신호 생성부(13)는 제1 프리차지 신호(r1acb), 제2 프리차지 신호(r2acb), 블록 선택 신호(bsb) 및 정상 매트 선택 신호(nxen)를 입력으로, 워드라인 비구동 제어 신호(wloff), 제1 구동 소스 신호(mwden) 및 제2 구동 소스 신호(xdecen)를 생성한다. 여기서, 입력신호로서, 제1 프리차지 신호(r1acb)는 반도체 메모리 장치의 프리차지 동작시 활성화되는 신호이고, 제2 프리차지 신호(r2acb)도 프리차지 동작시 활성화되도, 제1 프리차지 신 호(r1acb) 보다 늦게 활성화되는 신호이다. 그리고, 출력신호로서, 워드라인 비구동 제어 신호(wloff)는 워드라인 드라이버를 제어하는 신호들(mwlb, rmwlb, fxb)의 비활성화를 정의하는 신호이고, 제1 구동 소스 신호(mwden)는 메인 워드라인 구동 신호(mwlb)를 생성하는 제1 신호 생성부의 구동 소스 신호이다.
이와 같은 신호들을 생성하기 위해, 워드라인 제어 신호 생성부(13)는 다음과 같은 회로도로 설계된다.
도 4는 도 1의 워드라인 제어 신호 생성부(13)를 나타낸 회로도이다.
도 4와 같이, 워드라인 제어 신호 생성부(13)는 블록 선택 신호(bsb)를 반전하는 제1 인버터(INV9), 제2 프리차지 신호(r2acb)를 반전하는 제2 인버터(INV10), 제1 인버터(INV9)의 출력과 제2 인버터(INV10)의 출력을 입력으로 하는 제1 낸드 게이트(NAND7), 테스트 제어 신호(tallwd)를 반전하는 제3 인버터(INV11), 제1 낸드 게이트(NAND7)의 출력과 제3 인버터(INV11)의 출력을 입력으로 하는 제2 낸드 게이트(NAND8), 제2 낸드 게이트(NAND8)의 출력을 지연하는 제4 인버터(INV12)와 제5 인버터(INV13), 제5 인버터(INV13)의 출력을 반전하여 워드라인 비구동 제어 신호(wloff)로 출력하는 제6 인버터(INV14)를 포함한다. 또한, 제1 프리차지 신호(r1acb)를 지연하는 제7 인버터(INV15)와 제8 인버터(INV16), 제3 인버터(INV11)의 출력과 제8 인버터(INV16)의 출력을 입력으로 하는 제3 낸드 게이트(NAND9), 제5 인버터(INV13)의 출력과 제3 낸드 게이트(NAND9)의 출력을 입력으로 하는 제4 낸드 게이트(NAND10), 제4 낸드 게이트(NAND10)의 출력을 반전하여 제2 구동 소스 신호(xdecen)로 출력하는 제9 인버터(INV17)를 포함한다. 또한, 정상 매트 선택 신 호(nxen)와 제7 인버터(INV15)의 출력을 입력으로 하는 제5 낸드 게이트(NAND11), 제3 인버터(INV11)의 출력과 제5 낸드 게이트(NAND11)의 출력을 입력으로 하는 제6 낸드 게이트(NAND12), 제5 인버터(INV13)의 출력과 제6 낸드 게이트(NAND12)의 출력을 입력으로 하는 제7 낸드 게이트(NAND13), 제7 낸드 게이트(NAND13)의 출력을 반전하여 제1 구동 소스 신호(mwden)로 출력하는 제10 인버터(INV18)를 포함한다.
계속해서, 도 1을 참조하면 제1 내부 어드레스 신호 생성부(14)는 2비트의 제1 어드레스 신호(lax2<0:1>), 2비트의 제2 어드레스 신호(rax2<0:1>) 및 제2 구동 소스 신호(xdecen)를 입력받아, 제3 신호 생성부(18C)의 제1 구동 신호(bax2<0:1>)를 생성한다. 여기서, 입력신호로서, 제1 어드레스 신호(lax2<0:1>)는 열 어드레스를 액티브 커맨드로 래치하여 생성한 신호이고, 제2 어드레스 신호(rax2<0:1>)는 여분셀을 선택할 것인지를 나타내는 신호이다. 그리고, 출력신호로서, 제3 신호 생성부(18C)의 제1 구동 신호(bax2<0:1>)는 서브 워드라인 구동 신호(fxb)를 생성하는 제2 신호 생성부의 구동 신호이다. 이때, 제3 신호 생성부(18C)의 제1 구동 신호(bax2<0:1>)가 제2 구동 소스 신호(xdecen)의 활성화에 대응하여 생성되기 때문에, 실질적으로 제2 구동 소스 신호(xdecen)가 서브 워드라인 구동 신호(fxb)를 생성하는 제2 신호 생성부의 구동 신호에 해당한다 할 수 있다.
그리고, 제2 내부 어드레스 신호 생성부(15)는 4비트의 제3 어드레스 신호(lax34<0:3>), 정상 매트 선택 신호(nxen) 및 ×16 정의 신호(laxd)를 입력받아, 메인 워드라인 구동 신호(mwlb)를 생성하는 제1 신호 생성부의 제1 구동 신호(bax34<0:3>)를 생성한다. 여기서, 제3 어드레스 신호(lax34<0:3>)는 열 어드레 스에서 파생된 신호로, 워드라인의 정보를 포함하는 신호이다.
그리고, 제3 내부 어드레스 신호 생성부(16)는 4비트의 제4 어드레스 신호(lax56<0:3>) 및 ×16 정의 신호(laxd)를 입력받아, 상술한 제1 신호 생성부의 제2 구동 신호(bax56<0:3>)를 생성한다. 여기서, 제4 어드레스 신호(lax56<0:3>)는 열 어드레스에서 파생된 신호로, 워드라인의 정보를 포함하는 신호이다.
그리고, 제4 내부 어드레스 신호 생성부(17)는 4비트의 제5 어드레스 신호(lax78<0:3>) 및 제1 구동 소스 신호(mwden)를 입력받아, 상술한 제1 신호 생성부의 제3 구동 신호(bax78<0:3>)를 생성한다. 여기서 제5 어드레스 신호(lax78<0:3)는 열 어드레스에서 파생된 신호로, 워드라인의 정보를 포함하는 신호이다.
계속해서, 워드라인 드라이버 제어부(18)는 메인 워드라인 구동 신호(mwlb)를 생성하는 제1 신호 생성부(18A), 여분셀 워드라인 구동 신호(rmwlb)를 생성하는 제2 신호 생성부(18B) 및 서브 워드라인 구동 신호(fxb)를 생성하는 제3 신호 생성부(18C)를 포함한다. 이렇게 생성된 각 신호들(mwlb, rmwlb, fxb)은 워드라인을 구동하는 워드라인 드라이버에 입력되어 해당하는 워드라인을 구동한다.
이상, 종래기술에 따라 워드라인을 제어하기 위해 구비된 제어부를 설명하였다.
한편, 도 1을 참조하면, 블록 선택 신호(bsb)가 비트라인 감지증폭기 제어부(19)에 전달되는 것을 확인할 수 있다. 이렇게 전달된 블록 선택 신호(bsb)는 비트라인 감지증폭기를 제어하여, 해당하는 워드라인의 구동에 따른 데이터 공유시, 상기 데이터를 증폭한다. 이때, 선행되어야 하는 것이, 블록 선택 신호(bsb)에 의해 비트라인 감지증폭기가 구동되어 데이터를 증폭하는 시점보다 먼저 데이터가 비트라인에 실려야 한다는 것이다.
이를 중점사항으로 종래기술을 파악해 보면, 워드라인 제어 신호 생성부(13)에 입력되는 블록 선택 신호(bsb)가 6개의 논리 로직(logic)을 거쳐 워드라인 비구동 제어 신호(wloff)를 비활성화시키고, 7개의 논리 로직을 거쳐 제2 구동 소스 신호(xdecen)를 활성화시키는 것을 알 수 있다. 또한, 7개의 논리 로직을 거쳐 제1 구동 소스 신호(mwden)를 활성화시키는 것을 알 수 있다. 이들은 논리 로직의 개수가 증가할수록, 신호 지연도 함께 증가하는바, 그만큼 워드라인의 구동 시점이 늦어진다는 것을 의미한다. 특히, 워드라인 드라이버와 먼 워드라인의 일측 끝에 연결된 메모리 셀은, 워드라인의 저항에 의해 구동 시점이 늦어질 것이므로, 비트라인 감지증폭기의 동작 시점보다 워드라인의 구동 시점이 늦어진다. 이는, 복잡한 동작을 지원하며, 회로간 동작 얼라인(align)이 중요한 반도체 메모리 장치에서 오동작을 유발하는 원인으로 작용하는바, 이를 개선할 필요성이 제기되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 워드라인의 구동 시점이 데이터의 증폭 시점보다 빨라서, 안정적인 데이터 증폭 동작을 지원하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 워드라인의 구동 시점을 빠르게 하여 tRCD 특성을 향상시키는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 여분셀 행 활성화 신호, 정상 행 활성화 신호, 정상 블록 선택 신호, ×16 정의 신호 및 테스트 제어 신호에 응답하여, 제1 블록 선택 신호와, 상기 제1 블록 선택 신호보다 빠르게 활성화되는 제2 블록 선택 신호를 출력하는 블록 선택 신호 생성부, 상기 제1 블록 선택 신호에 대응하여, 비트라인 감지증폭기를 구동하는 비트라인 감지증폭기 제어부 및 상기 제2 블록 선택 신호에 대응하여, 워드라인을 구동하는 워드라인 구동부를 포함함으로써, 상기 비트라인 감지증폭기보다 워드라인을 먼저 구동시키는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은, 워드라인의 구동 시점이 데이터의 증폭 시점보다 빠르게 하여, 안정적인 데이터 증폭 동작을 지원하고, 워드라인의 구동 시점을 빠르게 하여 tRCD 특성을 향상시킨다.
따라서, 본 발명의 반도체 메모리 장치는 신뢰성 및 동작 안정성이 뛰어나며, 수율 또한 증가되는 장점을 갖는다.
실시 예를 설명하기에 앞서, 본 발명은 블록 선택 신호(bsb) - 이하, 설명의 편의를 위해 제1 블록 선택 신호라 표기함 - 보다 활성화가 빠른 제2 블록 선택 신호를 생성한 후, 제1 블록 선택 신호로 비트라인 감지증폭기를 제어하고, 제2 블록 선택 신호로 워드라인을 구동한다. 때문에, 워드라인의 구동 시점이 비트라인 감지증폭기의 구동 시점보다 빠르다.
결과적으로, 본 발명은 데이터의 공유 시점을 충분히 확보할 수 있고, 워드라인의 구동 시점이 빠르기 때문에 tRCD - 액티브 커맨드 인가에 의해 워드라인이 구동되는 시점부터, 리드 커맨드(read command)에 대응하여 리드 스트로브 신호(read strobe signal)가 활성화될 때까지의 시간을 의미 - 특성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 5와 같이, 반도체 메모리 장치는 블록 선택 신호 생성부(101), 여분셀 제어 신호 생성부(102), 워드라인 제어 신호 생성부(103), 제1 내부 어드레스 신호 생성부(104), 제2 내부 어드레스 신호 생성부(105), 제3 내부 어드레스 신호 생성부(106), 제4 내부 어드레스 신호 생성부(107), 워드라인 드라이버 제어부(108) 및 비트라인 감지증폭기 제어부(109)를 포함하며, 여기서, 여분셀 제어 신호 생성부(102), 워드라인 제어 신호 생성부(103), 제1 내부 어드레스 신호 생성부(104), 제2 내부 어드레스 신호 생성부(105), 제3 내부 어드레스 신호 생성부(106), 제4 내부 어드레스 신호 생성부(107), 워드라인 드라이버 제어부(108)는 워드라인을 구동하기 위한 워드라인 구동부(201)에 포함된다.
이들을 더욱 자세하게 설명하면 다음과 같다.
먼저, 블록 선택 신호 생성부(101)는 여분셀 행 활성화 신호(rxeb), 정상 행 활성화 신호(nxeb), 정상 블록 선택 신호(lax9abc), ×16 정의 신호(laxd) 및 테스트 제어 신호(tallwd)를 입력받아, 제1 블록 선택 신호(bsb), 제2 블록 선택 신호(bs) 정상 매트 선택 신호(nxen) 및 비트라인 레벨 동등화 신호(bleq)를 생성한다.
여기서, 입력신호로서, 여분셀 행 활성화 신호(rxeb)는 행 어드레스에 의해 여분셀 영역이 선택될 경우 활성화되는 신호이고, 정상 행 활성화 신호(nxeb)는 정상셀 영역이 선택될 경우 활성화되는 신호이다. 그리고, ×16 정의 신호(laxd)는 ×4 및 ×8 동작에서는 비활성화되고, ×16 동작을 지원할 경우에 활성화되는 신호 이고, 정상 블록 선택 신호(lax9abc)는 선택되는 어드레스가 정상셀 영역에 대응할 경우 블록을 선택하는 신호이며, 테스트 제어 신호(tallwd)는 테스트를 정의하는 신호이다. 그리고, 출력신호로서, 제1 블록 선택 신호(bsb)와 제2 블록 선택 신호(bs)는 메모리 셀의 군집에 해당하는 블록을 선택하는 신호이고, 정상 매트 선택 신호(nxen)는 블록 내 포함되는 매트(mat)를 선택하기 위한 신호이며, 비트라인 레벨 동등화 신호(bleq)는 비트라인의 레벨을 동등화시키는 신호이다.
여기서, 제2 블록 선택 신호(bs)는 제1 블록 선택 신호(bsb)보다 활성화 시점이 빠른 것이 바람직한데, 이를 위해 블록 선택 신호 생성부(101)는 다음과 같은 회로도로 설계된다.
도 6은 도 5의 블록 선택 신호 생성부(101)를 나타낸 회로도이다.
도 6과 같이, 블록 선택 신호 생성부(101)는 정상 행 활성화 신호(nxeb), 정상 블록 선택 신호(lax9abc), 테스트 제어 신호(tallwd)에 응답하여 정상 매트 선택 신호(nxen)을 생성하는 정상 매트 선택 신호(nxen) 생성부(101A), 정상 행 활성화 신호(nxeb), 정상 블록 선택 신호(lax9abc) 및 여분셀 행 활성화 신호(rxeb)에 응답하여 제2 블록 선택 신호(bs)를 생성하는 제2 블록 선택 신호(bs) 생성부(101B), 정상 행 활성화 신호(nxeb), 정상 블록 선택 신호(lax9abc) 및 여분셀 행 활성화 신호(rxeb)에 응답하여 제1 블록 선택 신호(bsb)와 비트라인 레벨 동등화 신호(bleq)를 생성하는 제1 블록 선택 신호(bsb) 생성부(101C)를 포함하며, 이들은 다음과 같다.
먼저, 정상 매트 선택 신호(nxen) 생성부(101A)는, 정상 행 활성화 신 호(nxeb)를 반전하는 제1 인버터(INV51), 정상 블록 선택 신호(lax9abc)와 제1 인버터(INV51)의 출력을 입력으로 하는 제1 낸드 게이트(NAND51), 테스트 제어 신호(tallwd)를 반전하는 제2 인버터(INV52), 제2 인버터(INV52)의 출력과 제1 낸드 게이트(NAND51)의 출력을 입력으로 하여 정상 매트 선택 신호(nxen)로 출력하는 제2 낸드 게이트(NAND52)를 포함한다.
그리고, 제2 블록 선택 신호(bs) 생성부(101B)는, 여분셀 행 활성화 신호(rxeb)와 제2 낸드 게이트(NAND52)의 출력을 입력으로 하여 제1 블록 선택 신호(bs)를 출력하는 제3 낸드 게이트(NAND53)를 포함한다.
마지막으로, 제1 블록 선택 신호(bsb) 생성부(101C)는, ×16 정의 신호(laxd)와 제3 낸드 게이트(NAND553)의 출력을 입력으로 비트라인 레벨 동등화 신호(bleq)로 출력하는 제4 낸드 게이트(NAND54), 제4 낸드 게이트(NAND54)의 출력을 드라이빙하여 제1 블록 선택 신호(bsb)로 출력하는 제3 인버터(INV53)와 제4 인버터(INV54)를 포함한다.
이렇게 생성된 신호들 중, 제2 블록 선택 신호(bsb)는 제1 블록 선택 신호(bs)에 비해 3 개의 논리 로직을 더 통과한 후에 생성되기 때문에, 제1 블록 선택 신호(bs)보다 늦게 블록 선택 신호 생성부(101)의 외부로 출력된다. 반대로 해석하면, 제1 블록 선택 신호(bs)가 제2 블록 선택 신호(bsb)보다 논리 로직 3개의 지연량만큼 빨리 블록 선택 신호 생성부(101)의 외부로 출력된다. 즉, 제1 블록 선택 신호(bs)가 제2 블록 선택 신호(bsb) 보다 활성화 시점이 빠르다.
계속해서 도 5를 참조하면, 여분셀 제어 신호 생성부(102)는 여분셀 블록 선 택 신호(xhitb), 테스트 제어 신호(tallwd) 및 제2 구동 소스 신호(xdecen)를 입력으로, 여분셀 행 활성화 신호(rxeb) 및 제2 신호 생성부(108B)의 제1 구동 신호(rwlen)를 생성한다. 여기서, 입력신호로서, 여분셀 블록 선택 신호(xhitb)는 선택되는 어드레스가 여분셀 영역에 대응할 경우 블록을 선택하는 신호이고, 제2 구동 소스 신호(xdecen)는 서브 워드라인 구동 신호(fxb)를 생성하는 제2 신호 생성부의 구동 소스 신호이다. 그리고, 출력신호로서, 여분셀 행 활성화 신호(rxeb)는 여분셀 영역이 선택될 경우 활성화되는 신호이고, 제2 신호 생성부(108B)의 제1 구동 신호(rwlen)는 여분셀 워드라인 구동 신호(rmwlb)를 생성하는 제3 신호 생성부의 구동 신호이다.
이와 같은 신호들을 생성하기 위해, 여분셀 제어신호 생성부(12)는 다음과 같은 회로도로 설계된다.
도 7은 도 5의 여분셀 제어신호 생성부(102)를 나타낸 회로도이다.
도 7과 같이, 여분셀 제어신호 생성부(102)는, 여분셀 행 활성화 신호(rxeb) 생성부(102A)와 제2 신호 생성부(108B)의 제1 구동 신호(rwlen) 생성부(102B)를 포함하며, 이들은 다음과 같다.
먼저, 여분셀 행 활성화 신호(rxeb) 생성부(102A)는, 여분셀 블록 선택 신호(xhitb)와 테스트 제어 신호(tallwd)에 응답하여 여분셀 행 활성화 신호(rxeb)를 출력하며, 이를 위해 여분셀 블록 선택 신호(xhitb)를 반전하는 제1 인버터(INV55), 테스트 제어 신호(tallwd)와 제1 인버터(INV55)의 출력을 입력으로 하여 여분셀 행 활성화 신호(rxeb)로 출력하는 제1 노어 게이트(NOR1)를 포함한다.
그리고, 제2 신호 생성부(108B)의 제1 구동 신호(rwlen) 생성부(102B)는 여분셀 블록 선택 신호(xhitb)와 테스트 제어 신호(tallwd) 및 제2 구동 소스 신호(xdecen)에 응답하여 제2 신호 생성부(108B)의 제1 구동 신호(rwlen)를 출력하며, 이를 위해 제1 노어 게이트(NOR1)의 출력을 반전하는 제2 인버터(INV56), 제2 구동 소스 신호(xdecen)와 제2 인버터(INV56)의 출력을 입력으로 하는 제1 낸드 게이트(NAND55), 제1 낸드 게이트(NAND55)의 출력을 반전하여 제2 신호 생성부(108B)의 제1 구동 신호(rwlen)로 출력하는 제3 인버터(INV57)를 포함한다.
도 7과 종래기술에 해당하는 도 3을 대조하면, 종래기술에서는 두 개의 논리 로직(INV5, INV6)을 지나 여분셀 행 활성화 신호(rxeb)가 생성되지만, 본 실시 예에서는 하나의 논리 로직(NOR1)을 지나 여분셀 행 활성화 신호(rxeb)가 생성되는 것을 확인할 수 있다. 즉, 본 실시 예에서 여분셀 행 활성화 신호(rxeb)를 생성하기 위한 논리 로직이 더 적음을 확인할 수 있다. 이는 본 실시 예에서 여분셀 행 활성화 신호(rxeb)의 생성이 더 빠른 것을 의미하는데, 열 어드레스가 정상셀이 아닌 여분셀을 선택할 경우 제2 블록 선택 신호(bs)를 보다 빠르게 생성하기 위함이다.
계속해서, 도 5을 참조하면 워드라인 제어 신호 생성부(103)는 제1 프리차지 신호(r1acb), 제2 프리차지 신호(r2acb), 제2 블록 선택 신호(bs), ×16 정의 신호(laxd), 테스트 제어 신호(tallwd) 및 정상 매트 선택 신호(nxen)를 입력으로, 워드라인 비구동 제어 신호(wloff), 제1 구동 소스 신호(mwden) 및 제2 구동 소스 신호(xdecen)를 생성한다. 여기서, 입력신호로서, 제1 프리차지 신호(r1acb)는 반 도체 메모리 장치의 프리차지 동작시 활성화되는 신호이고, 제2 프리차지 신호(r2acb)도 프리차지 동작시 활성화되도, 제1 프리차지 신호(r1acb) 보다 늦게 활성화되는 신호이다. 그리고, 출력신호로서, 워드라인 비구동 제어 신호(wloff)는 워드라인 드라이버를 제어하는 신호들(mwlb, rmwlb, fxb)의 비활성화를 정의하는 신호이고, 제1 구동 소스 신호(mwden)는 메인 워드라인 구동 신호(mwlb)를 생성하는 제1 신호 생성부의 구동 소스 신호이다.
한편, 제2 블록 선택 신호(bs)는 블록 선택 신호 생성부(101)에서 출력될 때부터 ×16 동작에 대한 정보를 갖고 있지 않다. 이는 제1 블록 선택 신호(bsb) 보다 빠르게 활성화 및 출력되기 위해 ×16 정의 신호(laxd)와 조합되지 않았기 때문이다. 이를 지속적으로 유지할 경우, 반도체 메모리 장치의 ×16 동작을 정의할 수 없으므로, 워드라인 제어 신호 생성부(103)에서 ×16 정의 신호(laxd)를 입력받아 ×16 동작을 정의한다.
이와 같은 신호들을 생성하기 위해, 워드라인 제어 신호 생성부(103)는 다음과 같은 회로도로 설계된다.
도 8은 도 5의 워드라인 제어 신호 생성부(103)를 나타낸 회로도이다.
도 8과 같이, 워드라인 제어 신호 생성부(103)는 워드라인 비구동 제어 신호(wloff) 생성부(103A), 제2 구동 소스 신호(xdecen) 생성부(103B) 및 제1 구동 소스 신호(mwden) 생성부(103C)를 포함하며, 이들은 다음과 같다.
먼저, 워드라인 비구동 제어 신호(wloff) 생성부(103A)는 제2 프리차지 신호(r2acb)와 ×16 정의 신호(laxd)와 테스트 제어 신호(tallwd)와 제2 블록 선택 신호(bs)에 응답하여 워드라인 비구동 제어 신호(wloff)로 출력하며, 이를 위해 제2 프리차지 신호(r2acb)를 반전하는 제1 인버터(INV58), ×16 정의 신호(laxd)와 제1 인버터(INV58)의 출력을 입력으로 하는 제1 낸드 게이트(NAND56), 테스트 제어 신호(tallwd)를 반전하는 제2 인버터(INV59), 제1 낸드 게이트(NAND56)의 출력과 제2 인버터(INV59)의 출력을 입력으로 하는 제2 낸드 게이트(NAND57), 제2 블록 선택 신호(bs)와 제2 낸드 게이트(NAND57)의 출력을 입력으로 하는 제3 낸드 게이트(NAND58), 제3 낸드 게이트(NAND58)의 출력을 드라이빙하여 워드라인 비구동 제어 신호(wloff)로 출력하는 제3 인버터(INV60)과 제4 인버터(INV61)를 포함한다.
다음으로, 제2 구동 소스 신호(xdecen) 생성부(103B)는, 제1 프리차지 신호(r1acb)와 제2 프리차지 신호(r2acb)와 ×16 정의 신호(laxd)와 테스트 제어 신호(tallwd)에 응답하여 제2 구동 소스 신호(xdecen)를 출력하며, 이를 위해 제1 프리차지 신호(r1acb)를 반전하는 제5 인버터(INV62), ×16 정의 신호(laxd)와 제5 인버터(INV62)의 출력을 입력으로 하는 제4 낸드 게이트(NAND59), 제2 인버터(INV59)의 출력과 제4 낸드 게이트(NAND59)의 출력을 입력으로 하는 제5 낸드 게이트(NAND60), 제4 인버터(INV60)의 출력과 제5 낸드 게이트(NAND60)의 출력을 입력으로 하는 제6 낸드 게이트(NAND61) 및 제6 낸드 게이트(NAND61)의 출력을 반전하여 제2 구동 소스 신호(xdecen)로 출력하는 제6 인버터(INV63)를 포함한다.
마지막으로, 제1 구동 소스 신호(mwden) 생성부(103C)는, 제1 프리차지 신호(r1acb)와 제2 프리차지 신호(r2acb)와 ×16 정의 신호(laxd)와 테스트 제어 신호(tallwd)와 제2 블록 선택 신호(bs)와 정상 매트 선택 신호(nxen)에 응답하여 제 1 구동 소스 신호(mwden)를 출력하며, 이를 위해 제1 프리차지 신호(r1acb)와 제4 낸드 게이트(NAND59)의 출력을 입력으로 하는 제1 노어 게이트(NOR2), 정상 매트 선택 신호(nxen)와 제1 노어 게이트(NOR2)의 출력을 입력으로 하는 제7 낸드 게이트(NAND62), 제2 인버터(INV59)의 출력과 제7 낸드 게이트(NAND62)의 출력을 입력으로 하는 제8 낸드 게이트(NAND63), 제4 인버터(INV60)의 출력과 제8 낸드 게이트(NAND63)의 출력을 입력으로 하는 제9 낸드 게이트(NAND64), 제9 낸드 게이트(NAND64)의 출력을 반전하여 제1 구동 소스 신호(mwden)로 출력하는 제7 인버터(INV64)를 포함한다.
도 8과 종래기술에 해당하는 도 4를 대조하면, 종래기술에서는 블록 선택 신호(bsb)가 6개의 논리 로직을 거쳐 워드라인 비구동 제어 신호(wloff)를 비활성화시키는 반면, 본 실시 예에서는 제2 블록 선택 신호(bs)가 3개의 논리 로직(NAND58, INV60, INV61)만을 거쳐 워드라인 비구동 제어 신호(wloff)를 비활성화시키는 것을 확인할 수 있다. 즉, 본 실시 예에서 워드라인 비구동 제어 신호(wloff)를 비활성화하기 위한 논리 로직이 더 적음을 확인할 수 있다. 때문에, 종래기술보다 본 실시 예에서 워드라인 비구동 제어 신호(wloff)의 비활성화가 더 빠르다.
또한, 종래기술에서는 블록 선택 신호(bsb)가 7개의 논리 로직을 거쳐 제2 구동 소스 신호(xdecen)를 활성화시키는 반면, 본 실시 예에서는 제2 블록 선택 신호(bs)가 4개의 논리 로직(NAND58, INV60, NAND61, INV63)만을 거쳐 제2 구동 소스 신호(xdecen)를 활성화시키는 것을 확인할 수 있다. 때문에, 종래기술보다 본 실시 예에서 제2 구동 소스 신호(xdecen)의 활성화가 빠르다.
또한, 종래기술에서는 블록 선택 신호(bsb)가 7개의 논리 로직을 거쳐 제1 구동 소스 신호(mwden)를 활성화시키는 반면, 본 실시 예에서는 제2 블록 선택 신호(bs)가 4개의 논리 로직(NAND58, INV60, NAND61, INV63)만을 거쳐 제1 구동 소스 신호(mwden)를 활성화시키는 것을 확인할 수 있다. 때문에, 종래기술보다 본 실시 예에서 제1 구동 소스 신호(mwden)의 활성화가 빠르다.
계속해서, 도 5를 참조하면 제1 내부 어드레스 신호 생성부(104)는 2비트의 제1 어드레스 신호(lax2<0:1>), 2비트의 제2 어드레스 신호(rax2<0:1>) 및 제2 구동 소스 신호(xdecen)를 입력받아, 제3 신호 생성부(108C)의 제1 구동 신호(bax2<0:1>)를 생성한다. 여기서, 입력신호로서, 제1 어드레스 신호(lax2<0:1>)는 열 어드레스를 액티브 커맨드로 래치하여 생성한 신호이고, 제2 어드레스 신호(rax2<0:1>)는 여분셀을 선택할 것인지를 나타내는 신호이다. 그리고, 출력신호로서, 제3 신호 생성부(108C)의 제1 구동 신호(bax2<0:1>)는 서브 워드라인 구동 신호(fxb)를 생성하는 제2 신호 생성부의 구동 신호이다.
이와 같은 신호들을 생성하기 위해, 제1 내부 어드레스 신호 생성부(104)는 다음과 같은 회로도로 설계된다.
도 9는 도 5의 제1 내부 어드레스 신호 생성부(104)를 나타낸 회로도이다.
도 9와 같이, 제1 내부 어드레스 신호 생성부(104)는 1비트의 제2 어드레스 신호(rax2<1>)를 반전하는 제1 인버터(INV65), 1비트의 제1 어드레스 신호(lax2<0>)와 제1 인버터(INV65)의 출력을 입력으로 하는 제1 낸드 게이 트(NAND65), 다른 1비트의 제2 어드레스 신호(rax2<1>)를 반전하는 제2 인버터(INV66), 제1 낸드 게이트(NAND65)의 출력과 제2 인버터(INV66)의 출력을 입력으로 하는 제2 낸드 게이트(NAND66), 제2 구동 소스 신호(xdecen)와 제2 낸드 게이트(NAND66)의 출력을 입력으로 하는 제3 낸드 게이트(NAND67), 제3 낸드 게이트(NAND67)의 출력을 반전하여 1비트의 제3 신호 생성부(108C)의 제1 구동 신호(bax2<0>)를 출력하는 제3 인버터(INV67)를 포함한다. 또한, 다른 1비트의 제1 어드레스 신호(lax2<1>)와 제2 인버터(INV66)의 출력을 입력으로 하는 제4 낸드 게이트(NAND68), 제1 인버터(INV65)의 출력과 제4 낸드 게이트(NAND68)의 출력을 입력으로 하는 제5 낸드 게이트(NAND69), 제2 구동 소스 신호(xdecen)와 제5 낸드 게이트(NAND69)의 출력을 입력으로 하는 제6 낸드 게이트(NAND70), 제6 낸드 게이트(NAND70)의 출력을 반전하여 다른 1비트의 제3 신호 생성부(108C)의 제1 구동 신호(bax2<0>)을 출력하는 제4 인버터(INV68)를 포함한다.
이때, 제3 신호 생성부(108C)의 제1 구동 신호(bax2<0:1>)가 제2 구동 소스 신호(xdecen)의 활성화에 대응하여 생성되기 때문에, 실질적으로 제2 구동 소스 신호(xdecen)가 서브 워드라인 구동 신호(fxb)를 생성하는 제2 신호 생성부의 구동 신호에 해당한다 할 수 있다.
계속해서, 도 5를 참조하면 제2 내부 어드레스 신호 생성부(105)는 4비트의 제3 어드레스 신호(lax34<0:3>), 정상 매트 선택 신호(nxen) 및 ×16 정의 신호(laxd)를 입력받아, 메인 워드라인 구동 신호(mwlb)를 생성하는 제1 신호 생성부의 제1 구동 신호(bax34<0:3>)를 생성한다. 여기서, 제3 어드레스 신 호(lax34<0:3>)는 열 어드레스에서 파생된 신호로, 워드라인의 정보를 포함하는 신호이다.
이와 같은 신호들을 생성하기 위해 제2 내부 어드레스 신호 생성부(105)는 다음과 같은 회로도로 설계된다.
도 10은 도 5의 제2 내부 어드레스 신호 생성부(105)를 나타낸 회로도이다.
도 10과 같이, 제2 내부 어드레스 신호 생성부(105)는 정상 매트 선택 신호(nxen)와 ×16 정의 신호(laxd)를 입력으로 하는 제1 낸드 게이트(NAND71), 제1 낸드 게이트(NAND71)의 출력을 반전하는 제1 인버터(INV69), 1비트의 제3 어드레스 신호(lax34<0>)와 제1 인버터(INV69)의 출력을 입력으로 하는 제2 낸드 게이트(NAND72), 제2 낸드 게이트(NAND72)의 출력을 반전하여 1비트의 제1 신호 생성부의 제1 구동 신호(bax34<0>)로 출력하는 제2 인버터(INV70)를 포함한다. 또한, 다른 1비트의 제3 어드레스 신호(lax34<1>)와 제1 인버터(INV69)의 출력을 입력으로 하는 제3 낸드 게이트(NAND73), 제3 낸드 게이트(NAND73)의 출력을 반전하여 다른 1비트의 제1 신호 생성부의 제1 구동 신호(bax34<1>)로 출력하는 제3 인버터(INV71)를 포함한다. 또한, 다른 1비트의 제3 어드레스 신호(lax34<2>)와 제1 인버터(INV69)의 출력을 입력으로 하는 제4 낸드 게이트(NAND74), 제4 낸드 게이트(NAND74)의 출력을 반전하여 다른 1비트의 제1 신호 생성부의 제1 구동 신호(bax34<2>)로 출력하는 제4 인버터(INV72)를 포함한다. 또한, 다른 1비트의 제3 어드레스 신호(lax34<3>)와 제1 인버터(INV69)의 출력을 입력으로 하는 제5 낸드 게이트(NAND75), 제5 낸드 게이트(NAND75)의 출력을 반전하여 다른 1비트의 제1 신 호 생성부의 제1 구동 신호(bax34<3>)로 출력하는 제5 인버터(INV73)를 포함한다.
계속해서, 도 5를 참조하면 제3 내부 어드레스 신호 생성부(106)는 4비트의 제4 어드레스 신호(lax56<0:3>) 및 ×16 정의 신호(laxd)를 입력받아, 상술한 제1 신호 생성부의 제2 구동 신호(bax56<0:3>)를 생성한다. 여기서, 제4 어드레스 신호(lax56<0:3>)는 열 어드레스에서 파생된 신호로, 워드라인의 정보를 포함하는 신호이다.
이와 같은 신호들을 생성하기 위해 제3 내부 어드레스 신호 생성부(106)는 다음과 같은 회로도로 설계된다.
도 11은 도 5의 제3 내부 어드레스 신호 생성부(106)를 나타낸 회로도이다.
도 11과 같이, 제3 내부 어드레스 신호 생성부(106)는 1비트의 제4 어드레스 신호(lax56<0>)와 ×16 정의 신호(laxd)를 입력으로 하는 제1 낸드 게이트(NAND76), 제1 낸드 게이트(NAND76)의 출력을 반전하여 1비트의 제1 신호 생성부의 제2 구동 신호(bax56<0>)로 출력하는 제1 인버터(INV74), 다른 1비트의 제4 어드레스 신호(lax56<1>)와 ×16 정의 신호(laxd)를 입력으로 하는 제2 낸드 게이트(NAND77), 제2 낸드 게이트(NAND77)의 출력을 반전하여 다른 1비트의 제1 신호 생성부의 제2 구동 신호(bax56<1>)로 출력하는 제2 인버터(INV75), 다른 1비트의 제4 어드레스 신호(lax56<2>)와 ×16 정의 신호(laxd)를 입력으로 하여 제3 낸드 게이트(NAND78), 제3 낸드 게이트(NAND78)의 출력을 반전하여 다른 1비트의 제1 신호 생성부의 제2 구동 신호(bax56<2>)로 출력하는 제3 인버터(INV76), 다른 1비트의 제4 어드레스 신호(lax56<3>)와 ×16 정의 신호(laxd)를 입력으로 하는 제4 낸 드 게이트(NAND79), 제4 낸드 게이트(NAND79)의 출력을 반전하여 다른 1비트의 제1 신호 생성부의 제2 구동 신호(bax56<1>)로 출력하는 제4 인버터(INV77)를 포함한다.
계속해서, 도 5를 참조하면 제4 내부 어드레스 신호 생성부(107)는 4비트의 제5 어드레스 신호(lax78<0:3>) 및 제1 구동 소스 신호(mwden)를 입력받아, 상술한 제1 신호 생성부의 제3 구동 신호(bax78<0:3>)를 생성한다. 여기서 제5 어드레스 신호(lax78<0:3)는 열 어드레스에서 파생된 신호로, 워드라인의 정보를 포함하는 신호이다.
이와 같은 신호들을 생성하기 위해 제4 내부 어드레스 신호 생성부(107)는 다음과 같은 회로도로 설계된다.
도 12는 도 5의 제4 내부 어드레스 신호 생성부(107)를 나타낸 회로도이다.
도 12와 같이, 제4 내부 어드레스 신호 생성부(107)는 1비트의 제5 어드레스 신호(lax78<0>)와 제1 구동 소스 신호(mwden)를 입력으로 하는 제1 낸드 게이트(NAND80), 제1 낸드 게이트(NAND80)의 출력을 반전하여 1비트의 제1 신호 생성부의 제3 구동 신호(bax78<0>)로 출력하는 제1 인버터(INV78), 다른 1비트의 제5 어드레스 신호(lax78<1>)와 제1 구동 소스 신호(mwden)를 입력으로 하는 제2 낸드 게이트(NAND81), 제2 낸드 게이트(NAND81)의 출력을 반전하여 다른 1비트의 제1 신호 생성부의 제3 구동 신호(bax78<1>)로 출력하는 제2 인버터(INV79), 다른 1비트의 제5 어드레스 신호(lax78<2>)와 제1 구동 소스 신호(mwden)를 입력으로 하여 제3 낸드 게이트(NAND82), 제3 낸드 게이트(NAND82)의 출력을 반전하여 다른 1비트의 제1 신호 생성부의 제3 구동 신호(bax78<2>)로 출력하는 제3 인버터(INV80), 다른 1비트의 제5 어드레스 신호(lax78<3>)와 제1 구동 소스 신호(mwden)를 입력으로 하는 제4 낸드 게이트(NAND83), 제4 낸드 게이트(NAND83)의 출력을 반전하여 다른 1비트의 제1 신호 생성부의 제3 구동 신호(bax78<1>)로 출력하는 제4 인버터(INV81)를 포함한다.
계속해서, 도 5를 참조하면 워드라인 드라이버 제어부(108)는 메인 워드라인 구동 신호(mwlb), 여분셀 워드라인 구동 신호(rmwlb) 및 서브 워드라인 구동 신호(fxb)를 생성한다. 이렇게 생성된 각 신호들(mwlb), rmwlb, fxb)은 워드라인을 구동하는 워드라인 드라이버에 입력되어 해당하는 워드라인을 구동한다.
이와 같은 워드라인 드라이버 제어부(108)는 메인 워드라인 구동 신호(mwlb)를 생성하는 제1 신호 생성부, 서브 워드라인 구동 신호(fxb)를 생성하는 제2 신호 생성부 및 여분셀 워드라인 구동 신호(rmwlb)를 생성하는 제3 신호 생성부를 포함하는데, 이들은 다음과 같다.
도 13은 워드라인 드라이버 제어부(108) 내, 제1 신호 생성부를 나타낸 회로도이다.
도 13과 같이, 제1 신호 생성부는 제1 구동 신호(bax34<0:3>), 제2 구동 신호(bax56<0:3>) 및 제3 구동 신호(bax78<0:3>)의 활성화에 응답하여 A 노드를 논리레벨 로우(low)로 전환하는 제1 트랜지스터(NMOS1), 제2 트랜지스터(NMOS2) 및 제3 트랜지스터(NMOS3)와, A 노드와 게이트가 연결되고 B 노드를 논리레벨 하이(high)로 전환하는 제4 트랜지스터(PMOS1)와, B 노드의 논리레벨 하이를 반전하여 메인 워드라인 구동 신호(mwlb)를 활성화하는 제1 인버터(INV82)와, 워드라인 비구동 제어 신호(wloff)의 활성화에 응답하여 B 노드를 논리레벨 로우로 전환하는 제5 트랜지스터(NMOS4)와, 워드라인 비구동 제어 신호(wloff)의 활성화에 응답하여 A 노드를 논리레벨 하이로 전환하는 제6 트랜지스터(NMOS5)와, 제1 인버터(INV82)의 출력을 게이트 입력으로 하고 메인 워드라인 구동 신호(mwlb)의 비활성화를 고정하는 제7 트랜지스터(NMOS6) 및 B 노드와 게이트가 연결되어 A 노드를 논리레벨 하이로 전환하는 제8 트랜지스터(PMOS2)를 포함한다.
도 14는 워드라인 드라이버 제어부(108) 내, 제2 신호 생성부를 나타낸 회로도이다.
도 14와 같이, 제2 신호 생성부는 제1 구동 신호(rwlen)의 활성화에 응답하여 A 노드를 논리레벨 로우로 전환하는 제1 트랜지스터(NMOS7)와, A 노드와 게이트가 연결되고 B 노드를 논리레벨 하이로 전환하는 제2 트랜지스터(PMOS3)와, B 노드의 논리레벨 하이를 반전하여 여분셀 워드라인 구동 신호(rmwlb)를 활성화하는 제1 인버터(INV83)와, 워드라인 비구동 제어 신호(wloff)의 활성화에 응답하여 B 노드를 논리레벨 로우로 전환하는 제3 트랜지스터(NMOS8)와, 워드라인 비구동 제어 신호(wloff)의 활성화에 응답하여 A 노드를 논리레벨 하이로 전환하는 제4 트랜지스터(NMOS9)와, 제1 인버터(INV83)의 출력을 게이트 입력으로 하고 여분셀 워드라인 구동 신호(rmwlb)의 비활성화를 고정하는 제5 트랜지스터(NMOS10) 및 B 노드와 게이트가 연결되어 A 노드를 논리레벨 하이로 전환하는 제6 트랜지스터(PMOS4)를 포함한다.
도 15는 워드라인 드라이버 제어부(108) 내, 제3 신호 생성부를 나타낸 회로도이다.
도 15와 같이, 제3 신호 생성부는 제1 구동 신호(bax2<0?1>)와 제2 구동 신호(lax<0:3>의 활성화에 응답하여 A 노드를 논리레벨 로우로 전환하는 제1 트랜지스터(NMOS11) 및 제2 트랜지스터(NMOS12)와, A 노드와 게이트가 연결되고 B 노드를 논리레벨 하이로 전환하는 제3 트랜지스터(PMOS5)와, B 노드의 논리레벨 하이를 반전하여 서브 워드라인 구동 신호(fxb)를 활성화하는 제1 인버터(INV84)와, 워드라인 비구동 제어 신호(wloff)의 활성화에 응답하여 B 노드를 논리레벨 로우로 전환하는 제4 트랜지스터(NMOS13)와, 워드라인 비구동 제어 신호(wloff)의 활성화에 응답하여 A 노드를 논리레벨 하이로 전환하는 제5 트랜지스터(NMOS14)와, 제1 인버터(INV84)의 출력을 게이트 입력으로 하고 서브 워드라인 구동 신호(fxb)의 비활성화를 고정하는 제6 트랜지스터(NMOS15) 및 B 노드와 게이트가 연결되어 A 노드를 논리레벨 하이로 전환하는 제7 트랜지스터(PMOS6)를 포함한다. 여기서, 제2 구동 신호(lax01<0:3>)은 열 어드레스에서 파생된 신호로, 해당 워드라인의 정보를 갖는 신호이다.
한편, 비트라인 감지증폭기 제어부(109)는 제1 블록 선택 신호(bsb)를 입력받아, 비트라인 감지증폭기를 구동시는 감지증폭기 구동 신호(blsaen)를 활성화한다.
비트라인 감지증폭기는 행 어드레스(column address)에 의해 선택된 비트라인에, 워드라인의 구동에 따라 메모리 셀의 데이터가 공유될 경우, 그 데이터를 증 폭하는 장치를 의미한다. 때문에, 비트라인 감지증폭기는 워드라인의 구동 이후에 구동되는 것이 가장 바람직하며, 이는 워드라인보다 비트라인 감지증폭기의 구동이 선행되는 것보다 전력 낭비를 감소시키는 장점을 이끌어 낸다.
본 실시 예에서는 제1 블록 선택 신호(bsb)로 비트라인 감지증폭기를 구동하고, 제1 블록 선택 신호(bsb)보다 활성화가 빠른 제2 블록 선택 신호(bs)로 워드라인을 구동한다. 때문에, 워드라인이 비트라인 감지증폭기보다 선행하여 구동된다.
종래기술에서는 하나의 블록 선택 신호를 사용하여 비트라인 감지증폭기와 워드라인을 구동하였다. 때문에, 워드라인이 구동되기 앞서 비트라인 감지증폭기가 구동되어 전력을 낭비시키는 문제점이 발생하였다.
그러나, 본 실시 예에서는 활성화 시점이 서로 다른 두 개의 블록 선택 신호(bsb, bs)를 생성한 후, 제1 블록 선택 신호(bsb)에 대응하여 비트라인 감지증폭기를 구동하고, 제1 블록 선택 신호(bsb) 보다 활성화가 빠른 제2 블록 선택 신호(bs)에 대응하여 워드라인을 구동한다. 이를 이뤄내기 위해서, 제2 블록 선택 신호(bs)는 제1 블록 선택 신호(bsb) 보다 적은 논리 로직을 통과하여 생성되며, 반대로 제1 블록 선택 신호(bsb)는 제2 블록 선택 신호(bs) 보다 많은 논리 로직을 통화하여 생성된다. 때문에, 비트라인 감지증폭기가 워드라인 보다 앞서 구동되며, 이에 따라 반도체 메모리 장치의 전력이 낭비되는 문제점을 해결한다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시 예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브(high active) 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현 예 역시 변화될 수밖에 없으며, 이러한 실시 예는 경우의 수가 너무나 방대하고, 또한 그 구현 예의 변화가 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항임으로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
도 1은 종래기술에 따라 워드라인을 제어하기 위해 구비된 제어부를 나타낸 블록도.
도 2는 도 1의 블록 선택 신호 생성부를 나타낸 회로도.
도 3은 도 1의 여분셀 제어신호 생성부를 나타낸 회로도.
도 4는 도 1의 워드라인 제어 신호 생성부를 나타낸 회로도.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸 블록도.
도 6은 도 5의 블록 선택 신호 생성부를 나타낸 회로도.
도 7은 도 5의 여분셀 제어신호 생성부를 나타낸 회로도.
도 8은 도 5의 워드라인 제어 신호 생성부를 나타낸 회로도.
도 9는 도 5의 제1 내부 어드레스 신호 생성부를 나타낸 회로도.
도 10은 도 5의 제2 내부 어드레스 신호 생성부를 나타낸 회로도.
도 11은 도 5의 제3 내부 어드레스 신호 생성부를 나타낸 회로도.
도 12는 도 5의 제4 내부 어드레스 신호 생성부를 나타낸 회로도.
도 13은 워드라인 드라이버 제어부 내, 제1 신호 생성부를 나타낸 회로도.
도 14는 워드라인 드라이버 제어부 내, 제2 신호 생성부를 나타낸 회로도.
도 15는 워드라인 드라이버 제어부 내, 제3 신호 생성부를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 블록 선택 신호 생성부
102 : 여분셀 제어 신호 생성부
103 : 워드라인 제어 신호 생성부
104 : 제1 내부 어드레스 신호 생성부
105 : 제2 내부 어드레스 신호 생성부
106 : 제3 내부 어드레스 신호 생성부
107 : 제4 내부 어드레스 신호 생성부
108 : 워드라인 드라이버 제어부
109 : 비트라인 감지 증폭기 제어분

Claims (8)

  1. 여분셀 행 활성화 신호, 정상 행 활성화 신호, 정상 블록 선택 신호, ×16 정의 신호 및 테스트 제어 신호에 응답하여, 제1 블록 선택 신호와, 상기 제1 블록 선택 신호보다 빠르게 활성화되는 제2 블록 선택 신호를 출력하는 블록 선택 신호 생성부;
    상기 제1 블록 선택 신호에 대응하여, 비트라인 감지증폭기를 구동하는 비트라인 감지증폭기 제어부; 및
    상기 제2 블록 선택 신호에 대응하여, 워드라인을 구동하는 워드라인 구동부
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 블록 선택 신호는, 상기 제1 블록 선택 신호보다 적은 개수의 논리 로직을 통과함에 따라 활성화가 빠른 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 블록 선택 신호 생성부는,
    상기 정상 행 활성화 신호, 상기 정상 블록 선택 신호, 상기 테스트 제어 신호에 응답하여 정상 매트 선택 신호를 생성하는 정상 매트 선택 신호 생성부;
    상기 정상 행 활성화 신호, 상기 정상 블록 선택 신호 및 상기 여분셀 행 활성화 신호에 응답하여 상기 제2 블록 선택 신호를 생성하는 제2 블록 선택 신호 생성부; 및
    상기 정상 행 활성화 신호, 상기 정상 블록 선택 신호 및 상기 여분셀 행 활성화 신호에 응답하여 상기 제1 블록 선택 신호와 비트라인 레벨 동등화 신호를 생성하는 제1 블록 선택 신호 생성부
    를 포함하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 워드라인 구동부는,
    여분셀 블록 선택 신호, 상기 테스트 제어 신호 및 제2 구동 소스 신호를 입력으로, 여분셀 행 활성화 신호 및 제2 신호 생성부의 제1 구동 신호를 생성하는 여분셀 제어 신호 생성부;
    제1 프리차지 신호, 제2 프리차지 신호, 상기 제2 블록 선택 신호, 상기 ×16 정의 신호, 상기 테스트 제어 신호 및 정상 매트 선택 신호를 입력으로, 워드라인 비구동 제어 신호, 제1 구동 소스 신호 및 제2 구동 소스 신호를 생성하는 워드라인 제어 신호 생성부;
    제1 어드레스 신호, 제2 어드레스 신호 및 상기 제2 구동 소스 신호를 입력받아, 제3 신호 생성부의 제1 구동 신호를 생성하는 제1 내부 어드레스 신호 생성 부;
    제3 어드레스 신호, 상기 정상 매트 선택 신호 및 상기 ×16 정의 신호를 입력받아, 제1 신호 생성부의 제1 구동 신호를 생성하는 제2 내부 어드레스 신호 생성부;
    제4 어드레스 신호 및 상기 ×16 정의 신호를 입력받아, 상기 제1 신호 생성부의 제2 구동 신호를 생성하는 제3 내부 어드레스 신호 생성부;
    제5 어드레스 신호 및 상기 제1 구동 소스 신호를 입력받아, 상기 제1 신호 생성부의 제3 구동 신호를 생성하는 제4 내부 어드레스 신호 생성부; 및
    상기 제1 신호 생성부, 상기 제2 신호 생성부 및 상기 제3 신호 생성부를 포함하여, 메인 워드라인 구동 신호, 여분셀 워드라인 구동 신호 및 서브 워드라인 구동 신호를 생성하는 워드라인 드라이버 제어부
    를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 여분셀 제어 신호 생성부는,
    상기 여분셀 블록 선택 신호와 상기 테스트 제어 신호에 응답하여 여분셀 행 활성화 신호를 출력하는 여분셀 행 활성화 신호 생성부; 및
    상기 여분셀 블록 선택 신호와 상기 테스트 제어 신호 및 상기 제2 구동 소스 신호에 응답하여 제2 신호 생성부의 제1 구동 신호를 출력하는 제2 신호 생성부 의 제1 구동 신호 생성부
    를 포함하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 워드라인 제어 신호 생성부는,
    상기 제2 프리차지 신호, 상기 ×16 정의 신호, 상기 테스트 제어 신호, 상기 제2 블록 선택 신호에 응답하여 상기 워드라인 비구동 제어 신호를 출력하는 워드라인 비구동 제어 신호 생성부;
    상기 제1 프리차지 신호, 상기 제2 프리차지 신호, 상기 ×16 정의 신호, 상기 테스트 제어 신호에 응답하여 상기 제2 구동 소스 신호를 출력하는 제2 구동 소스 신호 생성부; 및
    상기 제1 프리차지 신호, 상기 제2 프리차지 신호, 상기 ×16 정의 신호, 상기 테스트 제어 신호, 상기 제2 블록 선택 신호, 상기 정상 매트 선택 신호에 응답하여 상기 제1 구동 소스 신호를 출력하는 제1 구동 소스 신호 생성부
    를 포함하는 반도체 메모리 장치.
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