KR20020089991A - 램버스 디램의 뱅크 제어회로 - Google Patents
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Abstract
Description
Claims (8)
- 데이타를 저장하기 위한 다수개의 메모리 뱅크부와, 상기 각각의 메모리 뱅크부의 상부 및 하부에 1개씩 배치되며, 쓰기 및 읽기 동작시 데이타를 센싱하기 위한 다수개의 센스 앰프부와, 상기 센스 앰프부의 동작을 각각 제어하기 위한 다수개의 센스앰프 드라이버부와, 상기 각각의 메모리 뱅크부의 워드 라인과 서브 워드라인을 각각 구동시키기 위한 다수개의 메인 워드라인 및 서브 워드라인 드라이버부를 포함하는 램버스 디램에 있어서,상기 메모리 뱅크부의 2개당 1개씩 공유되며, 외부로 부터의 제어 신호와 글로벌 어드레스 신호를 수신하여 상기 2개의 메모리 뱅크에 위치한 3개의 센스앰프 드라이버부와 2개의 메인 워드라인 및 서브 워드라인 드라이버부와 비트 라인을 각각 제어하기 위한 신호를 발생하는 다수개의 제어부 및 어드레스 래치부를 구비한 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
- 제 1 항에 있어서,상기 제어 신호는 액티브 신호와 프리차지 신호인 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
- 제 2 항에 있어서,상기 제어부 및 어드레스 래치부는 수신된 상기 글로벌 어드레스 신호와 자신의 속한 2개의 메모리 뱅크의 어드레스 신호를 각각 비교하여 같은 어드레스 신호가 있을 경우, 수신된 상기 액티브 신호와 프리차지 신호에 의해 해당 메모리 뱅크를 액티브하거나 또는 프리차지하도록 제어하는 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
- 제 3 항에 있어서,상기 제어부 및 어드레스 래치부는 액티브 모드시 수신된 글로벌 어드레스신호를 래치하여 외부의 글로벌 어드레스신호가 변하여도 이에 영향을 받지않고 해당 메모리 뱅크내에 선택된 워드 라인을 계속 유지하도록 제어하는 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
- 데이타를 저장하기 위한 다수개의 메모리 뱅크부와, 상기 각각의 메모리 뱅크부의 상부 및 하부에 각각 1개씩 배치되며, 쓰기 및 읽기 동작시 데이타를 센싱하기 위한 다수개의 센스 앰프부와, 상기 센스 앰프부의 동작을 각각 제어하기 위한 다수개의 센스앰프 드라이버부를 포함하는 램버스 디램에 있어서,상기 메모리 뱅크부의 2개당 1개씩 공유되며, 상기 각각의 메모리 뱅크부의 워드 라인과 서브 워드라인을 각각 구동시키기 위한 다수개의 메인 워드라인 및 서브 워드라인 드라이버부와,상기 메모리 뱅크부의 2개당 1개씩 공유하며, 외부로부터 액티브 신호와 프리차지 신호 및 글로벌 어드레스 신호를 수신하여 상기 2개의 메모리 뱅크에 위치한 3개의 센스앰프 드라이버부와 1개의 메인 워드라인 및 서브 워드라인 드라이버부와 비트 라인을 각각 제어하기 위한 신호를 발생하는 다수개의 제어부 및 어드레스 래치부를 구비한 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
- 제 5 항에 있어서,상기 제어 신호는 액티브 신호와 프리차지 신호인 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
- 제 6 항에 있어서,상기 제어부 및 어드레스 래치부는 수신된 상기 글로벌 어드레스 신호와 자신의 속한 2개의 메모리 뱅크의 어드레스 신호를 각각 비교하여 같은 어드레스 신호가 있을 경우, 수신된 상기 액티브 신호와 프리차지 신호에 의해 해당 메모리 뱅크를 액티브하거나 또는 프리차지하도록 제어하는 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
- 제 7 항에 있어서,상기 제어부 및 어드레스 래치부는 액티브 모드시 수신된 글로벌 어드레스신호를 래치하여 외부의 글로벌 어드레스신호가 변하여도 이에 영향을 받지않고 해당 메모리 뱅크내에 선택된 워드 라인을 계속 유지하도록 제어하는 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
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