JP3828249B2 - ダイナミック型半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば64MビットDRAM(ダイナミック・ランダム・アクセス・メモリ)以降のシンクロナス(Synchronous )DRAM、ランバス(Rambus DRAM、シンクリンク(SynchLink )DRAM等の高速にデータを転送することが可能なDRAMに適用され、独立に動作が可能な複数のバンクを有するダイナミック型半導体記憶装置に関する。
【0002】
【従来の技術】
DRAMにバンク(Bank)の概念が導入されたのは16MビットのシンクロナスDRAMからである。このシンクロナスDRAMは、図42に示すように、チップCP内に2個の大きなメモリセルアレイM0、M1が配置され、これらメモリセルアレイM0、M1はそれぞれバンクBK0、BK1として割り付けられている。各メモリセルアレイM0、M1の中央部には、共有ローデコーダ(SRDC)とワード線駆動回路(WLD)がそれぞれ配置され、これら共有ローデコーダとワード線駆動回路の両側に複数のメモリブロックMBLKが配置されている。各サブアレイMBLKの相互間には、隣り合うメモリブロックで共有される共有センスアンプ(SS/A)が配置されている。各メモリセルアレイM0、M1にはカラムデコーダ(CDC)がそれぞれ設けられ、これらカラムデコーダの相互間には周辺回路が配置されている。このような構成の場合、比較的容易に各回路を配置できる。尚、以降の図において、図42と同一部分には同一符号を付す。
【0003】
【発明が解決しようとする課題】
図43は、64MビットシンクロナスDRAMのバンク構成を示している。このDRAMは4個のバンクBK0、BK1、BK2、BK3を有している。この構成の場合、チップ内のメモリセルアレイが配置される領域を4等分し、これらの領域に各バンクを設定している。このため、各メモリセルアレイに自然にバンクを割り付けることができる。
【0004】
図44は、256MビットシンクロナスDRAMのバンク構成を示している。このDRAMでは、メモリセルアレイの分割数より多い8バンク構成が標準的になると考えられる。また、パッケージのピンの割付は、図45に示すように、パッケージの長手方向両端部の両側に入出力用のI/Oピンが例えば8ピンずつ配置され、中央部両側にローアドレスストローブ/RAS、カラムアドレスストローブ/CAS、ライトイネーブル/WE等のコマンド、及びアドレスAddを入力するためのピンが配置されることが標準化されつつある。これに伴い、同一のバンクをチップの中央部に対して左右対称に割り付けるようになっている。
【0005】
すなわち、図44において、チップCPのメモリセルアレイが配置される領域は2等分され、チップCPの中央部には長手方向に沿って周辺回路341が配置されている。この周辺回路341の図示上側の領域に左側から順にバンクBK0〜BK7が配置され、周辺回路341の図示下側の領域に右側から順にバンクBK0〜BK7が配置されている。この構成の場合、同一のバンクのメモリブロックが周辺回路341に沿って隣接して配置されていないため、共有ローデコーダを採用することができない。このため、各バンクを独立にアクセス可能とするため、各バンクの両側にはローデコーダRDCとワード線駆動回路(図示せず)がそれぞれ配置されている。したがって、隣接するバンクの相互間に2個ずつローデコーダとワード線駆動回路を配置する必要があるため、これらを配置するための領域が大きくなるという問題を有している。
【0006】
そこで、図46に示すように、センスアンプの並び方向にバンクを割り付ける方法も考えられている。この構成の場合、同一のバンクのメモリブロックが周辺回路341に沿って隣接して配置されているため、共有ローデコーダSRDCを使用できる。しかし、バンクの境界において、共有センスアンプSS/Aを使用できないため、バンクの境界部(太線で示す)に各バンクで使用される2個のセンスアンプS/Aそれぞれ配置しなければならない。したがって、バンクの境界部のセンスアンプ領域が大きくなり、バンクの並び方向にチップサイズが大きくなる。
【0007】
また、図46に示すようにバンクを割り付けた場合、フレキシブルリダンダンシ方式による不良ローの救済効率が低下するという欠点を有している。ここで、フレキシブルリダンダンシ方式とは、複数のセルアレイに対して、リダンダンシワード線を配置する方式である。
【0008】
図47(a)は、従来のバンクが割り付けられていない場合のセルアレイに対するフレキシブルリダンダンシ方式を示しており、16Mビットのセルアレイを示している。このように、1MビットのセルアレイCAが16個配列され、各セルアレイの相互間に共有センスアンプSS/Aが配置されている。また、カラムデコーダCDCの近傍には複数のリダンダンシワード線を有するリダンダンシ専用のリダンダンシセルアレイR/Dが配置されている。このリダンダンシセルアレイR/Dの規模は、例えば128Kビット程度であり、このリダンダンシセルアレイR/Dの両側にはセンスアンプS/Aが配置されている。
【0009】
上記のように、16個のセルアレイに対して、リダンダンシセルアレイR/Dを配置することにより、16個のセルアレイのどのセルアレイに不良ワード線がある場合においても、リダンダンシセルアレイR/D内のリダンダンシワード線に置き換えることができる。このようにフレキシブルリダンダンシ方式の場合、1Mビット単位毎にリダンダンシワード線を設けた場合に比べて、トータルのリダンダンシワード線の数が等しくても不良ワード線の救済能力が向上する。
【0010】
例えば1Mビット単位に1本のリダンダンシワード線を配置した場合と、16Mビット全体で16本のワード線を配置した場合とでは、トータルのリダンダンシワード線の数は等しい。しかし、1Mビット単位に1本のリダンダンシワード線を配置した場合、1Mビット単位に複数の不良が発生すると、救済が不可能となるのに対して、16Mビット全体で16本のワード線を配置した場合は、救済が可能である。
【0011】
ところで、図46に示すようにバンクを配置した場合、各バンクを独立に動作可能とするために、各バンクごとにリダンダンシセルアレイR/Dが配置されていなければならない。すなわち、図46に示す構成にフレキシブルリダンダンシ方式を採用する場合、図47(b)に示すように、1つのカラムデコーダで選択される16個のセルアレイについて、各バンクに対応した4個のリダンダンシセルアレイR/Dを設ける必要がある。この構成の場合、トータルのリダンダンシワード線の本数が図47(a)の場合と同様であっても、各リダンダンシセルアレイR/Dの両側にセンスアンプが配置されているため、センスアンプの領域が大きくなり、チップサイズの増大が危惧される。
【0012】
上記のように、チップ内に配置されるバンクの数がメモリセルアレイの分割数より多くなった場合、共有ローデコーダや、共有センスアンプ、フレキシブルリダンダンシ方式を有効に使用することが困難となり、チップサイズが増大することが予想される。
【0013】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、チップ内に配置されるバンクの数がメモリセルアレイの分割数より多くなった場合においても、チップサイズの増大を抑えることが可能なダイナミック型半導体記憶装置を提供することである。
【0015】
【課題を解決するための手段】
本発明のダイナミック型半導体記憶装置の態様は、ワード線及び前記ワード線と直交するビット線を含むメモリセルブロックと、前記メモリセルブロックの前記ビット線方向両側に設けられているセンスアンプ領域と、前記メモリセルブロックの前記ワード線方向両側に設けられているデコーダ回路領域と、前記センスアンプ領域と前記デコーダ回路領域との交差する位置に設けられている信号発生回路領域とを具備する前記ワード線方向に配置された複数のバンクと、前記複数のバンクに共有され、ローアドレスをデコードするデコーダ部と、前記複数のバンクに共有され、前記ローアドレスに応じて前記デコーダ部から出力されたパルス状の第1の選択信号を伝搬する複数のメインワード線と、前記デコーダ回路領域に配置され、前記メモリセルブロック内の前記ワード線を駆動するワード線駆動回路と、前記デコーダ回路領域に配置され、バンク活性化信号に応じて前記メインワード線を伝搬するパルス状の前記第1の選択信号をラッチし、前記ワード線駆動回路を駆動する第1のラッチ回路と、前記複数のバンクに共有され、前記ローアドレスに応じて前記デコーダ部から出力されるパルス状の第2の選択信号を伝搬する複数のワード線駆動線と、前記信号発生回路領域に配置され、前記バンク活性化信号に応じて前記ワード線駆動線を伝搬するパルス状の前記第2の選択信号をラッチする第2のラッチ回路と、前記信号発生回路領域に配置され、前記第2のラッチ回路の出力信号に応じて前記ワード線の駆動電圧を生成し、前記ワード線駆動回路に供給するワード線駆動電圧生成回路とを具備している。
【0026】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【0027】
図1は、この発明の第1の実施の形態を示すものであり、半導体チップのレイアウトを概略的に示している。この例は図44と同様に、バンクがロー方向に割り付けられている。この場合、単純にバンクを割り付けると、前述したように、ローデコーダが共有できず、各バンクの両端にそれぞれローデコーダを配置することとなり、チップサイズが増大する。そこで、この発明では、ローデコーダを構成するデコード部とワード線駆動回路とを分離し、ローデコーダをチップの中央部に配置し、ワード線駆動回路を各バンクの両側に配置している。
【0028】
すなわち、図1において、チップ11内には4個のセルアレイM0、M1、M2、M3が配置され、各セルアレイM0〜M3にはそれぞれ4個のバンクが割り付けられている。例えばセルアレイM0には、図示左側から順にバンクBK0〜BK3が割り付けられ、セルアレイM1には、図示右側から順にバンクBK0〜BK3が割り付けられている。セルアレイM2には、図示左側から順にバンクBK4〜BK7が割り付けられ、セルアレイM3には、図示右側から順にバンクBK4〜BK7が割り付けられている。各バンクのチップ中央側にはカラムデコーダCDCが配置されている。バンクBK0〜BK3の各カラムデコーダCDCとバンクBK4〜BK7の各カラムデコーダCDCの相互間には、周辺回路12が配置されている。
【0029】
前記セルアレイM0とセルアレイM1の相互間、及び前記セルアレイM2とセルアレイM3の相互間には、それぞれローデコーダ部RDC0、RDC1が配置されている。ローデコーダ部RDC0は、BK0〜BK3で共有され、ローデコーダ部RDC1は、BK4〜BK7で共有されている。ローデコーダ部RDC0、RDC1はデコード部のみを有し、ワード線駆動回路WLDは各バンクの両側に配置されている。これらワード線駆動回路WLDは、後述するように、ローデコーダ部RDC0、RDC1から出力される信号を保持するラッチ回路LTを有している。
【0030】
各バンクは、例えば16個のメモリブロックMBLK、及びリダンダンシセルアレイ(図1には図示していない)を含み、各メモリブロックMBLKの相互間には共有センスアンプSS/Aが配置されている。
【0031】
前記周辺回路12は、アドレスバッファ回路、バンク活性化信号BACTを発生するバンク活性化信号発生回路、バンクプリチャージ信号BPRCHを発生するバンクプリチャージ信号発生回路等を含んでいる。
【0032】
図2は、図1のバンクBKb(例えばb=1)とローデコーダ部RDC0の構成を示している。その他のバンクの構成もバンクBKbと殆ど同様である。さらに、ローデコーダ部RDC1側の構成も図2と同様である。図3は、図2に示すバンクBKbにおける1つのメモリブロック及びその周辺の構成を示している。
【0033】
ローデコーダ部RDC0には、各バンクのメモリブロックMBLKに対応してローデコーダRDCが配置されている。各ローデコーダRDCはアドレス信号に応じて複数のメインワード線MWLnの中から1本を選択する。これらメインワード線MWLnは、各バンクBK0〜BK3の各メモリブロック上に配置されている。各メモリブロックMBLKには64本のメインワード線、512本のワード線が配置されている。
【0034】
前記各ローデコーダRDCの両側には各バンクの共有センスアンプSS/Aに対応して、デコーダ領域21が配置されている。これらデコーダ領域21には、後述するワード線駆動回路デコーダ、センスアンプデコーダ、イコライズ信号デコーダが配置される。前記ワード線駆動回路デコーダは、複数のワード線駆動電圧WDRVnbjを生成するためのメインワード線駆動パルス信号MWDRVnjを生成する。前記センスアンプデコーダは、センスアンプを活性化するためのセンスアンプイネーブルパルス信号SENPn,n+1、SEPPn,n+1を生成する。前記イコライズ信号デコーダは、ビット線をイコライズするためのイコライズパルス信号EQLPnを生成する。
【0035】
各デコーダ領域21には配線群22が接続され、これら配線群22は各バンクBK0〜BK3の各共有センスアンプSS/A、及び信号発生回路領域23上に配置されている。各デコーダから出力される前記メインワード線駆動パルス信号MWDRVnj、MWDRVn+1j、センスアンプイネーブルパルス信号SENPn,n+1、SEPPn,n+1、イコライズパルス信号EQLPnは配線群22を介して、共有センスアンプSS/A、ワード線駆動電圧発生回路に供給される。
【0036】
尚、ビット線とセンスアンプとの相互間に接続され、ビット線とセンスアンプとを接続したり、切り離すためのアイソレーショントランジスタを制御するためのタイミング信号φTは、後述するようにイコライズパルス信号EQLPnから生成される。
【0037】
ローデコーダRDC0の周辺回路12側の端部には、ローアドレスプリデコーダRAPDが配置され、このローアドレスプリデコーダRAPD、各デコーダ領域21、及び各ローデコーダRDC上には配線群26、27が配置されている。
【0038】
前記ローアドレスプリデコーダRAPDは、前記周辺回路12から供給されるアドレス信号A3R、/A3R〜A15R、/A15Rをプリデコードする。このデコード出力信号、及びアドレス信号A0R、/A0R〜A2R、/A2R、メモリブロックを選択するローブロック選択信号RSLnは、配線群26を介して前記ローデコーダRDCやデコーダ領域21に設けられた各種デコーダに供給される。前記周辺回路12から供給されるプリチャージ信号PRCH、センスアンプ活性化信号SEN、SEPは、前記配線群27を介して前記デコーダ領域21に設けられた各種デコーダに供給される。
【0039】
前記配線群26には、前記周辺回路12からプリチャージ信号PRCH、Nチャネルトランジスタにより構成されたセンスアンプを活性化するためのセンスアンプ活性化信号SEN、Pチャネルトランジスタにより構成されたセンスアンプを活性化するためのセンスアンプ活性化信号SEPが供給されている。これらの信号は、前記ローデコーダRDCやデコーダ領域21に設けられた各種デコーダに供給される。
【0040】
一方、図2、図3に示すように、バンクBKbにおいて、各メモリブロックMBLKのメインワード線MWLn方向両側には、前記ワード線駆動回路WLD及びラッチ回路LTが配置されている。これらラッチ回路LTは前記メインワード線MWLnを介して前記ローデコーダ部RDC0から供給されるメインワード線選択信号を保持し、前記ワード線駆動回路WLDは前記ラッチ回路LTに記憶されたメインワード線選択信号に応じて、対応する複数本のワード線WLを選択する。各メモリブロックMBLKは所謂ダブルエンドワード線方式が採用され、ワード線WLはメモリブロックMBLKの両端に配置されたワード線駆動回路WLDに、1本おきに交互に接続されている。
【0041】
各ワード線駆動回路WLD及びラッチ回路LTの前記メインワード線MWLnと直交する方向の両側には信号発生回路領域23が配置されている。各信号発生回路領域23には、ワード線駆動電圧発生回路、センスアンプ駆動回路、イコライズ信号EQLとタイミング信号φTを発生するEQL、φT信号発生回路が配置されている。これらワード線駆動電圧発生回路、センスアンプ駆動回路、EQL、φT信号発生回路は前記配線群22を介して前記デコーダ領域21から出力されるメインワード線駆動パルス信号MWDRVnj、センスアンプイネーブルパルス信号SENPn,n+1、SEPPn,n+1、イコライズパルス信号EQLnに応じて、後述するワード線駆動電圧WDRVnbj、センスアンプ活性化信号、イコライズ信号EQLn、タイミング信号φTnを発生する。前記ワード線駆動電圧WDRVnbjは隣接する前記ワード線駆動回路WLDに供給され、センスアンプ活性化信号、イコライズ信号EQLn、タイミング信号φTnは隣接する共有センスアンプSS/Aに供給される。
【0042】
バンクBKbの各メモリブロックMBLK、及び共有センスアンプSS/A上には、複数のカラム選択線CSLが配置され、これらカラム選択線CSLは前記カラムデコーダCDCにより選択される。このカラムデコーダCDCには周辺回路12からアドレス信号が供給されている。各メモリブロックMBLK内には前記カラム選択線CSLに沿ってビット線対BL、/BLが配置され、これらビット線と前記ワード線WLの交点にメモリセルが配置されている。
【0043】
各メモリブロックMBLKにおいて、ビット線対BL、/BLと直交する方向には、これらビット線対BL、/BLに選択的に接続され、ビット線対BL、/BLに読み出されたデータを伝送するデータ線DQ、/DQが配置されている。さらにバンクBKb内には、前記データ線DQ、/DQと直交方向にメインデータ線MDQ、/MDQが配置されている。これらメインデータ線MDQ、/MDQは前記データ線DQ、/DQに選択的に接続され、データ線DQ、/DQのデータはDQバッファ28に伝送される。
【0044】
前記カラムデコーダCDCのワード線方向両端部にはデコーダ領域24が配置されている。このデコーダ領域24には後述するカラムアドレスプリデコーダ、バンク選択信号発生回路が設けられている。
【0045】
前記カラムデコーダCDCの近傍には、バンクBKb内の不良ワード線を救済するためのリダンダンシセルアレイR/Dが設けられている。このリダンダンシセルアレイR/Dのワード線方向両端部には、リダンダンシワード線を駆動するためのリダンダンシワード線駆動回路RWLDが配置され、カラム選択線方向両端部には、リダンダンシセルアレイ専用のセンスアンプRS/Aが配置されている。
【0046】
不良アドレス記憶部29は、例えばヒューズからなる記憶素子を含み、不良ローアドレスを記憶している。この不良アドレス記憶部29には、アドレス比較回路30が接続されている。このアドレス比較回路30は前記周辺回路から供給されるローアドレスと不良アドレス記憶部29に記憶されている不良ローアドレスとを比較し、これらが一致した場合、前記リダンダンシワード線駆動回路RWLDを介してリダンダンシセルアレイR/Dのワード線を活性化する。これとともに、メモリブロックMBLKを非選択とする。
【0047】
前記デコーダ領域24、前記リダンダンシワード線駆動回路RWLD、信号発生回路領域23、ワード線駆動回路WLD及びラッチ回路LTの上には配線群25が配置されており、これら配線群25には、前記周辺回路12よりバンク活性化信号BACT、及びバンクプリチャージ信号BPRCHが供給されている。
【0048】
図2、図3において、ビット線対BL、/BLは、例えばタングステンからなる第1層メタル配線(M0)により形成され、メモリセルに接続されたワード線WLは、ポリシリコンと、これにシャントされた第2層メタル配線(M1)により構成され、データ線DQ、/DQは第2層メタル配線(M1)により構成されている。また、カラム選択線CSL、メインデータ線MDQ、/MDQ、配線群26、27は第3層メタル配線(M2)により構成され、メインワード線MWLn、配線群22は第4層メタル配線(M3)により構成されている。第2乃至第4層メタル配線(M1、M2、M3)は例えばアルミニウムである。配線構成は、これに限定されるものではなく、例えば配線(M2、M3)を入替えて使用することも可能である。
【0049】
図4は、前記ローデコーダ部を構成するローデコーダRDCの構成を示している。図4において、電源Vccが供給される端子41aと接地間にはPチャネルMOSトランジスタ(以下、PMOSトランジスタと称す)41b、NチャネルMOSトランジスタ(NMOSトランジスタと称す)41c、41d、41eが直列接続されている。前記PMOSトランジスタ41bのゲートには前記プリチャージ信号PRCHが供給され、NMOSトランジスタ41c、41dのゲートには、前記ローアドレスプリデコーダRAPD出力される信号XAi,XBjがそれぞれ供給される。前記nチャネルトランジスタ41eのゲートには、前記ローブロック選択信号RSLnが供給されている。
【0050】
前記PMOSトランジスタ41bとNMOSトランジスタ41cの接続ノードN1は、ノア回路41fの一方入力端に接続されている。この接続ノードN1とノア回路41fの他方入力端の相互間にはインバータ回路41g、41h、41iが直列接続されている。電源Vccが供給される端子41jと前記接続ノードN1の相互間にはPMOSトランジスタ41kの電流通路が接続され、このトランジスタ41kのゲートは、前記インバータ回路41gと41hの接続ノードに接続されている。前記インバータ回路41g、41hは遅延回路41lを構成し、PMOSトランジスタ41kはインバータ回路41gとともに、ラッチ回路を構成している。
【0051】
上記構成において、図5を参照して動作について説明する。図5は、この実施の形態をシンクロナスDRAMでバンクを連続して活性化する場合を示している。
【0052】
クロック信号CLKに同期して各バンクに対するコマンドが順次供給される。このコマンドは、例えばクロック信号CLKに同期してチップ外部から供給される/RAS、/CASのレベルにより設定される。バンクBK0に対する活性化のコマンドBA0が供給される前の状態において、プリチャージ信号PRCHはローレベルとなっており、PMOSトランジスタ41bはオンとなっている。このため、ノア回路41fの一方入力端はハイレベル、他方入力端はローレベルとなっており、出力信号MWLnkはローレベルとなっている。
【0053】
この状態において、先ず、バンクBK0を活性化するためのコマンドBA0が供給されると、プリチャージ信号PRCHがハイレベルとなり、PMOSトランジスタ41bがオフとなる。ローデコーダ部において、各ローデコーダRDCは、バンクBK0に対するローブロック選択信号RSLnがハイレベルとなり、ローアドレスプリデコーダRAPDから出力される信号XAi,XBjが共にハイレベルとなると、NMOSトランジスタ41c、41d、41eが全てオンとなり、ノア回路41fの一方入力端がローレベルとなる。この時、ノア回路41fの他方入力端は遅延回路41lの作用によりローレベルに保持されているため、ノア回路41fの出力端から出力される信号MWLnkは、ハイレベルとなる。この後、ノア回路41fの出力信号MWLnkは、遅延回路41lに設定された遅延時間DTが経過するとローレベルとなる。
【0054】
このようにして、ローアドレスプリデコーダRAPDにより選択されたローデコーダRDCからメインワード線MWLnにパルス状の選択信号MWLnkが出力される。つまり、メインワード線MWLnはバンクを活性化している間中常時選択状態とはなっていず、短時間だけ選択される。前記選択信号MWLnkのレベルは電源電圧Vccである。
【0055】
この後、例えばバンクBK1を活性化するためのコマンドBA1が供給されると、バンクBK1のメインワード線が選択信号MWLmlに応じて選択される。前記バンクBK0に対するデータの読み出し動作は、例えばバンクBK1の活性化の後、バンクBK0のプリチャージ前に実行される。
【0056】
図6は、例えばバンクBK0とバンクBK1の境界部に設けられたワード線駆動回路WLDとラッチ回路LTの一部の回路構成を示している。バンクBK0のワード線駆動回路WLD0において、インバータ回路I00、I01、I02、I03を構成するPMOSトランジスタ61a、61b、61c、61dのソースには前記ワード線駆動電圧発生回路により発生されたワード線駆動電圧WDRVnb0〜WDRVnb3がそれぞれ供給されている。これらPMOSトランジスタ61a、61b、61c、61dのドレインは、ワード線WL00〜WL03に接続されるとともに、NMOSトランジスタ61e、61f、61g、61hのドレインにそれぞれ接続されている。これらNMOSトランジスタ61e、61f、61g、61hのソースはそれぞれ接地されている。前記ワード線WL00〜WL03にはNMOSトランジスタ61i、61j、61k、61lのドレインが接続されている。これらNMOSトランジスタ61i、61j、61k、61lのソースは接地され、ゲートには前記ワード線駆動電圧WDRVnb0〜WDRVnb3と相補的なワード線駆動電圧/WDRVnb0〜/WDRVnb3がそれぞれ供給されている。前記ワード線WL00〜WL03の相互間には、ワード線WL04〜WL07がそれぞれ配置されている。これらワード線WL04〜WL07はバンクBK0に設けられた図示せぬワード線駆動回路により駆動される。
【0057】
また、バンクBK0のラッチ回路LT0において、インバータ回路I04とI05は直列接続されている。このインバータ回路I04の入力端と、インバータ回路I05の出力端は前記インバータ回路I00〜I03を構成するPMOSトランジスタ61a〜61d、NMOSトランジスタ61e〜61hの各ゲートに接続されている。また、PMOSトランジスタ61mのソースには電源電圧VPPが供給される。この電源電圧VPPは電源電圧Vccを昇圧した電圧である。このPMOSトランジスタ61mのゲートには、バンクプリチャージ信号BPRCHbが供給され、ドレインは前記インバータ回路I04の入力端に接続されている。このPMOSトランジスタ61mのドレインとインバータ回路I04の入力端が接続される接続ノードN00と接地間には、NMOSトランジスタ61n、61oが直列接続される。NMOSトランジスタ61nのゲートにはバンク活性化信号BACTbが供給され、NMOSトランジスタ61oのゲートには前記メインワード線MWL0が接続されている。
【0058】
尚、以降の図面において、インバータ回路I04、I05のように、出力端に二重丸を記載した論理回路は電源がVPPである。
【0059】
一方、バンクBK1のワード線駆動回路WLD1において、インバータ回路I10、I11、I12、I13を構成するPMOSトランジスタ62a、62b、62c、62dのソースには前記ワード線駆動電圧発生回路により発生されたワード線駆動電圧WDRVnb’0〜WDRVnb’3がそれぞれ供給されている。これらPMOSトランジスタ62a、62b、62c、62dのドレインは、ワード線WL10〜WL13に接続されるとともに、NMOSトランジスタ62e、62f、62g、62hのドレインにそれぞれ接続されている。これらNMOSトランジスタ62e、62f、62g、62hのソースはそれぞれ接地されている。前記ワード線WL10〜WL13にはNMOSトランジスタ62i、62j、62k、62lのドレインが接続されている。これらNMOSトランジスタ62i、62j、62k、62lのソースは接地され、ゲートには前記ワード線駆動電圧WDRVnb’0〜WDRVnb’3と相補的なワード線駆動電圧/WDRVnb’0〜/WDRVnb’3がそれぞれ供給されている。前記ワード線WL10〜WL13の相互間には、ワード線WL14〜WL17がそれぞれ配置されている。これらワード線WL14〜WL17はバンクBK1に設けられた図示せぬワード線駆動回路により駆動される。
【0060】
また、バンクBK1のラッチ回路LT1において、インバータ回路I14とI15は直列接続されている。このインバータ回路I14の入力端と、インバータ回路I15の出力端は前記インバータ回路I10〜I13を構成するPMOSトランジスタ62a〜62d、NMOSトランジスタ62e〜62hの各ゲートに接続されている。また、PMOSトランジスタ62mのソースには電源電圧VPPが供給されている。このPMOSトランジスタ62mのゲートには、バンクプリチャージ信号BPRCHb’が供給され、ドレインは前記インバータ回路I14の入力端に接続されている。このPMOSトランジスタ62mのドレインとインバータ回路I14の入力端が接続される接続ノードN10と接地間には、NMOSトランジスタ62n、62oが直列接続される。NMOSトランジスタ62nのゲートにはバンク活性化信号BACTb’が供給され、NMOSトランジスタ62oのゲートには前記メインワード線MWL0が接続されている。
【0061】
上記構成において、図7を参照して、ワード線駆動回路とラッチ回路の動作について説明する。クロック信号CLKに同期して、例えばバンクBK0を活性化するためのコマンドBA0が供給されると、前述したように、ローデコーダRDCは、プリチャージ信号PRCH、アドレス信号XAi、XBjに応じてメインワード線MWLnk(この場合、MWL0)が選択される。
【0062】
この時、バンクプリチャージ信号BPRCHbはハイレベル、BPRCHb’はローレベルであるため、PMOSトランジスタ61mはオフ、PMOSトランジスタ62mはオンであり、バンク活性化信号BACTbはハイレベル、BACTb’はローレベルであるため、NMOSトランジスタ61n、61oがオンとなり、接続ノードN00がローレベルとなる。このため、ラッチ回路LT0は反転し、インバータ回路I05の出力端がローレベルとなる。また、NMOSトランジスタ62nはオフ状態のままであるため、接続ノードN10はハイレベルに保持される。
【0063】
前記インバータ回路I05の出力端がローレベルとなると、インバータ回路I00〜I03を構成するPMOSトランジスタ61a〜61dがオンとなる。この時、ワード線駆動電圧発生回路によりワード線駆動電圧WDRVnbj(j=0〜3)のうちの1つがハイレベルとなっており、このワード線駆動電圧WDRVnbjがオン状態のPMOSトランジスタ61a〜61dを介してワード線に供給される。したがって、1つのメモリブロック内において、1つのワード線が選択される。
【0064】
この状態において、後述するビット線が選択され、これらワード線及びビット線により選択されたメモリセルに対してデータの読み出しが実行される。続いて、バンクBK1に対して同様の動作が行われた後、バンクBK0に対するプリチャージのコマンドBP0が制御部に供給されると、バンクプリチャージ信号BPRCHbがローレベルとなる。すると、PMPSトランジスタ61mがオンとなり、ラッチ回路LT0が反転し、インバータ回路I05のハイレベルとなる。このため、PMOSトランジスタ61a〜61dがオフとなり、ワード線が非選択状態となる。これとともに、ワード線駆動電圧発生回路により発生されるワード線駆動電圧WDRVnbj(j=0〜3)がローレベル、/WDRVnbj(j=0〜3)がハイレベルとされる。このため、NMOSトランジスタ61i〜61lがオンとされ、ワード線の電位が放電される。
【0065】
図8は、前記ローデコーダ部に設けられ、メインワード線駆動パルス信号MWDRVnjを生成するワード線駆動回路デコーダ81を示している。図8において、電源Vccが供給される端子81aと接地間にはPMOSトランジスタ81b、NMOSトランジスタ81c、81d、81e、81fが直列接続されている。前記PMOSトランジスタ81bのゲートには前記プリチャージ信号PRCHが供給され、NMOSトランジスタ81c〜81gのゲートには、アドレス信号A0R、A1R、A2R、がそれぞれ供給される。前記nチャネルトランジスタ81fのゲートには、前記ローブロック選択信号RSLnが供給されている。
【0066】
前記PMOSトランジスタ81bとNMOSトランジスタ81cの接続ノードN8は、ノア回路81gの一方入力端に接続されている。この接続ノードN8とノア回路81gの他方入力端の相互間にはインバータ回路81h、81i、81jが直列接続されている。電源Vccが供給される端子81kと前記接続ノードN8の相互間にはPMOSトランジスタ81lの電流通路が接続され、このトランジスタ81lのゲートは、前記インバータ回路81hと81iの接続ノードに接続されている。前記インバータ回路81h、81iは遅延回路81mを構成し、PMOSトランジスタ81lはインバータ回路81hとともに、ラッチ回路を構成している。
【0067】
図9は、前記信号発生回路領域23に設けられたワード線駆動電圧発生回路91の構成を示している。
【0068】
ラッチ回路LTWDを構成するインバータ回路I91とI92は直列接続されている。これらインバータ回路I91、I92は電源電圧VPPレベルの信号を出力する。端子91aには電源電圧VPPが供給される。この端子91aと前記インバータ回路I91の出力端に接続された接続ノードN91との間にはPMOSトランジスタ91bが接続されている。このPMOSトランジスタ91bのゲートには、バンクプリチャージ信号BPRCHbjが供給されている。前記接続ノードN91と接地間には、NMOSトランジスタ91c、91dが直列接続されている。NMOSトランジスタ91cのゲートにはバンク活性化信号BACTbjが供給され、NMOSトランジスタ91dのゲートには前記メインワード線駆動パルス信号MWDRVnjが供給されている。
【0069】
電源電圧VPPが供給される端子91eと接地間にはインバータ回路I93を構成するPMOSトランジスタ91f、NMOSトランジスタ91gが直列接続されている。これらトランジスタ91f、91gのゲートは前記接続ノードN91に接続されている。また、トランジスタ91f、91gの接続ノードからはワード線駆動電圧WDRVnbjが出力されるとともに、インバータ回路I94を介してワード線駆動電圧/WDRVnbjが出力される。
【0070】
次に、図10を参照して図8に示すワード線駆動回路デコーダ81と図9に示すワード線駆動電圧発生回路91の動作について説明する。
【0071】
ワード線駆動回路デコーダ81の動作は、前述したローデコーダとほぼ同様である。すなわち、クロック信号CLKに同期して各バンクに対するコマンドが順次供給される。例えばバンクBK0を活性化するコマンドBA0が供給される前の状態において、プリチャージ信号PRCHはローレベルとなっており、PMOSトランジスタ81bはオンとなっている。このため、ノア回路81gの一方入力端はハイレベル、他方入力端はローレベルとなっており、出力信号MWDRVnjはローレベルとなっている。
【0072】
この状態において、先ず、バンクBK0を活性化するためのコマンドBA0が供給されると、プリチャージ信号PRCHがハイレベルとなり、PMOSトランジスタ81bがオフとなる。ローブロック選択信号RSLnがハイレベルとなり、アドレス信号A0R、A1R、A2Rが共にハイレベルとなると、NMOSトランジスタ81c、81d、81e、81fが全てオンとなり、ノア回路81gの一方入力端がローレベルとなる。この時、ノア回路81gの他方入力端は遅延回路81mの作用によりローレベルに保持されているため、ノア回路81gの出力端から出力されるメインワード線駆動パルス信号MWDRVnjは、ハイレベルとなる。この後、ノア回路81gから出力されるメインワード線駆動パルス信号MWDRVnjは、遅延回路81mに設定された遅延時間DTが経過するとローレベルとなる。
【0073】
このようにして、アドレス信号に応じてメインワード線駆動パルス信号MWDRVnjが出力され、このメインワード線駆動パルス信号MWDRVnjは前記配線群22を介して、各バンクのワード線駆動電圧発生回路に供給される。このメインワード線駆動パルス信号MWDRVnjは、バンクを活性化している間中常時発生されていず、メインワード線MWLと同様に、短時間だけ発生される。前記メインワード線駆動パルス信号MWDRVnjのレベルは電源電圧Vccである。
【0074】
一方、ワード線駆動電圧発生回路91は、バンクを活性化するためのコマンドBA0が供給される以前は、バンク活性化信号BACTbj、及びメインワード線駆動パルス信号MWDRVnjがそれぞれローレベル、バンクプリチャージ信号BPRCHbjがハイレベルとなっている。このため、NMOSトランジスタ91c、91dがオフ、PMOSトランジスタ91bがオンとなっており、ラッチ回路を構成するインバータ回路I91の出力信号はハイレベルとなっている。したがって、インバータ回路I93を構成するPMOSトランジスタ91fはオフ、NMOSトランジスタ91gはオンとなり、ワード線駆動電圧MWDRVnjはローレベル、/MWDRVnjはハイレベルとなっている。
【0075】
上記状態において、コマンドBA0が供給されると、バンク活性化信号BACTbj、及びメインワード線駆動パルス信号MWDRVnjがそれぞれがハイレベル、バンクプリチャージ信号BPRCHbjがローレベルとなる。このため、NMOSトランジスタ91c、91dがオン、PMOSトランジスタ91bがオフとなり、ラッチ回路を構成するインバータ回路I91の出力信号はローレベルとなる。したがって、インバータ回路I93を構成するPMOSトランジスタ91fはオン、NMOSトランジスタ91gはオフとなり、ワード線駆動電圧MWDRVnjはハイレベル、/MWDRVnjはローレベルとなる。このワード線駆動電圧MWDRVnjは電源電圧VPPレベルである。この状態は、バンクをプリチャージするためのコマンドBP0が供給されるまで保持される。
【0076】
図11は、NMOSトランジスタにより構成されたセンスアンプを選択するためのセンスアンプデコーダ110の構成を示し、図12は、MOSトランジスタにより構成されたセンスアンプを選択するためのセンスアンプデコーダ120の構成を示している。
【0077】
図11において、電源Vccが供給される端子111aと接地間にはPMOSトランジスタ111b、NMOSトランジスタ111c、111dが直列接続され、前記NMOSトランジスタ111cにはNMOSトランジスタ111eが並列接続されている。前記PMOSトランジスタ111bのゲートには前記プリチャージ信号PRCHが供給され、NMOSトランジスタ111dのゲートには、センスアンプイネーブル信号SENが供給されている。NMOSトランジスタ111cのゲートには、前記ローブロック選択信号RSLnが供給され、NMOSトランジスタ111eのゲートには、前記ローブロック選択信号RSLnと隣接するローブロックを選択するためのローブロック選択信号RSLn+1が供給されている。
【0078】
前記PMOSトランジスタ111bとNMOSトランジスタ111cの接続ノードN11は、ノア回路111fの一方入力端に接続されている。この接続ノードN11とノア回路111fの他方入力端の相互間にはインバータ回路111g、111h、111iが直列接続されている。電源Vccが供給される端子111jと前記接続ノードN11の相互間にはPMOSトランジスタ111kの電流通路が接続され、このトランジスタ111kのゲートは、前記インバータ回路111gと111hの接続ノードに接続されている。前記インバータ回路111g、111hは遅延回路111lを構成し、PMOSトランジスタ111kはインバータ回路111gとともに、ラッチ回路を構成している。前記ノア回路111fの出力端からセンスアンプイネーブルパルス信号SENPn,n+1が出力される。このセンスアンプイネーブルパルス信号SENPn,n+1は前記配線群22を介して各バンクに伝達される。
【0079】
図12は、図11の構成と殆ど同一であり、異なる部分についてのみ説明する。図12において、図11と異なるのは、NMOSトランジスタ121cのゲートにセンスアンプイネーブル信号SEPが供給され、NMOSトランジスタ121dのゲートにローブロック選択信号RSLnが供給される点である。ノア回路121fの出力端からはセンスアンプイネーブルパルス信号SEPPn,n+1が出力される。これらセンスアンプイネーブルパルス信号SENPn,n+1、SEPPn,n+1は前記配線群22を介して各バンクに伝達される。
【0080】
ここで、センスアンプイネーブルパルス信号SENPn,n+1、SEPPn,n+1は、n番目のメモリブロックとn+1番目のメモリブロックの間に位置するセンスアンプに供給されることを意味している。
【0081】
上記構成において、図15を参照してセンスアンプデコーダ110、120の動作について説明する。センスアンプデコーダ120の動作は、センスアンプデコーダ110と殆ど同一であるため、センスアンプデコーダ110を中心に説明する。
【0082】
クロック信号CLKに同期して各バンクに対するコマンドが順次供給される。バンクBK0を活性化するためのコマンドBA0が供給される前の状態において、プリチャージ信号PRCHはローレベルとなっており、PMOSトランジスタ111bはオンとなっている。このため、ノア回路111fの一方入力端はハイレベル、他方入力端はローレベルとなっており、ノア回路111fから出力されるセンスアンプイネーブルパルス信号SENPn,n+1はローレベルとなっている。
【0083】
この状態において、先ず、バンクBK0を活性化するためのコマンドBA0が供給されると、プリチャージ信号PRCHがハイレベルとなり、PMOSトランジスタ111bがオフとなる。これとともに、ローブロック選択信号RSLn、又はRSLn+1がハイレベルとなり、センスアンプイネーブル信号SENがハイレベルとなると、NMOSトランジスタ111c、又は111d、及びNMOSトランジスタ111eがオンとなり、ノア回路111fの一方入力端がローレベルとなる。この時、ノア回路111fの他方入力端は遅延回路111lの作用によりローレベルに保持されているため、ノア回路111fの出力端から出力される信号SENPn,n+1は、ハイレベルとなる。この後、ノア回路111fの出力信号SENPn,n+1は、遅延回路111lに設定された遅延時間DTが経過するとローレベルとなる。
【0084】
このようにして、センスアンプデコーダ110からセンスアンプイネーブルパルス信号SENPn,n+1が出力される。センスアンプデコーダ120から出力されるセンスアンプイネーブルパルス信号SEPPn,n+1は、センスアンプイネーブル信号SEPに応じて、パルス信号SENPn,n+1より若干遅れて出力される。センスアンプイネーブルパルス信号SENPn,n+1、SEPPn,n+1は、バンクを活性化している間中常時出力されてはいず、短時間だけ選択される。この信号のレベルは電源電圧Vccである。
【0085】
この後、例えばバンクBK1を活性化するためのコマンドBA1が供給されると、バンクBK1のメインワード線が選択信号MWLmlに応じて選択される。前記バンクBK0に対するデータの読み出し動作は、例えばバンクBK1の活性化後、バンクBK0のプリチャージ前に実行される。
【0086】
図13は、各バンクの信号発生回路領域23に設けられるセンスアンプ活性化信号発生回路130を示している。この回路は、NMOSセンスアンプ側のセンスアンプ活性化信号発生回路131と、PMOSセンスアンプ側のセンスアンプ活性化信号発生回路132と、これら信号発生回路131、132の出力電圧をイコライズするイコライズ回路133とから構成されている。
【0087】
センスアンプ活性化信号発生回路131において、端子131aには電源電圧Vccが供給される。この端子131aと接地間には、PMOSトランジスタ131b、NMOSトランジスタ131c、131dが直列接続されている。PMOSトランジスタ131bのゲートにはバンクプリチャージ信号BPRCHbが供給され、NMOSトランジスタ131cのゲートにはバンク活性化信号BACTbが供給され、NMOSトランジスタ131dのゲートには前記配線群22を介してセンスアンプイネーブルパルス信号SENPn,n+1が供給されている。
【0088】
前記PMOSトランジスタ131bとNMOSトランジスタ131cの接続ノードN131にはインバータ回路131eの出力端とインバータ回路131fの入力端が接続されている。前記インバータ回路131eの入力端とインバータ回路131fの出力端はNMOSトランジスタ131gのゲートに接続されている。このNMOSトランジスタ131gのソースは接地され、ドレインからセンスアンプ活性化信号/SANn,n+1bが出力される。前記インバータ回路131e、131fはラッチ回路131hを構成している。
【0089】
また、センスアンプ活性化信号発生回路132において、端子132aには電源電圧Vccが供給される。この端子132aと接地間には、PMOSトランジスタ132b、NMOSトランジスタ132c、132dが直列接続されている。PMOSトランジスタ132bのゲートにはバンクプリチャージ信号BPRCHbが供給され、NMOSトランジスタ132cのゲートにはバンク活性化信号BACTbが供給され、NMOSトランジスタ132dのゲートには前記配線群22を介してセンスアンプイネーブルパルス信号SEPPn,n+1が供給されている。
【0090】
前記PMOSトランジスタ132bとNMOSトランジスタ132cの接続ノードN132は、インバータ回路132eの入力端に接続されている。このインバータ回路132eの出力端はインバータ回路132fの入力端に接続され、このインバータ回路132fの出力端は前記接続ノードN132に接続されている。この接続ノードN132はPMOSトランジスタ132gのゲートに接続されている。このPMOSトランジスタ132gのソースには電圧VBLHが供給され、ドレインからセンスアンプ活性化信号SAPn,n+1bが出力される。前記インバータ回路132e、132fはラッチ回路132hを構成している。
【0091】
前記イコライズ回路133において、イコライズ信号EQLnb、EQLn+1bはアンド回路133aの入力端に供給される。このアンド回路133aの出力端はNMOSトランジスタ133b、133c、133dのゲートに接続されている。NMOSトランジスタ133dの電流通路は前記NMOSトランジスタ131gのドレインとPMOSトランジスタ132gのドレインの相互間に接続されている。前記NMOSトランジスタ133bの電流通路の一端は前記NMOSトランジスタ131gのドレインに接続され、他端には前記電圧VBLが供給されている。前記NMOSトランジスタ133cの電流通路の一端は前記PMOSトランジスタ132gのドレインに接続され、他端には前記電圧VBLが供給されている。
【0092】
図14は、共有センスアンプ(SS/A)を示しており、図13と同一部分には同一符号を付す。前記センスアンプ活性化信号発生回路131から出力されるセンスアンプ活性化信号/SANn,n+1bは、NMOSトランジスタにより構成された複数のセンスアンプ141に供給され、前記センスアンプ活性化信号発生回路132から出力されるセンスアンプ活性化信号/SAPn,n+1bは、PMOSトランジスタにより構成された複数のセンスアンプ142に供給される。
【0093】
各ビット線対BL0、/BL0、BL1、/BL1〜BL1023、/BL1023にはビット線対と前記センスアンプを接続したり切り離すアイソレーショントランジスタ143、各ビット線対をイコライズするイコライズ回路144が接続されている。また、ビット線とワード線の交点にはメモリセルMCが接続されている。前記アイソレーショントランジスタ143を活性化する信号φT、及びイコライズ回路144を活性化するイコライズ信号EQLの生成については後述する。次に、図15、図16を参照して図13に示すセンスアンプ活性化信号発生回路130の動作について説明する。
【0094】
バンクが活性化される以前において、バンクがプリチャージされ、ラッチ回路131hが接続されたノードN131、及びラッチ回路132hが接続されたノードN132は共にハイレベルとなっている。このため、ラッチ回路131hの出力端に接続されたNMOSトランジスタ131g、及びラッチ回路132hの出力端に接続されたPMOSトランジスタ132gは共にオフとなっている。この時、イコライズ信号EQLnb、EQLn+1bは共にハイレベルとなっており、イコライズ回路133が活性化されている。このため、センスアンプ活性化信号/SANn,n+1b、SAPn,n+1bは共にVBLH/2(例えばVcc/2)とされている。
【0095】
この状態において、コマンドに応じてバンク活性化信号BACTbがハイレベルとなり、図11、図12に示すセンスアンプデコーダ110、120からセンスアンプイネーブルパルス信号SENPn,n+1、SENPn,n+1が供給され、イコライズ信号EQLnbがローレベルとなると、NMOSトランジスタ131c、131d、132c、132dがオンするため、前記ノードN131、N132が共にローレベルとなる。このため、ラッチ回路131h、132hの保持データが反転し、NMOSトランジスタ131g、PMOSトランジスタ132gが共にオンとなる。したがって、センスアンプ活性化信号発生回路131から出力されるセンスアンプ活性化信号/SANn,n+1bはローレベル(接地電位:GND)、センスアンプ活性化信号発生回路132から出力されるセンスアンプ活性化信号SAPn,n+1bはハイレベル(VBLH:例えばVcc)となる。これらセンスアンプ活性化信号/SANn,n+1b、SAPn,n+1bは、それぞれNMOSトランジスタからなるセンスアンプ141、PMOSトランジスタからなるセンスアンプ142に供給される。
【0096】
図17は、前記ローデコーダ部RDC0に配置されたイコライズ信号デコーダ170を示している。電源Vccが供給される端子171aと接地間にはPMOSトランジスタ171b、NMOSトランジスタ171cが直列接続されている。前記PMOSトランジスタ171bのゲートには前記プリチャージ信号PRCHが供給され、NMOSトランジスタ171cのゲートには、前記ローブロック選択信号RSLnが供給されている。
【0097】
前記PMOSトランジスタ171bとNMOSトランジスタ171cの接続ノードN171は、ノア回路171dの一方入力端に接続されている。この接続ノードN171とノア回路171dの他方入力端との間にはインバータ回路171e、171f、171gが直列接続されている。電源Vccが供給される端子171hと前記接続ノードN171の相互間にはPMOSトランジスタ171iの電流通路が接続され、このトランジスタ171iのゲートは、前記インバータ回路171eと171fの接続ノードに接続されている。前記インバータ回路171e、171fは遅延回路171jを構成し、PMOSトランジスタ171iはインバータ回路171eとともに、ラッチ回路を構成している。前記ノア回路171dの出力端からイコライズパルス信号EQLPnが出力される。このイコライズパルス信号EQLPnは前記配線群22を介して各バンクに伝達される。
【0098】
図18は各バンクに配置されたイコライズ信号EQLnbとタイミング信号φTを発生するEQL、φT信号発生回路180を示している。イコライズ信号EQLnbとタイミング信号φTは前記イコライズパルス信号EQLPnに基づいて発生される。
【0099】
EQL、φT信号発生回路180において、端子182aには電源電圧Vccから昇圧された電圧VPPが供給される。この端子182aと接地間には、PMOSトランジスタ182b、NMOSトランジスタ182c、182dが直列接続されている。PMOSトランジスタ182bのゲートにはバンクプリチャージ信号BPRCHbが供給され、NMOSトランジスタ182cのゲートにはバンク活性化信号BACTbが供給され、NMOSトランジスタ182dのゲートには前記配線群22を介してイコライズパルス信号EQLPnが供給されている。
【0100】
前記PMOSトランジスタ182bとNMOSトランジスタ182cの接続ノードN182は、インバータ回路182eの入力端に接続されている。このインバータ回路182eの出力端はインバータ回路182fの入力端に接続され、このインバータ回路182fの出力端は前記接続ノードN182に接続されている。これらインバータ回路182e、182fはラッチ回路182gを構成している。前記接続ノードN182には、直列接続されたインバータ回路182h、182iが接続され、インバータ回路182iの出力端からイコライズ信号EQLn、φTn−1、φTn+1が出力される。前記インバータ回路182e、182f、182h、182iは電源電圧Vccから昇圧された電圧VPPにより駆動される。
【0101】
図19は、前記イコライズ信号EQLnとタイミング信号φTを各メモリブロックの相互間に位置するセンスアンプに供給する配線の配置を示している。この配線は各メモリブロックに対して同一であるため、3つのメモリブロックn、n+1、n+2について説明する。
【0102】
前述したように、メモリブロックMBLKn−1とメモリブロックMBLKnとの間、メモリブロックMBLKnとメモリブロックMBLKn+1との間、及びメモリブロックMBLKn+1とメモリブロックMBLKn+2との間には、共有センスアンプSS/Aを構成する複数のセンスアンプS/An−1,n、S/An,n+1、S/An+1,n+2がそれぞれ配置されている。各センスアンプには、隣接するメモリブロック内のビット線対BL、/BLが接続されている。
【0103】
イコライズ信号EQLnはメモリブロックMBLKn内の各ビット線対に接続されたイコライズ回路に供給され、このイコライズ信号EQLnと同一の信号からなるタイミング信号φTn−1、φTn+1は、メモリブロックMBLKn−1とメモリブロックMBLKn+1内のビット線対に接続されたアイソレーショントランジスタに供給される。
【0104】
また、イコライズ信号EQLn+1はメモリブロックMBLKn+1内の各ビット線対に接続されたイコライズ回路に供給され、このイコライズ信号EQLn+1と同一の信号からなるタイミング信号φTn、φTn+2は、メモリブロックMBLKnとメモリブロックMBLKn+2内のビット線対に接続されたアイソレーショントランジスタに供給される。
【0105】
図20は、1つのセンスアンプS/An,n+1とメモリブロックMBLKn、MBLKn+1を示している。メモリブロックMBLKnのイコライズ回路201にはイコライズ信号EQLnが供給され、1対のアイソレーショントランジスタ202にはタイミング信号φTnが供給されている。また、メモリブロックn+1のイコライズ回路203にはイコライズ信号EQLn+1が供給され、1対のアイソレーショントランジスタ204にはタイミング信号φTn+1が供給されている。尚、205はセンスアンプとデータ線DQ、/DQとを接続する1対のトランジスタを示している。このトランジスタ205はカラム選択信号CSLにより駆動される。
【0106】
図21は、イコライズ信号デコーダ170、EQl、φT信号発生回路180の動作を示している。バンクBK0を活性化するコマンドに応じてプリチャージ信号PRCH、及びブロック選択信号RSLnがハイレベルとなると、イコライズ信号デコーダ170からイコライズパルス信号EQLPnが発生される。このパルス信号EQLPnは配線群22を介してEQl、φT信号発生回路180に供給される。
【0107】
EQl、φT信号発生回路180は、非選択時、ラッチ回路182gがハイレベルをラッチしており、インバータ回路182iから出力されるイコライズ信号EQLn、及びタイミング信号φTn−1、φTn+1は共にハイレベルとなっている。このため、イコライズ信号EQLnが供給されるメモリブロックのイコライズ回路はビット線をイコライズし、このメモリブロックの両隣に位置するメモリブロックのアイソレーショントランジスタはオンとなり、センスアンプとビット線とを接続する。
【0108】
この状態において、バンクプリチャージ信号BPRCHbがハイレベル、バンク活性化信号BACTbがハイレベルとなり、イコライズ信号デコーダ170からイコライズパルス信号EQLPnが供給されると、PMOSトランジスタ182bがオフ、NMOSトランジスタ182c、182dがオンとなる。このため、ラッチ回路182gの出力はローレベルに反転し、インバータ回路182iから出力されるイコライズ信号EQLn、及びタイミング信号φTn−1、φTn+1は共にローレベルとなる。したがって、イコライズ信号EQLnが供給されるメモリブロックのイコライズ回路はビット線のイコライズを停止し、このメモリブロックの両隣に位置するメモリブロックのアイソレーショントランジスタはオフとなり、センスアンプとビット線とを切り離す。
【0109】
上記のように、イコライズ信号が供給されるイコライズ回路を有するメモリブロックの両隣に位置するメモリブロックのアイソレーショントランジスタにイコライズ信号と同一のタイミング信号を供給している。したがって、イコライズ回路の動作とアイソレーショントランジスタの動作とを連動できるため、共有センスアンプ構成において、イコライズ回路とアイソレーショントランジスタとを容易且つ確実に制御できる。
【0110】
図22、図23、図24は、前記ローデコーダ部に設けられたローアドレスプリデコーダの動作を示すものであり、256MDRAMのローアドレス及びカラムアドレスの割付を示している。この割付によりフレキシブルリダンダンシを有効に作用させることができる。
【0111】
カラムアドレスはA0C〜A11Cの12ビットにより構成されている。図22に示すように、カラムアドレスA11Cによりチップのカラム方向に二等分されたブロックのうちの一方が選択され、カラムアドレスA0C〜A10Cにより各バンク内の2048本のうちから1本のビット線が選択される。
【0112】
一方、ローアドレスはA0R〜A15Rの16ビットにより構成されている。図23に示すように、ローアドレスA13R〜A15Rにより8個のバンクのうちから1つが選択される。ローアドレスA12Rにより、ロー方向の2/4の領域が選択され、ローアドレスA11Rにより、ローアドレスA12Rにより選択された領域の1/2の領域が選択される。ローアドレスA0R〜A10Rにより選択された1/8の領域内の2048本のワード線のうちから1本のワード線が選択される。
【0113】
図24は、ローアドレスのデコード方式を示している。リダンダンシ単位では1つのメモリブロックMBLKが前記ローブロック選択信号RSL0〜RSL15により選択される。前記ローブロック選択信号RSL0〜RSL15はローアドレスA9R〜A12Rから生成される。
【0114】
次に、1つのメモリブロックMBLK内の512本のワード線のデコード方式を示す。
【0115】
図25は、ローアドレスプリデコーダRAPDを示している。ローアドレスプリデコーダRAPDには、ローアドレスA0R〜A15Rと、これらの反転信号/A0R〜/A15R、プリチャージ信号PRCH、センスアンプ活性化信号SEN、SEP、バンクプリチャージ信号BPRCHが供給されている。同図(a)(e)に示すように、ローアドレスA0R〜A2R、/A0R〜/A2R、プリチャージ信号PRCH、センスアンプ活性化信号SEN、SEPは、ローアドレスプリデコーダRAPDをスルーし、前記ローデコーダRDCに供給される。
【0116】
同図(b)に示すように、デコード回路251aは、ローアドレスA3R〜A5R、/A3R〜/A5Rからアドレス信号XA0〜XA7を生成し、同図(c)に示すように、デコード回路251bは、ローアドレスA6R〜A8R、/A6R〜/A8Rからアドレス信号XB0〜XB7を生成する。
【0117】
同図(d)は、図24に示す前記ローブロック選択信号RSL0〜RSL15を生成する構成を示している。このローブロック選択信号RSL0〜RSL15は、デコード回路251cにより、ローアドレスA9R〜A12Rから生成される。
【0118】
図26(a)は、バンク活性化信号発生回路を示し、図26(b)は、バンクプリチャージ信号発生回路を示している。これらの回路は、例えば前記周辺回路に配置されている。
【0119】
図26(a)のバンク活性化信号発生回路は、前記バンク活性化信号BACT0〜7とリダンダンシバンク活性化信号RBACT0〜7を生成するデコード回路を示している。デコード回路261aはローアドレスA13R〜A15R、/A13R〜/A15Rからリダンダンシバンク活性化信号RBACT0〜7を生成する。デコード回路261bは前記リダンダンシバンク活性化信号RBACT0〜7と一致検出信号/RSPblkとからバンク活性化信号BACT0〜7を生成する。前記一致検出信号/RSPblkは、図2に示す不良アドレス記憶部29に記憶された不良ローアドレスと入力されたローアドレスとが一致した場合に発生される信号である。
【0120】
前記一致検出信号/RSPblkは、プリチャージ状態においてハイレベルであり、不良ローアドレスと入力されたローアドレスとが一致した場合ローレベルとなる。一致検出信号/RSPblkがローレベルの時、バンク活性化信号BACT0〜7はローレベルとなる。このため、リダンダンシワード線が選択されている場合、メモリブロックの正常なワード線、センスアンプ、イコライズ回路は活性化されない。
【0121】
このように、一致検出信号/RSPblkを用いてバンク活性化信号BACT0〜7を制御することにより、回路構成を簡単化できる。
【0122】
図26(b)のバンクプリチャージ信号発生回路において、デコード回路261cはローアドレスA11R〜A13R、/A11R〜/A13Rと、後述するバンクプリチャージ信号BPRCHとから、バンクプリチャージ信号BPRCH0〜7を生成する。すなわち、プリチャージはローアドレスA11R〜A13R、/A11R〜/A13Rによりバンクを指定した状態で行われる。
【0123】
図27は、ローアドレスプリデコーダRAPDの概略的な動作を示している。同図において、クロック信号CLKに同期して、バンクBK0を活性化するためのコマンドBA0が入力されると、ローアドレスバッファにより、ローアドレスAiR、/AiR(i≠13、14、15)とAjR、/AjR(j=13、14、15)がパルス駆動される。これに伴いバンク活性化信号BACTb(b=0〜7)がハイレベルとなる。また、前記バンクプリチャージ信号BPRCHは、プリチャージコマンドに応じて生成される。
【0124】
上記のように、この実施の形態の場合、ローアドレスは×1ビット構成でA0R〜A15RとA0C〜A11Cのように、ロー対カラムの割合を非対称としている。この構成は、8バンクの256MDRAMに対してフレキシブルリダンダンシを効率よく作用させるため、及び消費電力を削減するためのアドレス配分である。しかし、必ずしもデバイスの仕様がこのように決まるとは限らない。これはメモリ制御部の仕様に依存しているため、メモリ制御部の仕様によっては必ずしもこのようにはならない。例えばローアドレスA0R〜A14R、カラムアドレスA0C〜A12C(これでもまだ非対称)や、ローアドレスA0R〜A13R、カラムアドレスA0C〜A13C(アドレス対称)なども有り得る。このような場合には、フレキシブルリダンダンシの単位が上図のように16Mビット単位ではなく、8Mビット単位、さらには4Mビット単位となる。このため、この実施の形態と同数のリダンダンシワード線を設けても、不良ワード線の救済効率は低下する。したがって、この実施の形態と同じ歩留まりを維持するためには、より多くのリダンダンシワード線を設けねばならず、チップサイズが増大する欠点がある。
【0125】
尚、上記3種類のアドレス配分は全て×1ビット構成の場合であるが、例えば×16ビット構成の場合は、それぞれA0R〜A15R、A0C〜A7C、A0R〜A14R、A0C〜A8C、A0R〜A13C、A0C〜A9Cのようにカラムアドレスを削減することで対応すればよい。
【0126】
図28は、図2に示す前記不良アドレス記憶部29の一部を示している。電源電圧Vccが供給される端子281aと接地間には、PMOSトランジスタ281b、記憶素子としての例えばヒューズFS、NMOSトランジスタ281cが直列接続されている。前記PMOSトランジスタ281bのゲートには、DRAMに電源が投入された時点で発生されるパワーオン信号PWRONが供給されている。前記NMOSトランジスタ281cのゲートには、ヒューズFSの状態を設定するための信号FSETが供給されている。前記PMOSトランジスタ281bとヒューズFSの接続ノードにはインバータ281d、281eからなるラッチ回路281fの入力端が接続され、このラッチ回路281fの出力端からヒューズFSにプログラムされたローの不良アドレスAiRPblk(i=0〜12)が出力される。さらに、不良アドレスAiRPblkとヒューズイネーブル信号FENBLblkはノア回路281gの入力端に供給され、このノア回路281gの出力端から不良アドレス/AiRPblk(i=0〜12)が出力される。
【0127】
1本のリダンダンシワード線に対して、図28に示す回路が13セット存在する。前記ヒューズイネーブル信号FENBLblkはヒューズをプログラムするか否かよってローレベル、又はハイレベルとなる信号であり、このヒューズイネーブル信号FENBLblkは、次に示す回路により生成される。
【0128】
図29は、ヒューズイネーブル信号FENBLblkの生成回路である。電源電圧Vccが供給される端子291aと接地間には、PMOSトランジスタ291b、記憶素子としての例えばマスタヒューズMFS、NMOSトランジスタ291cが直列接続されている。前記PMOSトランジスタ291bのゲートには前記パワーオン信号PWRONが供給され、前記NMOSトランジスタ291cのゲートには、マスタヒューズMFSの状態を設定するための信号FSETが供給されている。前記PMOSトランジスタ291bとマスタヒューズMFSの接続ノードにはインバータ291d、291eからなるラッチ回路291fの入力端が接続され、このラッチ回路291fの出力端からヒューズイネーブル信号FENBLblkが出力される。
【0129】
このヒューズイネーブル信号FENBLblkの生成回路を含めると、1本のリダンダンシワード線に対して14セットのヒューズを有する回路が存在し、マスタヒューズMFSを切断するか否かにより、リダンダンシ回路を使用するか否かが決定される。
【0130】
図30は、不良ローアドレス記憶回路の動作を示している。DRAMの電源が投入され、電源電圧Vccが一定電圧となると、パワーオン信号PWRONがハイレベルとなる。図29において、ラッチ回路291fは電源電圧Vccが一定電位となり、パワーオン信号PWRONがローレベルの時、ハイレベルをラッチする。この状態において、信号FSETが供給されると、NMOSトランジスタ291cがオンするる。このとき、マスタヒューズMSFが切断されている場合、ラッチ回路291fの出力信号が反転し、ヒューズイネーブル信号FENBLblkがローレベルとなり、マスタヒューズMSFが切断されていない場合、ラッチ回路291fから出力されるヒューズイネーブル信号FENBLblkはハイレベルを保持する。
【0131】
図28に示す回路も図29に示す回路と同様の動作をし、信号FSETに応じて、ヒューズSFが切断されている場合、ラッチ回路281fから出力されるアドレス信号AiRPblkがローレベルとなり、ヒューズSFが切断されていない場合、アドレス信号AiRPblkはハイレベルを保持する。
【0132】
また、前記マスタヒューズMFSが切断されている場合、ヒューズイネーブル信号FENBLblkはローレベルであるため、ノア回路281gから出力されるアドレス信号/AiRPblkは、ラッチ回路281fの出力信号に応じてハイレベル、又はローレベルとなる。また、前記マスタヒューズMFSが切断されていない場合、ヒューズイネーブル信号FENBLblkはハイレベルであるため、ノア回路281gから出力されるアドレス信号/AiRPblkは、常にローレベルとなる。
【0133】
すなわち、前記マスタヒューズMFSが切断されていず、ヒューズFSも切断されていない場合、アドレス信号A0RPblk〜A12RPblk、/A0RPblk〜/A12RPblkは、全てローレベルとなる。このため、信号/RSPblkはハイレベルを保持する。
【0134】
図31は、図2に示すアドレス比較回路30の一部を示している。図31に示す回路は、各バンクのリダンダンシワード線1本につき1つずつ設けられている。
【0135】
昇圧された電源VPPが供給される端子301aには、PMOSトランジスタ301bの電流通路の一端が接続されている。このPMOSトランジスタ301bのゲートにはバンクプリチャージ信号BPRCHbが供給されている。このPMOSトランジスタ301bの電流通路の他端には、NMOSトランジスタ301cの電流通路の一端が接続されている。このNMOSトランジスタ301cのゲートには、前記ローアドレスプリデコーダRAPDから供給されるリダンダンシバンク活性化信号RBACTbが供給されている。前記NMOSトランジスタ301cの電流通路の他端と接地間には、直列接続された2つのNMOSトランジスタからなる複数のアドレス入力回路301dが接続されている。これらアドレス入力回路301dを構成するトランジスタの各ゲートには、ローアドレスA0R〜A12R、/A0R〜/A12Rと、A0RP〜A12RP、/A0RP〜/A12RPが供給されている。ここで、A0RP〜A12RP、/A0RP〜/A12RPは、前記不良アドレス記憶部29から出力される信号A0RPblk〜/A12RPblkである。
【0136】
前記PMOSトランジスタ301bとNMOSトランジスタ301cの接続ノードは、直列接続されたインバータ回路301e、301fを介してフリップフロップ回路301iを構成するナンド回路301gの1の入力端に接続されるとともに、直接第1の入力端に接続されている。このナンド回路301gの第2の入力端には前記バンクプリチャージ信号BPRCHbが供給され、第3の入力端はナンド回路301hの出力端に接続されている。このナンド回路301hの第1の入力端にはインバータ回路301jを介して前記リダンダンシバンク活性化信号RBACTbが供給され、第2の入力端は前記ナンド回路301gの出力端に接続されている。このナンド回路301gの出力端から一致検出信号/RSPblkが出力される。ここで、バンクの数b=0〜7、ブロックの数l=0、1、リダンダンシワード線の数k=0〜32である。
【0137】
図32は、アドレス比較回路30の動作を示している。アドレス比較回路30において、フリップフロップ回路301iから出力される一致検出信号/RSPblkは、バンクを活性化するコマンドBAが供給される以前のプリチャージ状態にいて、ハイレベルされている。この状態において、バンクを活性化するコマンドBAが供給されると、リダンダンシバンク活性化信号RBACTbがハイレベルとなり、NMOSトランジスタ301cがオンとなるとともに、複数のアドレス入力回路301dにローアドレスA0R〜/A12Rと、不良アドレスA0RP〜/A12RPが供給される。
【0138】
ここで、ローアドレスとローアドレスが一致した場合、アドレス入力回路301dを構成するNMOSトランジスタは共にオフする。このため、フリップフロップ回路301iを構成するナンド回路301dの入力条件が満足され、フリップフロップ回路301iが反転し、一致検出信号/RSPblkは、ローレベルとなる。
【0139】
一方、ローアドレスとローアドレスが不一致の場合、アドレス入力回路301dを構成するNMOSトランジスタが共にオンする。このため、フリップフロップ回路301iは反転せず、一致検出信号/RSPblkはハイレベルを保持する。
【0140】
上記一致検出信号/RSPblkは、前記リダンダンシワード線駆動回路RWLDに供給される。
【0141】
図33は、リダンダンシワード線駆動回路RWLDの構成を示している。このリダンダンシワード線駆動回路RWLDは昇圧された電圧VPPにより駆動されるインバータ回路331により構成されている。このインバータ回路331の入力端には一致検出信号/RSPblkが供給され、出力端はリダンダンシワード線RWLblkに接続されている。したがって、このリダンダンシワード線駆動回路RWLDは一致検出信号/RSPblkがローレベルとなると、リダンダンシワード線RWLblkを電圧VPPにより駆動する。
【0142】
図34は、リダンダンシセルアレイ専用のセンスアンプRS/Aに配置されたリダンダンシセルアレイ用のイコライズ信号発生回路341を示している。このイコライズ信号発生回路341において、電圧VPPが供給される端子341aと接地間にはPMOSトランジスタ341bとNMOSトランジスタ341cが直列接続されている。前記PMOSトランジスタ341bのゲートには前記バンクプリチャージ信号BPRCHbが供給され、前記NMOSトランジスタ341cには、前記リダンダンシバンク活性化信号RBACTbが供給されている。前記PMOSトランジスタ341bとNMOSトランジスタ341cの接続ノードには、直列接続されたインバータ回路341d、341eからなるラッチ回路341fが接続され、この接続ノードからリダンダンシ用イコライズ信号REQLblが出力される。
【0143】
上記リダンダンシイコライズ信号発生回路341において、PMOSトランジスタ341bはバンクプリチャージ信号BPRCHbが一瞬ローレベルとなるとオンし、ラッチ回路341fはハイレベルを保持する。このため、リダンダンシ用イコライズ信号REQLblは、プリチャージ時、ハイレベルとなる。
【0144】
この状態において、リダンダンシバンク活性化信号RBACTbがハイレベルとなると、NMOSトランジスタ341cがオンし、ラッチ回路341fはローレベルをラッチする。このため、リダンダンシ用イコライズ信号REQLblは、バンクが活性化された場合、常にハイレベルとなり、ビット線のイコライズを停止する。
【0145】
尚、上記イコライズの停止は、アドレス比較回路の比較結果に応じて、32本のリダンダンシワード線のうちの1が選択される時に行う方法も考えられる。しかし、この場合、32本のアドレス比較結果の論理和を演算するために長時間を必要とするため、動作速度が低下し得策ではない。この実施の形態では動作速度を優先している。
【0146】
図35は、リダンダンシ用センスアンプ駆動回路350を示している。この回路は、NMOSセンスアンプ側のセンスアンプ活性化信号発生回路351と、PMOSセンスアンプ側のセンスアンプ活性化信号発生回路352と、これら信号発生回路351、352の出力電圧をイコライズするイコライズ回路353とから構成されている。
【0147】
センスアンプ活性化信号発生回路351において、端子351aには電源電圧Vccが供給される。この端子351aと接地間には、PMOSトランジスタ351b、NMOSトランジスタ351c、351j、351dが直列接続されている。PMOSトランジスタ351bのゲートにはバンクプリチャージ信号BPRCHbが供給され、NMOSトランジスタ351cのゲートにはリダンダンシバンク活性化信号RBACTbが供給され、NMOSトランジスタ351jのゲートには信号RSORblが供給され、NMOSトランジスタ351dのゲートには前記センスアンプイネーブル信号SENが供給されている。前記信号RSORblは、32本のアドレス比較結果の論理和の演算出力である。センスアンプの活性化までには時間があるため、32本のアドレス比較結果の論理和を演算することが可能である。
【0148】
前記PMOSトランジスタ351bとNMOSトランジスタ351cの接続ノードN351にはインバータ回路351eの出力端とインバータ回路351fの入力端が接続されている。前記インバータ回路351eの入力端とインバータ回路351fの出力端はNMOSトランジスタ351gのゲートに接続されている。このNMOSトランジスタ351gのソースは接地され、ドレインからリダンダンシセンスアンプ活性化信号/RSANblが出力される。前記インバータ回路351e、351fはラッチ回路351hを構成している。
【0149】
また、センスアンプ活性化信号発生回路352において、端子352aには電源電圧Vccが供給される。この端子352aと接地間には、PMOSトランジスタ352b、NMOSトランジスタ352c、352j、352dが直列接続されている。PMOSトランジスタ352bのゲートにはバンクプリチャージ信号BPRCHbが供給され、NMOSトランジスタ352cのゲートにはリダンダンシバンク活性化信号RBACTbが供給され、NMOSトランジスタ352jのゲートには前記信号RSORblが供給され、前記NMOSトランジスタ352dのゲートにはセンスアンプイネーブル信号SEPが供給されている。
【0150】
前記PMOSトランジスタ352bとNMOSトランジスタ352cの接続ノードN352は、インバータ回路352eの入力端に接続されている。このインバータ回路352eの出力端はインバータ回路352fの入力端に接続され、このインバータ回路352fの出力端は前記接続ノードN352に接続されている。この接続ノードN352はPMOSトランジスタ352gのゲートに接続されている。このPMOSトランジスタ352gのソースには電圧VBLHが供給され、ドレインからリダンダンシセンスアンプ活性化信号RSAPblが出力される。前記インバータ回路352e、352fはラッチ回路352hを構成している。
【0151】
前記イコライズ回路353において、リダンダンシイ用コライズ信号REQLbはNMOSトランジスタ353a、353b、353cのゲートに供給されている。NMOSトランジスタ353aの電流通路は前記NMOSトランジスタ351gのドレインとPMOSトランジスタ352gのドレインの相互間に接続されている。前記NMOSトランジスタ353bの電流通路の一端は前記NMOSトランジスタ351gのドレインに接続され、他端には前記電圧VBLが供給されている。前記NMOSトランジスタ353cの電流通路の一端は前記PMOSトランジスタ352gのドレインに接続され、他端には前記電圧VBLが供給されている。
【0152】
上記構成のリダンダンシ用センスアンプ駆動回路350は、リダンダンシバンク活性化信号RBACTb、センスアンプイネーブル信号SEN、SEP、信号RSORblがハイレベルとなると、ラッチ回路351h、352hの出力信号が反転し、NMOSトランジスタ351g、PMOSトランジスタ352gがオンとなる。このため、NMOSトランジスタ351g、PMOSトランジスタ352gから、リダンダンシセンスアンプ活性化信号/RSANbl、RSAPblが出力される。このリダンダンシセンスアンプ活性化信号/RSANbl、RSAPblの出力に先立って、イコライズ回路353はイコライズを停止している。
【0153】
図36は、リダンダンシセルアレイ用センスアンプを示している。このセンスアンプは、リダンダンシビット線対とセンスアンプとを接続したり切り離すアイソレーショントランジスタがない以外、通常のセンスアンプと同様の構成である。前記リダンダンシセンスアンプ活性化信号/RSANbl、RSAPblはNMOSトランジスタからなるセンスアンプ361、PMOSトランジスタからなるセンスアンプ362にそれぞれ供給され、リダンダンシ用イコライズ信号REQLblはリダンダンシビット線対RBLをイコライズするイコライズ回路363に供給されている。364はセンスアンプとリダンダンシデータ線RDQ、/RDQとを接続する1対のトランジスタを示している。このトランジスタ304はカラム選択信号CSLにより駆動される。
【0154】
上記リダンダンシセルアレイ用センスアンプは、リダンダンシセルアレイが活性化されると、リダンダンシビット線対RBL、/RBLに読み出されたデータをセンスして増幅し、トランジスタ364を介してリダンダンシデータ線RDQ、/RDQに出力する。
【0155】
上記第1の実施の形態によれば、従来各バンクにそれぞれ配置されていたローデコーダ、ワード線駆動回路デコーダ、センスアンプデコーダ、イコライズ信号デコーダ(タイミング信号φTを含む)をデコーダ部RDC0、RDC1に集中して配置し、これらデコーダ部を各バンクで共有している。このため、各バンク相互間にそれぞれデコーダを配置する必要がないため、デコーダが占める面積を削減でき、チップサイズを小型化できる。
【0156】
また、多バンク構成のDRAMにおいて、共有センスアンプ方式を使用できるため、チップサイズの縮小化が可能となる。
【0157】
また、デコーダ部から出力され、各バンクに供給される選択信号MWLnk、メインワード線駆動パルス信号MWDRVnj、センスアンプイネーブルパルス信号SENPn,n+1、SEPPn,n+1、イコライズパルス信号EQLPnは、電源電圧Vccのパルス信号であるため、消費電力を削減できるとともに、高速動作が可能である。
【0158】
しかも、各バンクにおいては、上記各パルス信号をラッチするラッチ回路を配置し、このラッチ回路の出力信号により各回路の動作を制御しているため、確実な動作が可能である。
【0159】
また、メインワード線駆動パルス信号MWDRVnjは、バンクを活性化している間中ハイレベルとなっていず、待機状態はローレベルである。このため、セルアレイ内において、仮に配線相互がショートしている場合でも、スタンドバイ時に電流が流れない利点を有している。
【0160】
さらに、例えばタングステンからなる第1層メタル配線をビット線に使用し、第2層メタル配線をワード線WL、データ線DQ、/DQに使用し、第3層メタル配線をカラム選択線CSL、メインデータ線MDQ、/MDQ、配線群26、27に使用し、第4層メタル配線をメインワード線MWLn、配線群22に使用することにより、第1、第3のメタル配線と第2、第4のメタル配線を直交して配置できる。したがって、配線相互の寄生容量を減少でき、信号の高速伝送が可能となるとともに、チップサイズの縮小化が可能となる。
【0161】
また、バンク毎にリダンダンシセルアレイR/Dを設け、ローアドレスとカラムアドレスの割合を非対称としている。したがって、フレキシブルリダンダンシを効率よく作用させることができる。
【0162】
しかも、アドレス比較回路30において、不良アドレス記憶部29に記憶された不良アドレスと、入力されたローアドレスを比較し、これらが一致した場合、リダンダンシセルアレイR/Dを選択する。これとともに、従来であれば、ローデコーダを選択禁止とするが、この実施の形態では、アドレス比較回路30の一致検出信号/RSPblkにより、バンク活性化信号BACTbをローレベルとし、バンクを非活性としてメモリセルブロックMBLKの選択を禁止している。したがって、ローデコーダ部RDC0、RDC1が各バンクから離れて配置された構成においても、チップサイズを増大することなく、確実に不良ローをリダンダンシローに置き換えることができる。
【0163】
図37は、この発明の第2の実施の形態を示すものであり、第1の実施の形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【0164】
図37において、各バンクBK0〜BK7の各メモリセルブロック、共有センスアンプSS/Aは、ワード線と直交する方向に二等分され、2個のサブメモリセルブロックSMBLK0、SMBLK1が形成されている。これらサブメモリセルブロックSMBLK0、SMBLK1の相互間には、ワード線駆動回路WLD及びラッチ回路LTが配置されている。
【0165】
図38、図39は、図37の配線構成を概略的に示している。サブメモリセルブロックSMBLK0、SMBLK1に配置されるワード線WLは、隣接するもの同士が互いに交互にサブメモリセルブロックSMBLK0、SMBLK1の両側に配置されたワード線駆動回路WLDに接続されている。
【0166】
例えば図39に示すように、サブメモリセルブロックSMBLK0のワード線WL00はワード線駆動回路WLDn1に接続され、ワード線WL04はワード線駆動回路WLDn0に接続されている。以下、同様にサブメモリセルブロックSMBLK0のワード線はワード線駆動回路WLDn0、WLDn1に交互に接続される。また、サブメモリセルブロックSMBLK1のワード線WL10はワード線駆動回路WLDn2に接続され、ワード線WL14はワード線駆動回路WLDn3に接続されている。以下、同様にサブメモリセルブロックSMBLK1のワード線はワード線駆動回路WLDn2、WLDn3に交互に接続される。
【0167】
図38においても第1の実施の形態と同様に、例えば4層メタル配線構造が採用される。すなわち、ビット線BLは第1層メタル配線(M0)により構成され、ワード線SWLはポリシリコンと、これにシャントされた第2層メタル配線(M1)により構成され、カラム選択線CSLや図示せぬデータ線等は第3層メタル配線(M2)により構成され、デコーダ部RDC0、RDC1に接続されたメインワード線MWL、及び図示せぬセンスアンプ活性化パルス信号、イコライズパルス信号等を伝送する配線は第4層メタル配線(M3)により構成されている。配線構成はこれに限定されるものではなく、例えば配線(M2、M3)を入替えて使用することも可能である。
【0168】
図40は、バンク内におけるサブメモリセルブロックSMBLK0、SMBLK1の相互間に配置されたワード線駆動回路WLDn1、WLDn2、ラッチ回路LTを示している。この場合、1個のラッチ回路LTにより、ワード線駆動回路WLDn1、WLDn2の動作が制御される。回路動作は、図6に示す回路とほぼ同様である。
【0169】
図41は、隣接するバンク相互間に配置されたワード線駆動回路WLDとラッチ回路LTを示している。この回路構成は、図6と同様である。
【0170】
上記第2の実施の形態によっても第1の実施の形態と同様の効果を得ることができる。
【0171】
しかも、この実施の形態によればダブルエンドワード線構成においてこの発明を有効に使用できる。
【0172】
この発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【0173】
【発明の効果】
以上、詳述したようにこの発明によれば、チップ内に配置されるバンクの数がメモリセルアレイの分割数より多くなった場合においても、チップサイズの増大を抑えることが可能なダイナミック型半導体記憶装置を提供できる。
【0174】
従来各バンクにそれぞれ配置されていたローデコーダ、ワード線駆動回路デコーダ、センスアンプデコーダ、イコライズ信号デコーダをチップ中央のデコーダ部に集中して配置し、これらデコーダ部を各バンクで共有している。このため、各バンク相互間にそれぞれデコーダを配置する必要がないため、デコーダが占める面積を削減でき、チップサイズを小型化できる。
【0175】
また、多バンク構成のDRAMにおいて、共有センスアンプ方式を使用できるため、チップサイズの縮小化が可能となる。
【0176】
さらに、デコーダ部から出力され、各バンクに供給される選択信号は、電源電圧レベルのパルス信号であるため、消費電力を削減できるとともに、高速動作が可能である。
【0177】
しかも、各バンクにおいては、上記パルス信号をラッチするラッチ回路を配置し、このラッチ回路の出力信号により各回路の動作を制御しているため、確実な動作が可能である。
【0178】
また、バンク毎にリダンダンシセルアレイR/Dを設けているため、多バンク構成においてフレキシブルリダンダンシを行うことができる。
【0179】
しかも、アドレス比較回路において、不良アドレス記憶部に記憶された不良アドレスと、入力されたローアドレスを比較し、これらが一致した場合、リダンダンシセルアレイを選択するとともに、バンクを非活性としてメモリセルブロックの選択を禁止している。したがって、ローデコーダ部が各バンクから離れて配置された構成においても、チップサイズを増大することなく、確実に不良ローをリダンダンシローに置き換えることができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態を示すものであり、半導体チップのレイアウトを示す平面図。
【図2】図1の要部を示すものであり、バンクとローデコーダ部を示す構成図。
【図3】図2の要部を示す構成図。
【図4】ローデコーダの構成を示す回路図。
【図5】図4の動作を示すタイミングチャート。
【図6】ワード線駆動回路とラッチ回路の一部を示す回路図。
【図7】図6の動作を示すタイミングチャート。
【図8】ワード線駆動回路デコーダを示す回路図。
【図9】ワード線駆動電圧発生回路を示す回路図。
【図10】図9の動作を示すタイミングチャート。
【図11】センスアンプデコーダの構成を示す回路図。
【図12】センスアンプデコーダの構成を示す回路図。
【図13】センスアンプ活性化信号発生回路を示す回路図。
【図14】共有センスアンプを示す回路図。
【図15】センスアンプ活性化信号発生回路の動作を示すタイミングチャート。
【図16】センスアンプ活性化信号発生回路の動作を示すタイミングチャート。
【図17】イコライズ信号デコーダを示す回路図。
【図18】EQL、φT信号発生回路を示す回路図。
【図19】イコライズ信号とタイミング信号を各センスアンプに供給する配線の配置を示す構成図。
【図20】共有センスアンプの構成を示す回路図。
【図21】図17、図18、図20に示す回路の動作を説明するために示すタイミングチャート。
【図22】カラムアドレスの割付を説明するために示す図。
【図23】ローアドレスの割付を説明するために示す図。
【図24】ローアドレスのデコード方式を説明するために示す図。
【図25】ローアドレスプリデコーダの構成を説明するために示す図。
【図26】図26(a)は、バンク活性化信号発生回路を示す回路図、図26(b)は、バンクプリチャージ信号発生回路を示す回路図。
【図27】ローアドレスプリデコーダの概略的な動作を示すタイミングチャート。
【図28】不良アドレス記憶部の一部を示す回路図。
【図29】不良アドレス記憶部の一部を示す回路図。
【図30】図29の動作を示すタイミングチャート。
【図31】アドレス比較回路の一部を示す回路図。
【図32】図31の動作を示すタイミングチャート。
【図33】リダンダンシワード線駆動回路の構成を示す回路図。
【図34】リダンダンシセルアレイ用のイコライズ信号発生回路を示す回路図。
【図35】リダンダンシ用センスアンプ駆動回路を示す回路図。
【図36】リダンダンシセルアレイ用センスアンプを示す回路図。
【図37】この発明の第2の実施の形態を示すものであり、半導体チップのレイアウトを示す平面図。
【図38】図37の配線構成を概略的に示す平面図。
【図39】図38の要部を示すものであり、配線構成を概略的に示す平面図。
【図40】バンク内におけるワード線駆動回路とラッチ回路を示す回路図。
【図41】バンク相互間におけるワード線駆動回路とラッチ回路を示す回路図。
【図42】従来のシンクロナスDRAMのバンク構成を概略的に示す平面図。
【図43】従来のシンクロナスDRAMのバンク構成を概略的に示す平面図。
【図44】従来のシンクロナスDRAMのバンク構成を概略的に示す平面図。
【図45】パッケージのピンの割付を示す平面図。
【図46】従来のシンクロナスDRAMのバンク構成を概略的に示す平面図。
【図47】フレキシブルリダンダンシ方式を説明するために示す図。
【符号の説明】
11…チップ、
12…周辺回路、
21…デコーダ領域、
22、25、26、27…配線群、
23…信号発生回路領域、
24…デコーダ領域、
28…DQバッファ、
29…不良アドレス記憶部、
30…アドレス比較回路、
M0〜M3…セルアレイ、
BK0〜BK3…バンク、
CDC…カラムデコーダ、
RDC0、RDC1…ローデコーダ部、
RDC…ローデコーダ、
RAPD…ローアドレスプリデコーダ、
WLD…ワード線駆動回路、
LT…ラッチ回路、
MBLK…メモリブロック、
SS/A…共有センスアンプ、
BACT…バンク活性化信号、
BPRCH…バンクプリチャージ信号、
MWLn…メインワード線、
SENPn,n+1、SEPPn,n+1…センスアンプイネーブルパルス信号、
MWDRVnj…メインワード線駆動パルス信号、
EQLPn…イコライズパルス信号、
R/D…リダンダンシセルアレイ、
RWLD…リダンダンシワード線駆動回路、
RS/A…リダンダンシセルアレイ専用のセンスアンプ、
A0R、/A0R〜A15R、/A15R…ローアドレス、
A0C〜A11C…カラムアドレス。
/RSPblk…一致検出信号。
Claims (8)
- ワード線及び前記ワード線と直交するビット線を含むメモリセルブロックと、前記メモリセルブロックの前記ビット線方向両側に設けられているセンスアンプ領域と、前記メモリセルブロックの前記ワード線方向両側に設けられているデコーダ回路領域と、前記センスアンプ領域と前記デコーダ回路領域との交差する位置に設けられている信号発生回路領域とを具備する前記ワード線方向に配置された複数のバンクと、
前記複数のバンクに共有され、ローアドレスをデコードするデコーダ部と、
前記複数のバンクに共有され、前記ローアドレスに応じて前記デコーダ部から出力されたパルス状の第1の選択信号を伝搬する複数のメインワード線と、
前記デコーダ回路領域に配置され、前記メモリセルブロック内の前記ワード線を駆動するワード線駆動回路と、
前記デコーダ回路領域に配置され、バンク活性化信号に応じて前記メインワード線を伝搬するパルス状の前記第1の選択信号をラッチし、前記ワード線駆動回路を駆動する第1のラッチ回路と、
前記複数のバンクに共有され、前記ローアドレスに応じて前記デコーダ部から出力されるパルス状の第2の選択信号を伝搬する複数のワード線駆動線と、
前記信号発生回路領域に配置され、前記バンク活性化信号に応じて前記ワード線駆動線を伝搬するパルス状の前記第2の選択信号をラッチする第2のラッチ回路と、
前記信号発生回路領域に配置され、前記第2のラッチ回路の出力信号に応じて前記ワード線の駆動電圧を生成し、前記ワード線駆動回路に供給するワード線駆動電圧生成回路と
を具備することを特徴とするダイナミック型半導体記憶装置。 - 前記センスアンプ領域に配置され、前記メモリセルブロックから読み出された信号を検出する隣接する前記メモリセルブロックにより共有されるセンスアンプと、
前記複数のバンクに共有され、前記デコーダ部から前記ローアドレスに応じて出力される前記センスアンプを活性化するためのパルス状の第3の選択信号を伝搬する複数のセンスアンプ駆動線と、
前記信号発生回路領域に配置され、前記センスアンプ駆動線を伝搬する前記パルス状の第3の選択信号をラッチする第3のラッチ回路と、
前記信号発生回路領域に配置され、前記第3のラッチ回路の出力信号に応じて、各センスアンプを活性化する活性化回路と
を具備することを特徴とする請求項1に記載のダイナミック型半導体記憶装置。 - 前記センスアンプと前記メモリセルブロックのビット線対とを接続するトランジスタ対と、
前記ビット線対の電位をイコライズするイコライズ回路と、
前記複数のバンクに共有され、前記デコーダ部から前記ローアドレスに応じて出力される前記トランジスタ対及びイコライズ回路を活性化するためのパルス状の第4の選択信号を伝搬する複数のイコライズ駆動線と、
前記信号発生回路領域に配置され、前記イコライズ駆動線に伝搬されるパルス状の前記第4の選択信号をラッチする第4のラッチ回路と、
前記信号発生回路領域に配置され、前記第4のラッチ回路の出力信号に応じて前記トランジスタ対及びイコライズ回路を駆動する駆動信号を生成する駆動回路と
を具備することを特徴とする請求項2に記載のダイナミック型半導体記憶装置。 - 前記第1乃至第4の選択信号は、電源電圧レベルであることを特徴とする請求項1乃至3のいずれかに記載のダイナミック型半導体記憶装置。
- 前記各バンクに配置され、各メモリセルブロックの不良ローを救済するリダンダンシセルアレイと、
前記不良ローのアドレスを記憶する記憶回路と、
前記ローアドレスと前記記憶回路に記憶された不良ローのアドレスとを比較し、これらが一致した場合、一致信号を出力するアドレス比較回路と、
前記アドレス比較回路から前記一致信号が出力された場合、前記リダンダンシセルアレイを選択可能とするとともに、前記バンク活性化信号を非活性として前記メモリセルブロックの選択を禁止する回路とを有することを特徴とする請求項3に記載のダイナミック型半導体記憶装置。 - 前記駆動回路から出力される駆動信号は、前記メモリセルブロックの前記イコライズ回路に供給されるとともに、このメモリセルブロックの前記ビット線方向両隣に位置するメモリセルブロックのトランジスタ対に供給されることを特徴とする請求項3に記載のダイナミック型半導体記憶装置。
- 前記各バンクの前記各メモリセルブロックは、前記ワード線方向に第1、第2のサブメモリセルブロックに分割され、これら第1、第2のサブメモリセルブロックの前記ワード線方向両側に前記第1のラッチ回路及びワード線駆動回路が配置されることを特徴とする請求項3に記載のダイナミック型半導体記憶装置。
- 前記メインワード線、前記ワード線駆動線、前記センスアンプ駆動線及び前記イコライズ駆動線と、前記バンク活性化信号が伝送される配線は互いに直交して配置されることを特徴とする請求項3に記載のダイナミック型半導体記憶装置。
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