TW399320B - Dynamic semiconductor memory device - Google Patents

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經濟部中央標华局貝工消费合作社印製 A7 B7 五、發明説明（1 ) [技術之領域] 本發明與適用於例如64M比特DRAM(Dynamic · Random . Access . Memory)以下之同步（Synchronous) DRAM ;隨機存取記憶體匯流排（Rambus)DRAM ;同步連 線（SynchLink )DRAM等可高速轉送數據之DRAM，具有可 獨立工作之眾多存儲體之動態型半導體記憶裝置有關。 [先前之技術] 從16M比特之同步DRAM開始將存儲體（Bank)之概念導 入DRAM。同步DRAM係如第42圖所示將2個大記憶單元 陣列M0、Μ1配置於晶片CP内，此等記憶單元陣列M0 、Μ1係分別做爲存儲體ΒΚ0、ΒΚ1分配。在各記憶單元 陣列MO、Ml中央部分別配置共有列譯碼器（SRDC)及字 線驅動電路（WLD)，在此等共有列譯碼器及字線驅動電路 兩側配置眾多記憶塊MBLK。在各副陣列MBLK相互間配 置鄰接記憶塊共有之共有讀出放大器（SS/A)，各記憶單元 陣列M0、Μ1分別設有行譯碼器（CDC)，在行譯碼器相互 間配置周邊電路。此種構成比較容易配置各電路。又、以 下圖中與第42圖同一部分附予同一圖號。 [發明欲解決之課題] 第43圖係64Μ比特之同步DRAM之存儲體之構造。此 DRAM具有4個存儲體BK0、BK1、BK2、BK3。此種構 造係將晶片内配置記憶單元陣列之區域分爲4等分，在此 等區域設定各存儲體。故自然可將存儲體分配於各記憶單 元陣列。 -4- 本紙張尺度適用中國國家標準（CNS ) A4規袼（210X297公兑） 批衣------、玎----:----M ·. (請先閱讀背面之注意事項再本頁) 經濟部中央標萆局員工消费合作社印製 A7 B7 五、發明説明（2 ) 第44圖係256M比特之同步DRAM之存儲體之構造。此 DRAM可認爲比記憶單元陣列之分配數多之8存儲體構造 爲標準。又、封裝之梢之分配係如第45圖所示例如將8個 輸出入用I/O梢分別配置於封裝之縱方向兩端部兩側，而 將輸入列位址選通/RAS、行位址選通/CAS、寫入啓動/WE 等指令、及位址Add之梢配置於中央部兩側，已逐漸予以 標準化。隨著、將同一存儲體對晶片中央部左右對稱分配。 即、第44圖中晶片CP之配置記憶單元陣列之區域分爲2 等分，沿縱方向將周邊電路341配置於晶片CP之中央部。 將存儲體BKO〜BK7自左側依序配置於周邊電路341之圖示 上側之區域，並將存儲體BKO〜BK7自右側依序配置於周邊 電路341之圖示下側之區域。此種構造因同一存儲體之記 憶塊並未沿周邊電路341鄰接配置，故無法採用共有列譯 碼器。故爲了能獨立存取各存儲體，在各存儲體兩側分別 配置列譯碼器RDC及字線驅動電路（未圖示）。因此、由於 需將2個列譯碼器及字線驅動電路分別配置於鄰接之存儲 體相互間，致有配置上述各件區域加大之問題。 故亦想出如第46圖所示將存儲體分配於讀出放大器之 排列方向之方法。此種構造因同一存儲體之記憶塊係沿周 邊電路341鄰接配置，故可使用共有列譯碼器SRDC。惟 因在存儲體境界使用共有讀出放大器SS/A，故必須將各存 儲體使用之2個讀出放大器S/A分別配置於存儲體之境界 部（以粗線表示）。故存儲體境界部之讀出放大器區域加大 ，晶片尺寸向存错體之排列方向加大。 -5- 本紙張尺度適用中國國家榡準（CNS ) Α4規格（210X 297公釐） (讀先閲讀背面之注意事項再本頁) -裝' -»

又 經濟部中央樣隼局負工消费合作社印裝 之不良所示分配存鍺趙時，有因可撓性冗餘方式 ::眾多:：效率降低之缺點。兹所謂可撓性冗餘方式 即對眾多早7L陣列配置冗餘字線之方式。 二二圖⑷係先前未分配存错體時對單元陣列之可撓性 几餘万式’即表示題比特之單元陣列。如此、排列16 個…比特之單元陣歹,JCA，將共有讀出放大器SS/A配置 於各料陣列之相互間。又、將具有眾多冗餘字線之冗餘 專用I冗餘單元陣列R/D配置於行譯碼器CDC近旁。此冗 餘單元陣列R/D之規模爲例如約128K比特，將讀出放大器 S/A配置於此冗餘單元陣列R/D之兩側。 如上述、由於對16個單元陣列配置冗餘單元陣列r/d， 即使16個單元陣列之任—單元陣列有不良字線，亦可置換 爲冗餘單元陣列R/D内之冗餘字線^此爲可繞性冗餘方 式2，比每1M比特單位設冗餘字線，即使總冗餘字線數 相等惟不良字線之救濟能力提高。 例如1M比特單位配置i支冗餘字線與16M比特全部配 置16支字線比較，總冗餘字線數相等。惟11^{比特單位配 置1支冗餘字線時，若1M比特單位發生眾多不良則無法救 濟，而16M比特全部配置16支字線時，則可救濟。 如第46圖所示配置存儲體時，爲了能使各存儲體獨立工 作必須每存儲體配置冗餘單元陣列R/D。即第46圖所示構 造採用可撓性冗餘方式時，需如第47圖（b)所示對j個行譯 碼器選擇之16個單元陣列設對應各存儲體之4個冗餘單元 陣列R/D。此種構造、即使總冗餘字線支數與第47圖（a)

-6- A7 A7 經濟部中央標準局貝工消费合作社印掣 Β7 五、發明説明（4 ) 之情形相同，惟因各冗餘單元陣列R/D兩側配置讀出放大 器’故讀出放大器之區域加大，危及晶片尺寸之增大。 如上述、配置在晶片内之存儲體數多於記憶單元陣列分 割數時，有效使用共有列譯碼器、或共有讀出放大器、可 撓性冗餘方式困難，可預想晶片尺寸之增大。 本發明爲解決上述課題，其目的在提供即使配置在晶片 内之存儲體數多於記憶單元陣列分割敦抑制晶片 尺t増太之動態型半導體記憶裝置。 [解決課題之方法] 本發明爲解決上述課題，包含··具有眾多存儲體，向存 错體排列方向配置於半導體晶片内之眾多單元陣列；及配 置在各單元陣列相互間，回應列位址輸出選擇各存儲體内 字線之選擇信號之各存儲體共有之譯碼部；及配置在各存 错體相互間’回應存儲體活化信號閂鎖譯碼部輸出之選擇 信號之閂鎖電路；配置在各存儲體相互間，回應閂鎖在閂 鎖電路之選擇信號驅動各存错禮内之字線之字線堪動電路 等。 又、本發明包含：具有眾多存儲體，向存儲體排列方向 .配置於半導體晶片内之眾多單元陣列；及配置在各單元陣 列相互間’回應列位址輸出產生各存儲體内字線之驅動電 歷之選擇信號之各存儲體共有之譯碼部；及配置在各存儲 想相互間，驅動各存儲體内之字線之字線驅動電路；及配 置在各存儲體相互間’回應存儲體活化信號閂鎖譯碼部輸 出之選擇信號之閂鎖電路；及配置在各存儲體相互間，回 ---------------tr-------.^ (請先閱讀背面之‘注-意事t再本頁) 本紙張尺度適用中國國家桡浼（rw、/ i w * A7 I__________B7 五、發明説明（5 ) ~ 應閂鎖在閂鎖電路之選擇信號產生驅動字線之驅動電壓， 供给字線驅動電路之字線驅動電壓產生電路等。 又、本發明包含：具有眾多存儲體，向存儲體排列方向 配置於半導體晶片内之眾多單元陣列；及設在各存儲體， 向存儲體排列方向及正交方向配置之眾多記憶單元塊；及 配置在鄰接兩記憶單元塊相互間’檢測此等記憶單元塊讀 出之信號之兩記憶單元塊共有之讀出放大器；及配置在各 單元陣列相互間，回應列位址輸出各讀出放大器活化之選 擇仏號之各存儲體共有之譯碼部；及配置在各存儲體相互 間’回應存儲體活化信號閂鎖列譯碼器輸出之選擇信號之 問鎖電路；及配置在各存儲體相互間，回應閂鎖電路閂鎖 之選擇信號將各讀出放大器活化之活化電路等。 經濟部中央揉準局貝工消资合作社印装 又、本發明包含：具有眾多存儲體，向存儲體排列方向 配置於半導禮晶片内之眾多單元陣列；及設在各存儲禮， 向存儲體排列方向及正交方向配置之眾多記憶單元塊；及 配置在鄰接兩記憶單元塊相互間，檢測此等記憶單元塊讀 出之信號之兩記憶單元塊共有之讀出放大器；及連接讀出 放大器與記憶單元塊之成對比特線之成對電晶體；及將成 對比特線電位均衡之均衡電路；及配置在各單元陣列相互 間’回應列位址輸出將成對電晶體及均衡電路活化之選擇 信號之各存儲體共有之譯碼部；及配置在各存儲體相互間 ’回應存儲體活化信號閂鎖列譯碼部輸出之選擇信號之閂 鎖電路；及配置在各存儲體相互間，回應閂鎖在閂鎖電路 之選擇信號產生驅動成對電晶體及均衡電路之驅動信號之 ...... _________ - 8 - 本紙張尺度適財HU家料（CNS ) ,\4舰（21~〇>〇97^ΙΊ ----- A7 B7 五、發明説明（ 6 經濟部中央橾準局貝工消费合作社印製 驅動電路等。 W述選擇信號爲脈衝信號。 前述選擇信號爲電源電壓水平。 前述各存儲體包含··向存儲鳢排列方向及正交方向配置 足眾多s己憶單兀塊；及配置在鄰接兩記憶單元塊相互間， 檢測此等記憶單元塊讀出之㈣之兩㈣單元塊共 出放大器》 # 抑又、各存儲體包含：救濟各記憶單元塊之不良列之冗餘 單元陣列；及記憶不良列之位址之記憶電路；及比較列位 址與記憶在記憶電路之不良列之位址，兩者—致時輪出二 致信號之位址比較電路；及位址比較電路輸出一致信號時 ，可選擇冗餘單元陣列並將存儲體活化信號做爲非活性禁 止記憶單元塊之選擇之電路等β 前述堪動電路輸出之堪動信號係供給記憶.單元塊之均衡 電路，並供給記憶單元塊兩鄰位置之記憶單元塊之成對電 晶體。 前述各存儲體之各記憶單元塊係向存儲體之排列方向分 割爲第卜第2副記憶單元塊’在第i、第2副記憶單元塊 相互間配置閂鎖電路及字線驅動電路。 前述字線堪動電路係配置在記憶單元塊之存儲體排列方 向兩側。 前述傳送選擇信號之第1配線與傳送存儲體活化信號係 互相正交配置β -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公犮）

'----J ---------批衣------1Τ-----Ι--诙 (請先閱讀背面之注意事項-¾½¾•本頁) 五、發明説明（ A7 B7 經濟部中央樣隼局員工消費合作社印製 [實施形態] 以下、參考附圖説明本發明之實施形態。 第1圖係本發明之第1實施形態，大概顯示半導體晶片 之配置。本例與第44圖同樣向列方向分配存儲體。此時、 若單純分配存儲體則如前述無法共有列譯碼器，即在各存 儲體兩端分別配置列譯碼器，致晶片尺寸加大。於是、本 發明將構成列譯碼器之譯碼部與字線驅動電路分開，而將 列譯碼器配置在晶片中央部，並將字線驅動電路配置在各 存儲體兩侧。 即第1圖中、晶片11内配置4個單元陣列M0、Μ1、 M2、M3，將4個存儲體分別分配在各單元陣列MO〜M3 。例如單元陣列M0自圖示左側依序分配存儲體BK0-BK3 ，單元陣列Ml自圖示右側依序分配存儲體BKO〜BK3。單 元陣列M2自圖示左側依序分配存儲體BK4〜BK7，單元陣 列M3自圖示右側依序分配存儲體BK4~BK7。在各存儲體 之晶片中央側配置行譯碼器CDC。在各存儲體BK0-BK3 之各行譯碼器CDC與各存儲體BK4〜BK7之各行譯碼器 CDC相互間配置周邊電路12。 在單元陣列M0與單元陣列Μ 1相互間及單元陣列M2與 單元陣列M3相互間分別配置列譯碼部RDC0、RDC1。列 譯碼部RDC0係由ΒΚ0-ΒΚ3共有，而列譯碼部RDC1係由 ΒΚ4〜ΒΚ7共有。列譯碼部RDC0、RDC 1僅有譯碼部，字 線驅動電路WLD係配置在存儲體兩側。此等字線驅動電路 WLD係如後述具有保持列譯碼部RDC0、RDC 1輸出之信 10 本紙張尺度適用中國國家標準（CNS ) Λ4規袼（2! 0 X 297公:ft ) 請 先 閱 讀 背 ιέ 5. I 事 項- 再 t 裝

1T 秌 經濟部中央標隼局員工消費合作社印來 A7 B7 五、發明説明（8 ) 號之閂鎖電路LT。 各存儲體含例如16個記憶塊MBLK、及冗餘單元陣列（ 第1圖中未顯示），在各記憶塊MBLK相互間配置共有讀出 放大器SS/A。 周邊電路12含：位址緩衝電路產生存儲體活化信號 BACT之存儲體活化信號發生電路、產生存儲體預通電信 號BPRCH之存儲體預通電信號發生電路等。 第2圖係表示第1圖之存儲體BKb(例如b=l)及列譯碼部 RDCO之構造。其他存儲體之構造亦幾乎與存儲體BKb相 同。又、列譯碼部RDC1側之構造亦與第2圖相同。第3 圖係表示第2圖所示存儲體BKb之1個記憶塊及其周邊之 構造。 將列譯碼器RDC對應各存儲體之記憶塊MBLK配置於列 譯碼部RDCO。各列譯碼器RDC回應位址信號從眾多主字 線MWLn中選擇1支。此等主字線MWLn係配置在各存儲 體BKO〜BK3之各記憶塊上。將64支主字線、512支字線 配置在各記憶塊MBLK。 將譯碼區21列譯碼器RDC對應各存儲體之共有讀出放 大器SS/A配置在列譯碼器RDC兩侧。將後述字線堪動電 路譯碼器、讀出放大譯碼器、均衡信號譯碼器配置於此等 譯碼區21。字線驅動電路譯碼器產生形成眾多字線驅動電 壓WDRVnbj之主字線驅動脈衝信號MWDRVnj。讀出放大 譯碼器產生讀出放大器活化之讀出放大器啓動脈衝信號 SENPn、n+1及SEPPn、n+1。均衡信號譯碼器產生使比 -11 - 本紙張尺度適用中國國家標準（〇~$)/\4規格（210乂 297公兑） 扣衣------1T--------^ - - (諳先閱讀背面之注意事項再本頁) 五、發明説明（9 A7 B7 經濟部中央標準局員工消费合作社印裝 特線均衡之均衡脈衝信號EQLPn。 各譯碼區2 1連接配線群22，此等配線群22係配置在各 存儲體BKO〜BK3之各共有讀出放大器SS/A、及信號產生 電路區23上。各譯碼器輸出之主字線驅動脈衝信號 MWDRVnj 、MWDRVn+lj 、讀出放大器啓動脈衝信號 SENPn、n+1及SEPPn、n+1、均衡脈衝信號EQLPn等係 藉配線群22供給共有讀出放大器SS/A、字線驅動電壓產 生電路。 又、連接在比特線與讀出放大器相互間，控制連接或切 離比特線與讀出放大器之隔離電晶體之定時信號φΤ係如 後述由均衡脈衝信號EQLPn產生。 將列位址預譯碼器RAPD配置於列譯碼器RDCO之周邊 電路12側端部，將配線群26、27配置於列位址預譯碼器 RAPD、各譯碼區21、及各列譯碼器RDC上。 列位址預譯碼器RAPD將周邊電路12供給之位址信號 A3R、/A3R-A15R、/A15R預譯碼。譯碼輸出信號、位址 信號AOR及/AOR〜A2R及/ A2R、選擇記憶塊之列塊選擇信 號RSLn等係藉配線群26供給列譯碼器RDC及設在譯碼區 21之各種譯碼器。周邊電路12供給之預通電信號PRCH、 讀出放大活化信號SEN及SEP係藉配線群27供给設在譯碼 區21之各種譯碼器。 從周邊電路12將預通電信號PRCH '由N通道電晶體構 成之讀出放大活化之讀出放大活化信號SEN、由P通道電 晶體構成之讀出放大活化之讀出放大活化信號SEP等供給 -12- 本紙伕尺度適用中國國家榡準（CNS ) Λ4規格（210X 297公兑） 請 先 閱 讀 背 5. 事 項― 再/ i 裝 訂 .床 經濟部中央標準局負工消費合作社印裝 A7 B7 五、發明説明（1〇 ) 配線群26 »將此等信號供給列譯碼器RDC及設在譯碼區 21之各種譯碼器。 一方面、如第1圖、第3圖所示，將字線驅動電路WLD 及閂鎖電路LT配置於存儲體BKb之各記憶塊MBLK之主 字線MWLn方向兩側。此等閂鎖電路LT保持藉主字線 MWLn自列譯碼部RDCO供給之主字線選擇信號，字線驅 動電路WLD回應記憶在閂鎖電路LT之主字線選擇信號選 擇對應之眾多支字線WL。各記憶塊MBLK採用所謂雙端 字線方式，字線WL係每隔1支交互連接於配置在記憶塊 MBLK兩端之字線驅動電路WLD。 在各字線驅動電路WLD及閂鎖電路LT之與主字線 MWLn正交方向兩側配置信號產生電路區23。將字線驅動 電壓產生電路、讀出放大驅動電路、產生均衡信號EQL及 定時信號ΦΤ之EQL與φΤ信號產生電路等配置在各信號產 生電路區23。此等字線驅動電壓產生電路、讀出放大驿動 電路、EQL與φΤ信號產生電路皆藉配線群22回應譯碼區 21輸出之主字線驅動脈衝信號MWDRVnj、讀出放大啓動 脈衝信號SENPn、n+1及SEPPn、n+1以及均衡脈衝信號 EQLn均產生：字線驅動電壓WDRVnbj、讀出放大活化信 號、均衡信號EQLn、定時信號φΤη等。字線驅動電壓 WDRVnbj係供給鄰接之字線驅動電路WLD，讀出放大活 化信號、均衡信號EQLn、定時信號(|)Tn則皆供給鄰接之共 有讀出放大器SS/A。 將眾多行選擇線CSL配置於存儲體BKb之各記憶塊 -13- 本紙張尺度適用中國國家標準（CNS ) A4規袼（210X297公兑) 扣衣------1T— ；---；---Ά ·- (請先閱讀背面之注意事項再 ^寫本頁) 五、發明説明（11 A7 B7 經濟部中央橾準局員工消t合作社印^ MBLK、及共有讀出放大器SS/A上，由行譯碼器CDC選 擇此等行選擇線CSL。從周邊電路12將位址信號供給行譯 碼器CDC。各記憶塊MBLK内沿行選擇線CSL配置成對比 特線BL、/BL，將記憶單元配置在比特線與字線WL之交 點。 在各記憶塊MBLK與成對比特線BL、/BL正交之方向配 置選擇連接成對比特線BL、/BL，將讀出之數據傳送成對 比特線BL、/BL之數據線DQ、/DQ。更在存儲體BKb内 與數據線DQ、/DQ正交方向配置主字線MDQ、/MDQ。 主字線MDQ、/MDQ係選擇連接於數據線DQ、/DQ，將 數據線DQ、/DQ之數據傳送給DQ緩衝器28。 將譯碼區24配置於行譯碼器CDC之字線方向兩端部。 譯碼區24設有行位址預譯碼器、存儲體選擇信號產生電路。 在行譯碼器CDC旁邊設救濟存儲體BKb内不良字線之 冗餘單元陣列R/D。將驅動冗餘字線之冗餘字線驅動電路 RWLD配置於冗餘單元陣列R/D之字線方向兩端部，並將 冗餘單元陣列專用之讀出放大器RS/A配置於行選擇線方 向兩端部。 不良位址記憶部2 9例如含保險絲而成之記憶元件，記憶 不良列位址。不良位址記憶部29連接位址比較電路30。 位址比較電路3 0比較周邊電路供給之列位址與記憶在不 良位址記憶部29之不良列位址，兩者一致時藉冗餘字線驅 動電路RWLD將冗餘單元陣列R/D之字線活化。同時不選 擇記憶塊MBLK » 14- 本紙張尺度適用中國國家標隼（CNS ) Λ4規栝（210父297公犮） 諳 先 閱 背 之- 注 意 事 項' 再V1( 本 頁 裝

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A 經濟部中央標準局貝工消f合作社印繁 A7 B7 五、發明説明（12 ) 在譯碼區24、冗餘字線驅動電路RWLD、信號發生電路 區23、字線驅動電路WLD及閂鎖電路LT等上配置配線群 25，從周邊電路12將存儲體活化信號BACT、及存儲體預 通電信號BPRCH供給配線群25。 第2圖、第3圖中，成對比特線BL、/BL係例如由鎢製 第1層金屬配線（M0)形成，連接在記憶單元之字線WL則 由聚矽、及與其並聯之第2層金屬配線（Ml)構成，數據線 DQ、/DQ係由第2層金屬配線（Ml)構成。又、行選擇線 CSL、主字線MDQ、/MDQ、配線群26、27係由第3層 金屬配線（M2)構成，主字線MWLn、配線群22係由第4層 金屬配線（M3)構成。第2至第4層金屬配線（Ml、M2、 M3)例如爲鋁。配線構造並不受此限制，例如.更換配線（M2 、M3)使用亦可。 第4圖係表示構咸列譯碼部之列譯碼器RDC之構造。第 4圖中、在供給電源Vcc之接頭41 a與接地間以串聯連接P 通道MOS電晶體（以下、稱PMOS電晶體）41b、N通道MOS 電晶體（稱NMOS電晶體）41c、41d、41e。將預通電信號 PRCH供給PMOS電晶體4 lb之閘極，並將列位址預譯碼器 RAPD輸出之信號XAi、XBj分別供給NMOS電晶體41c 、41d之閘極。將列塊選擇信號RSLn供給η通道MOS電 晶體41e之閘極。 PMOS電晶體41b與NMOS電晶體41c之連接點N1係連 接在非或電路41f之一方輸入端。在連接點N1與非或電路 41f之另一方輸入端相互間以串聯連接反相電路41g、41h -15- 本紙乐尺度適用中國1]家標孪（CNS ) A4規格（210X 297公兑） — II-------------丁______ώκ, U3. Ί W , - (請先閱讀背面之注意事項再"^寫本頁) •經濟部中央標隼局員工消费合作社印^ A7 B7 五、發明説明（13 ) 、4Π。在供給電源Vcc之接頭41j與連接點N1相互間連 接PMOS電晶體4lk之電流通路，電晶體4lk之閘極係連 接於反相電路41g與41h之連接點。反相電路41g與41h 構成延遲電路411、PMOS電晶體41k與反相電路41g—同 構成閂鎖電路。 茲參考第5圖説明上述構造之工作。第5圖係本實施形 態之以同步DRAM連續將存儲體活化之情形。 與時鐘信號CLK同步依序供給對各存儲體之指令。此指 令係由例如同步於時鐘信號CLK自晶片外部供給之/RAS 、/CAS之水平設定。在供給對存儲體BK0之活化指令BA0 前狀態時預通電信號PRCH爲低水平，PMOS電晶體41b 爲接通。因此、非或電路41f之一方輸入端爲高水平，而 另一方輸入端爲低水平，輸出信號MWLnk爲低水平。 在此狀態下、首先供給存儲體BK0活化之指令BA0時預 通電信號PRCH爲高水平，PMOS電晶體41b爲切斷。在 列譯碼部各列譯碼器RDC對存儲體BK0之列塊選擇信號 RSLn爲高水平，列位址預譯碼器RAPD輸出之信號XAi、 XBj均爲高水平時NMOS電晶體41c、41d、41e均成接通 ，非或電路41f之一方輸入端爲低水平。此時因非或電路 41f之另一方輸入端因延遲電路411之作用保持在低水平 ，故非或電路41f之輸出端輸出之信號MWLnk即成高水平 。此後非或電路41f之輸出信號MWLnk經過設定在延遲電 路4 11之延遲時間DT即成低水平。 如此由列位址預譯碼器RAPD選擇之列譯碼器RDC向主 -16- 本纸張尺度適用中國國家標孪（CNS ) ΛΜ見格（210X 297公犮) ' 扣衣------.玎----^--- - - (請先閱讀背面之注意事項再"^寫本頁) 經濟部中央橾隼局貝工消費合作社印掣 A7 _____B7 五、發明説明（14 ) 字線MWLn輸出脈衝狀選擇信號MWLnk。即主字線MWLn 在將存儲體活化中經常爲非選擇狀態而僅短時間被選擇。 選擇信號MWLnk之水平爲電源電壓Vcc » 此後、例如供給使存儲體BK1活化之指令BA1時，存儲 體BK1之主字線回應選擇信號MWLml被選擇。對存儲體 BKO之數據讀出動作係例如在存儲體BK1活化後、存儲體 BKO之預通電前實施。 - 第6圖係表示例如設在存儲體BKO與存儲體BK1境界部 之字線骠動電路WLD及閂鎖電路LT之一部分之電路構造 β存儲體BKO之字線驅動電路WLDO中，將字線驅動電壓 發生電路發生之字線驅動電壓WDRVnbO〜WDRVnb3分別 供給構成反相電路IOO、101、102、103之PMOS電晶體 61a、61b、61c、61d之源極。此等PMOS電晶體61a、 61b、61c、61(1之汲極係連接在字線WL00-WL03，並分 別連接在NMOS電晶體61e、61f、61g、61h之汲極。此 等NMOS電晶體61e、61f、61g、61h之源極係分別接地 。字線 WL00~WL03 連接 NMOS 電晶體 61i、61j、61k、 611之汲極。NMOS電晶體61i、6lj、61k、611之源極係 接地，將與字線驅動電壓WDRVnbO〜WDRVnb3相補之字線 驅動電壓/WDRVnbO〜/WDRVnb3分別供給閘極。將字線 WL04~WL07分別配置在字線WL00-WL03相互間。字線 WL04〜WL07係由設在存儲體ΒΚ0之未圖示字線驅動電路 驅動。 又、存儲體ΒΚ0之閂鎖電路LT0中，反相電路104與105 -17- 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公兑) ^------1Τ----^---ί - - (請先閔讀背面之注意事項再'^寫本頁) 經濟部中央標準局貝工消費合作社印掣 A7 ___B7 五、發明説明（15 ) 係串聯連接。反相電路104之輸入端與反相電路1〇5之輸出 端係連接在構成反相電路100〜103之PMOS電晶體61a〜61d 、NMOS電晶體61e~61h之各閘極。又、將電源電壓VPP 供給PMOS電晶體6 lm之源極。電源電壓VPP係將電源電 壓Vcc昇壓之電壓。將存儲體預通電信號BPRCHb供給 PMOS電晶體61m之閘極，汲極係連接在反相電路104之輪 入端。在連接PMOS電晶體61m之汲極與反相電路1〇4輸 入端之之連接點N00與接地間串聯連接NMOS電晶體61η 、61〇。將存儲體活化信號BACTb供給NMOS電晶體61η 之閘極，NMOS電晶體61〇之閘極連接主字線MWL0。 又、以下圖中如反相電路104、105，在輸出端畫雙圈之 邏輯電路之電源爲VPP。 一方面、在存儲體ΒΚ1之字線驅動電路WLD1中，將字 線驅動電壓發生電路發生之字線驅動電壓 WDRVnb’0~WDRVnb’3分別供給構成反相電路11〇、ill、 112、113 之 PMOS 電晶體 62a、62b、62c、62d 之源極 。此等PMOS電晶體62a、62b、62c、62d之汲_極係連接 在字線WL10〜WL 13，並分別連接在NMOS電晶·體62e、 62f、62g、62h之汲極。此等NMOS電晶體62e、62f ' 62g、62h之源極係分別接地。字線WL10〜WL13連接NMOS 電晶體62i、62j、62k、62〖之汲極。NMOS電晶體62i 、62j、62k、621之源極係接地，將與字線驅動電整 WDRVnb'O〜WDRVnb'3相補之字線驅動電壓/WDRVnb'0~ /WDRVnb’3分別供給閘極。將字線WL 14〜WL17分另_J g&置 -18 良紙張尺度適用中國國家樣準（CN’S ) Λ4規格（2l〇x 297公兑 -1 1 批衣 訂 ^ ;浪 · {請先閱讀背面之注•意事項再本頁) （ A 7 B7 五、發明説明（16 ) 在字線WL10~WL13相互間。字線WL14~WL17係由設在存 儲體BK1之未圖示字線驅動電路驅動。 又、存儲體BK1之閂鎖電路LT1中，反相電路114與115 係串聯連接。反相電路114之輸入端與反相電路115之輸出 端係連接在構成反相電路110〜113之PMOS電晶體62a~62d 、NMOS電晶體62e〜62h之各閘極。又、將電源電壓VPP 供給PMOS電晶體62m之源極。將存儲體預通電信號 BPRCHb’供給PMOS電晶體62m之閘極，汲極係連接在反 相電路114之輸入端。在連接PMOS電晶體62ra之汲極與 反相電路114輸入端之連接點N10與接地間串聯連接 NMOS電晶體62η、62〇。將存儲體活化信號BACTb’供給 NMOS電晶體62η之閘極，NMOS電晶體62〇之閘極連接 主字線MWL0。 茲參考第7圖説明上述構造之字線驅動電路及閂鎖電路 之工作。與時鐘信號CLK供给例如存儲體ΒΚ活化之指令 ΒΑ 〇時，如前述列譯碼器RDC即回應預通電信號PRCH ' 位址信號Xai、Xbj選擇主字線MWLnk(此時爲MWL0)。 經濟部中央榡準局貝工消費合作社印犁 (請先閱讀背面之注意事項再本頁) 此時、因存儲體預通電信號BPRCHb爲高水平，而 BPRCHb1爲低水平，故PMOS電晶體61m爲切斷，PMOS 電晶體62m爲接通，又因存儲體活化信號BACTb爲高水平 ，而BACTb'爲爲低水平，致NMOS電晶體61η、61〇爲接 通，連接點Ν00爲低水平。因此、閂鎖電路LT0反轉，反 相電路105之輸出端成爲低水平。又因NMOS電晶體62η 仍爲切斷狀態，故連接點Ν 1 0係保持在高水平。 -19- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公兑) ~~' 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（17 ) 當反相電路105之輸出端成爲低水平時，構成反相電路 100〜103之PMOS電晶體61a〜61d爲接通。此時、由字線軀 動電壓發生電路致字線驅動電壓WDRVnbj(j = 0~3)中之1 成高水平，字線驅動電壓WDRVnbj藉接通狀態之PMOS電 晶體6la〜6Id供给字線。故在1個記憶塊中選擇1字線。 在此種狀態下選擇後述比特線，對字線及比特線選擇之 .記憶單元讀取數據。接著對存儲體BK1實施同樣工作後， 對存儲體ΒΚ0之預通電指令ΒΡ0供給控制部時，存儲體預 通電信號BPRCHb即成爲低水平。則PMOS電晶體61m爲 接通，閂鎖電路LT0反轉，成爲反相電路105之高水平。 因此、PMOS電晶體6 1 a〜6 1 d爲切斷，字線成非選擇狀態 。同時、由字線驅動電壓發生電路致字線軀動電壓 WDRVnbj(j = 0〜3)成爲低水平、/ WDRVnbj(j 二 0〜3)成爲 高水平。因此、NMOS電晶體61j、611爲接通，將字線之 電位放電。 第8圖係設在列譯碼部產生主字線驅動脈衝信號 MWDRVnj之字線驅動電路譯碼器81 。第8圖中供給電源 Vcc之接頭81 a與接地間以串聯連接PMOS電晶體8 lb、 NMOS電晶體81c、81d、81e、81f。將預通電信號PRCH 供給PMOS電晶體8 lb之閘極，而將位址信號AOR、AIR 、A2R分別供給NMOS電晶體8 lc〜8 lg之閘極。將列塊選 擇信號RSLn供給η通道電晶體8 If之閘極。 PMOS電晶體8 lb與NMOS電晶體8 1 c之連接點N8係連 接在非或電路8 lg之一方輸入端。在連接點N8與非或電路 -20- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公兑) ----------抑衣------iT----；--- -' (請先閱讀背面之注•意事項再^^本頁) 經濟部中央樣準局貞工消費合作社印袈 A 7 B7 五、發明説明（18 ) 81g之另一方輸入端相互間以串聯連接反相電路81h、81i 、8 lj。供給電源Vcc之接頭8 lk與連接點N8相互間連接 PMOS電晶體811之電流通路，電晶體811之閘極係連接在 反相電路81h與81i之連接點。反相電路81h、81i構成延 遲電路81m，PMOS電晶體811與反相電路81h—同構成閂 鎖電路。 第9圖係設在信號發生電路區23之字線驅動電壓發生電 路91之構造。 構成閂鎖電路LTWD之反相電路19 1、192係串聯連接。 此等反相電路191、192輸出電源電壓VPP水平之信號。 將電源電壓VPP供給接頭91a。接頭91a與連接在反相電 路191輸出端之連接點N91間連接PMOS電晶體91b。將存 儲體預通電信號BPRCHbj供給PMOS電晶體91b之閘極。 連接點N91與接地間串聯連接NMOS電晶體91c、91d。 將存儲體活化信號B ACTbj供給NMOS電晶體91 c之閘極 ，將主字線驅動脈衝信號MWDRVnj供給NMOS電晶體 9 1 d之閘極。 供給電源電壓VPP之接頭91e與接地間串聯連接構成反 相電路193之PMOS電晶體91f、NMOS電晶體91g。此等 電晶體91f、91g之閘極係連接於連接點N91。又、從電 晶體9 If、9 lg之連接點輸出字線驅動電壓WDRVnbj，並 藉反相電路194輸出字線驅動電壓/WDRVnbj。 其次、參考第10圖説明第8圖所示字線驅動電路譯碼器 81及第9圖所示字線驅動電壓發生電路91之工作。 -21 - 本紙張尺度適用中國國家標準（CNS ) A4規袼（210 X 297公兑) _ 批衣------1τ----^---'Μ -- (請先閲讀背面之注意事項再本頁) 經濟部中央樣隼局員工消费合作社印製 A7 B7 五、發明説明（19 ) 字線驅動電路譯碼器81之工作與前述列譯碼器太概相 同。即與時鐘信號CLK同步依序供給對各存儲體之指令。 例如在供給存儲體BKO活化之指令BAO前之狀態下，預 通電信號PRCH爲低水平，而PMOS電晶體81b爲接通。 因此、非或電路81g之一方輸入端爲高水平，另一方輸入 端爲低水平，輸出信號MWDRVnj爲低水平。 此種狀態下、首先供給存儲體BKO活化之指令BAO時 ，預通電信號PRCH爲高水平，而PMOS電晶體81b爲切 斷。當列塊選擇信號RSLn爲高水平，位址信號AOR、A1R 、A2R均成高水平時，NMOS電晶體81c、81d、81e、 81f均成接通，非或電路81g之一方輸入端爲低水平。此時 、由於非或電路81g之另一方輸入端因延遲電路81m之作 用保持在低水平，故從非或電路81g之輸出端輸出之主字 線驅動脈衝信號MWDRVnj即成高水平。此後、從非或電 路81g輸出之主字線驅動脈衝信號MWDRVnj在經過設定 於延遲電路8 lm之延遲時DT間時即成低水平。 如此、回應位址信號輸出主字線驅動脈衝信號MWDRVnj ，藉配線群22捋主字線驅動脈衝信號MWDRVnj供給各存 儲體之字線驅動電壓發生電路。此主字線驅動脈衝信號 MWDRVnj在存儲體活化中平時並未發生，與主字線MWL· 同樣僅短時間發生。主字線驅動脈衝信號MWDRVnj之水 平爲電源電壓Vcc。 一方面、字線驅動電壓發生電路91在供給存儲體活化之 指令BAo以前，存儲體活化信號BACTbj、及主字線驅動 -22- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公垃) ---------扣衣-- -· {諳先閱讀背面之注意事項^^寫本頁) -'β 線 經濟部中央樣孳局員工消资合作社印繁 A7 ____B7 五、發明説明（20 ) 脈衝信號MWDRVnj分別爲低水平，存儲體預通電信號 BPRCHbj成高水平。因此、NMOS電晶體91c、91d爲切 斷’ PMOS電晶體91b爲接通，而構成閂鎖電路之反相電 路191之輸出信號成高水平。故構成反相電路193之pm〇S 電晶體91f爲切斷，NMOS電晶體91g爲接通，字線堪動 電壓MWDRVnj爲低水平，/MWDRVnj爲高水平。 上述狀態下、供給指令BA0時，存儲體活化信號bACTbj 、及主字線驅動脈衝信號MWDRVnj分別爲高水平，存错 體預通電信號BPRCHbj成低水平。因此、NMOS電晶體91c 、9 Id爲接通’ PMOS電晶體91b爲切新，而構成閂鎖電 路之反相電路191之輸出信號成低水平。故構成反相電路 193之PMOS電晶體91f爲接通，NM0S電晶體91g爲切斷 ，字線驅動電壓MWDRVnj爲高水平，/MWDRVnj爲低水 平。字線驅動電壓MWDRVnj爲電源電壓VPP水平。此狀 態保持至供给將存儲體預通電之指令BP0止。 第11圖係選擇由NMOS電晶體構成之讀出放大器之讀 出放大譯碼器110之構造，第12圖係選擇由NMOS電晶體 構成之讀出放大器之讀出放大譯碼器120之構造。 第11圖中、供给電源VCC之接頭111a與接地間串聯連 接 PMOS 電晶體 mb、NMOS 電晶體 111c、llld，NMOS 電晶體111c並聯連接NMOS電晶體Ule。將預通電信號 PRCH供給PMOS電晶體111b之閘極，將讀出放大器啓動 信號SEN 供給NMOS電晶體llld之閘極。將列塊選擇信 號RSLn供給NMOS電晶體11 lc之閘極，將選擇與列塊選 -23- 本纸張尺度適用中國國家標卒（CNS >八4規_格（2IOX297公犮） 抑衣------II---1----麻 (讀先閱讀背面之注意事•項再本頁) 經濟部中央標準局貝工消費合作社印装 A7 ________B? 五、發明説明（21 ) ' 擇信號RSLn鄰接之列塊之列塊選擇信號RSLn+1供給 NMOS電晶體11 le之閘極。 PMOS電晶體111b與NMOS電晶體111c之連接點Nil 係連接在非或電路lllf之一方輸入端。在連接點Nil與非 或電路11 If之另一方輸入端相互間串聯連接反相電路 lllg、lllh、llli。供給電源Vcc之接頭lllj與連接點 Nl 1相互間連接PMOS電晶體11 lk之電流通路，PMOS電 晶體111k之閘極係連接在反相電路111§與lllht連接點 。反相電路lllg、lllh構成延遲電路in!，pMOS電晶 體11 lk與反相電路11 lg —同構成閂鎖電路a從非或電路 lllf之輸出端輸出讀出放大器啓動脈衝信號SENpn、n+1 。此讀出放大器啓動脈衝信號SENP.n ' n+1係藉配線群22 傳遞於各存像體。 弟12圖幾乎與第11圖之構造相同，故僅說明不同之部 分。第12圖與第11圖不同者即將讀出放大器啓動信號SEN 供给NMOS電晶體12 1 c之閘極，及將列塊選擇信號RSLn 供給NMOS電晶體12 Id之閘極。從非或電路121f之輸出 端輸出讀出放大器啓動脈衝信號SENPPn、n+1。此等讀 出放大器啓動脈衝信號SENPn、n+1及SENPPn ' n+1係 藉配線群22傳遞於各存儲體。 兹讀出放大器啓動脈衝信號SENPn、n+1及SEPP 、 係指供給第n記憶塊與第n+1之記憶塊間位置之讀出 放大器之意。 灶參考第15囷説明上述構造之讀出放大譯碼器11〇、 ___ -24- .尺度適用中標率（CNS ) Λ復格（2丨。公兑） 裝 訂 ^---~線 • (請先閱讀背面之注意事項^寫本頁) A7 B7 經濟部中央標挛局員工消費合作社印^ 五、發明説明（22 120之工作。因讀出放大譯碼器12〇之工作與讀出放大譯碼 器110幾乎相同’故以讀出放大譯碼器u〇爲中心説明。 與時鐘信號CLK同步依序供给對各存儲體之指令。在供 給存餘體ΒΚ0之活化指令ΒΑ0前狀態時，預通電信號pRCIi 爲低水平，PMOS電晶體liib爲接通。因此、非或電路llif_ 之—方輸入端爲高水平，而另一方輸入端爲低水平，從非 或電路1111'輸出之讀出放大器啓動脈衝信號5]£>^11、11+1 爲低水平。 在此種狀態下、首先供給存错體活化指令ΒΑ0時，預通 電信號卩11(：11爲高水平，？]^〇5電晶體1111)爲切斷。同時 倘列塊選擇信號RSLn、或RSLn+Ι爲高水平，讀出放大器 啓動號SEN爲高水平時，NMOS電晶體111c、或llld 、及NMOS電晶體ine爲接通，非或電路liif之一方輸 入端爲低水平。此時、由於非或電路111£之另一方輸入端 因延遲電路1111之作用保持在低水平，故從非或電路1Uf 輸出端輸出之信號SENPn、n+1爲高水平。此後、非或電 路1 lif之輸出信號SENPn、n+1在經過設定在延遲電路 111丨之延遲時間dt時即成低水平。 如此、自讀出放大譯碼器110輸出讀出放大器啓動脈衝 信號SENPn、n+1。自讀出放大譯碼器u〇輸出之讀出放 大器啓動脈衝信號5ΕΡΡ.η 、η+1係回應讀出放大器啓動 信號SEP比脈衝信號SENPn、n+1遲若干輸出。讀出放大 器啓動脈衝信號SENPn、π+l及SEPP卜、η+1在將存错 想活化中平時未輸出而僅短時間選擇。此信號之水平爲電 ____ -25- !7氏張尺度適用中國國 I:批衣 . I 訂 ~I I i u — ———— {請先閱讀背面之注意事項一^寫本頁) 一 經濟部中央樣华局貝工消費合作社印裝 A7 _________B7 五、發明説明（23 ) " ' 源電壓VCC。 此後、供給存儲體BK1活化指令BA1時，回應選擇信號 MWLml選擇存儲體BK1之主字線。對存儲體bko之讀出 數據工作係在例如存儲體BK1活化後，存儲體BKO之預通 電前實施。 第13圖係設在各存儲體之信號發生區23之讀出放大器 活化信號發生電路130。此電路係由NMOS讀出放大器側 讀出放大器活化信號發生電路丨3][，及PM〇s讀出放大器 側讀出放大器活化信號發生電路i 3 2，及使此等信號發生 電路131、132之輸出電壓均衡之均衡電路ID構成。 讀出放大器活化信號發生電路131中，將電源電壓Vcc 供給接頭131a。接頭131a與接地間串聯連接pm〇S電晶 體131b、NMOS電晶體131c、131d。將存儲體預通電信 號BPRCHb供給PMOS電晶趙13 lb之閘極，將存儲體活化 信號BACTb供給NMOS電晶體I3 ic之閘極，藉配線群22 將讀出放大器啓動脈衝信號SENPn、n+1供给NMOS電晶 體13 Id之閘極。 PMOS電晶體131b與NMOS電晶體131c之連接點N131 連接反相電路131e之輸出端及反相電路131f之輸入端。 反相電路131e之輸入端及反相電路131£之輸出端係連接 在NMOS電晶體i3 1g之閘極。NM〇s電晶體131g之源極 係接地’並自没極輸出讀出放大器活化信W/SANll、n+lb 。反相電路13 1 e、1 3 1 f構成閂鎖電電路1 3丨h。 讀出放大器活化信號發生電路132中，將電源電壓Vcc _ -26- 说尺度ϋ财賴？:辟（CNS) --—-- ---------裝---U--訂----^---線 (請先閱讀背面·ύ注意事項再'^寫本頁) < A7 B7 經濟部中夫樣準局負工消费合作社印繁 五、發明説明（24 ) 供給接頭132a。接頭13 2a與接地間志_ A上 w见间串聯連接PMOS電晶 體⑽、麵S電晶體132c、l32d。將存儲體預通電作 號BPRCHb供給PMOS電晶體132b之聞極，將存儲體活^匕 信號BACTb供給NMOS電晶體13。之閘拯， 將讀出放大器啓動脈衝信號SEPPn、n+1^ n+l供給NMOS電晶 體132d之閘極。 PMOS電晶體132b與NMOS電晶體l32c之連接點们32 係連接在反相電路132e之輸入端。反相電路n2e之輸出 端係連接在連接點N132。連接點N132係連接在PM〇s電 晶體132g之閘極。將電壓VBLH供給pm〇S電晶體i32g 之源極’從没極輸出讀出放大器活化信號SAPn、n+lb 均衡電路133中，均衡信號EQLnb、EQLn+lb係供給與 電路133a之輸入端》與電路133a之輸出端係連接在NMOS 電晶體133b、133c、133d之閘極。NMOS電晶禮i33d 之電流通路係連接在NMOS電晶體13 lg之汲極及pm〇S電 晶體132g之汲極相互間。NMOS電晶體133b之電流通路 之一端係連接在NMOS電晶體13 lg之汲極，將電壓VBL 供給另一端。NMOS電晶體133c之電流通路之一端係連接 在PMOS電晶體B2g之汲極，將電壓VBL供給另一端。 第14圖係顯示共有讀出放大器（SS/A)，與第13圖同一部 分附予同一囷號。讀出放大器活化信號發生電路131輸出 之讀出放大器活化信號/SANn、n+lb係供給由NMOS電晶 體構成之眾多讀出放大器141，讀出放大器活化信號發生 電路132輪出之讀出放大器活化信號/SAPn、n+1b係供给 27 本紙張尺度適用中國國家榡华（CNS > A4坭格（210X297公势 裝------1T-------— Λ * i f請先閲讀背面之注意事項奔4(寫本頁j Μ ------ 五、發明説明（25 ) 由PMOS電晶體構成之眾多讀出放大器ΐ42 各成對比特線 BL0、/BL0、BL1、/BL1〜BL1〇23、/BL1〇23 連接：連接或切開成對比特線與讀出放大器之隔離電晶體 143、使各成對比特線均衡之均衡電路144 ^又、比特線與 字線交點連接記憶單元Mc。關於將隔離電晶體143活化 t信號ΦΤ、及使均衡電路144活化之均衡信號EQl之產生 容後説明。 其次、參考第15圖、第16圈説明第13圖所示讀出放大 器活化信號發生電路13 0之工作。 在存错體活化之前’存儲體被預通電、閂鎖電電路131h 連接之點N131、及閂鎖電電路132h連接之點N132均成高 水平。因此、連接在閂鎖電電路131h輸出端之Nm〇S電晶 體131g、及連接在閂鎖電電路13211輸出端之nm〇s電晶 體132g均成切斷。此時、均衡信號EQLnb、EQLn+lb均 成高水平’將均衡電路133活化。因此、讀出放大器活化 信號/SANn、n+lb 及 SAPn、n+lb 均爲 VBLH/2(例如 Vcc/2)。 經濟部中央標隼局貝工消费合作社印^ 在此狀態下、存儲體活化信號BACTb回應指令成高水平 ’自第11圖、第12圖所示讀出放大譯碼器“。、120供給 讀出放大器啓動脈衝信號SENPn、n+Ι及SENPn、n+1以 及均衡信號EQLnb均成低水平，則因NMOS電晶體131c 、131d、132c ' 132d 接通，致點 N13 1、N132 均成低水 平。因此、閂鎖電電路131h、l32h之保持數據反轉，NMOS 電晶體131g、PM0S電晶體132g均成接通《故從讀出放 -28- 本紙張尺度適用中國國家標準（CNS ) Λ4現格（210/ 297公兑)— B7 五、發明説明（26 ) 大活化信號發生電路131輸出之讀出放大器活化信號 /SANn、n+lb即成低水平（接地電位：GND)，而從讀出放 大器活化信號發生電路132輸出之讀出放大器活化信號 /SAPn、n+lb即成高水平（VBLH :例如Vcc)。此等讀出放 大器活化信號/SANn、n+lb及SAPn、n+lb供给分別由 NMOS電晶體所構成之讀出放大器141、由pM〇s電晶體 所構成之讀出放大器142。 罘17圖係配置在列譯碼部rd C0之均衡信號譯碼器170 。在供給電源Vcc之接頭171a與接地間串聯連接pM〇s電 晶體171b、NMOS電晶體171c ^將將預通電信號pRCH 供给PMOS電晶體171b之閘極，將列塊選擇信號RSLn供 給NMOS電晶體171 c之閘極。 經滴部中央榡2?-局貝工消费合作社印5Ϊ PMOS電晶體171b與NMOS電晶體i71c之連接點N171 係連接在非或電路1 7 1 d之一方輸入侧。在連接點n 1 7 1與 非或電路171d之另一方輸入侧間串聯連接反相電路171e 、mf、mg。供給電源Vcc之接頭17111與連接點N171 相互間連接PMOS電晶體17 li之電流通路，pM〇s電晶體 之閘極係連接在反相電路1716與171f之連接點。反 相電路171£與171€構成延遲電路171』，11河〇5電晶體1711 與反相電路171e —同構成閂鎖電路。非或電路171d之輸 出端輸出均衡脈衝信號EQLPn。均衡脈衝信號EQLPn係藉 配線群22傳遞於各存儲體β 第18圖係配置在各存儲體之發生均衡信號EQLnb及定 時信號ΦΤ之EQL、φΤ信號發生電路18〇。均衡信號EQLnb 及定時信號φΤ係依均衡脈衝信號EQLPn發生。 ___-29- I適用中關家標辛（CNS ) A4规格（210X297公楚) - 經濟部中央標準局負工消费合作社印繁 A7 ______ B7 五、發明説明（27 ) EQL、φΤ信號發生電路180中，將自電源電壓Vcc昇壓 之電麼 VPP供給接頭182a。接頭182a與接地間串聯連接 PMOS電晶體182b、NMOS電晶體182c、182d。將存儲 禮預通電信號BPRCHb供給PMOS電晶體182b之閘極，將 存儲體活化信號BACTb供給NMOS電晶體182c之閘極， 藉配線群22將均衡脈衝信號EQLPn供給NMOS電晶體 182d之閘極。 PMOS電晶體182b與NMOS電晶體182c之連接點N182 係連接在反相電路182e之輸入端。反相電路182e之輸出 端係連接在反相電路182f之輸入端，反相電路182f之輸出 端係連接在連接點N182。此等反相電路182e、182f構成 閂鎖電路182g。連接點N182連接以串聯連接之反相電路 182h、182i，從反相電路182i之輸出端輸出均衡信號EQLn 、φΤη-1、φΤη+l。反相電路 182e、l82f、、I821 係由電源電壓Vcc昇壓之電壓VPP軀動。 第19圖係將均衡信號EQLn及定時信號β供給各記憶塊 相互間位置之讀出放大器之配線配置。此配線因對各1己憶 塊相同，故就3個記憶塊11、11+1、11+2説明° 如前述、在記憶塊MBLKn-1與記憶塊MBLKn間、記憶 塊MBLKn與記憶塊MBLKn+1間、及記憶塊MBLKn+1與 記憶塊MBLKn + 2間等分別配置構成麩有讀出放大器SS/A 之眾多讀出放大器S/An-1 ' η及S/Afl、n+1及S/An+1、 n+2。各讀出放大器連接鄰接之記憶塊内&成對比特線BL 、/BL。 -30- 本紙張尺度適用中國國家標準（CNS ) A4規梏（2丨0'乂 297公犮） ---------^------π----^---i *. - (請先閱讀背面之注意事項再本頁) 經濟部中央標隼局員工消費合作社印^ A7 B7 五、發明説明（28 ) 均衡信號EQLn係供給連接在記憶塊MBLKn内各成對比 特線之均衡電路，與均衡信號EQLn同一信號而成之定時 信號φΤη- 1、φΤη+1係供給連接在記憶塊MBLKn- 1及記憶 塊MBLKn+Ι内成對比特線之隔離電晶體。 又、均衡信號EQLn+1係供給連接在記憶塊MBLKn+1内 各成對比特線之均衡電路，與均衡信號EQLn+Ι同一信號 而成之定時信號φΤη、φΤη+2係供給連接在記憶塊MBLKn 及記憶塊MBLKn+2内成對比特線之隔離電晶體。 第20圖係顯示1個讀出放大器S/An、n+1及記憶塊 MBLKn、MBLKn+l〇將均衡信號EQLn供給記憶塊MBLKn 之均衡電路201，將定時信號φΤη供給1對隔離電晶體202 。又、將均衡信號EQLn+Ι供給記憶塊n+1之均衡電路203 ，將定時信號φΤη+l供給1對隔離電晶體204。又、205 顯示連接讀出放大器與字線DQ、/DQ之1對電晶體。此電 晶體205係由行選擇信號CSL驅動。 第21圖係顯示均衡信號譯碼器170、EQ1、φΤ信號發生 電路180之工作。當預通電信號PRCH、及塊選擇信號RSLn 回應存儲體BK〇活化之指令成高水平時，從均衡信號譯碼 器170發生均衡脈衝信號EQLPn。此脈衝信號EQLPn係藉 配線群22供給EQ1、φΤ信號發生電路180。 EQ1、φΤ信號發生電路180在非選擇時閂鎖電路182g閂 鎖高水平，從反相電路182i輸出之均衡信號EQLn、及定 時信號φΤη- 1 、φΤη+ 1均成高水平。因此、供給均衡信號 EQLn之記憶塊之均衡電路使比特線均衡，記憶塊兩鄰位置 -31 - 本紙伕尺度適用中國國家標準（CNS )，\4规格（210X 297公兑) 批衣----------^---^線 ' - (請先閲讀背面之注•意事項再效妈本頁) 經濟部中央標準局貝工消費合作社印¾ A7 B7 五、發明説明（29 ) 之記憶塊之隔離電晶體成接通，連接讀出放大器與比特線。 此種狀態下、當存儲體預通電信號BPRCHb爲高水平， 存儲體活化信號BACTb爲高水平，從均衡信號譯碼器170 供給均衡脈衝信號EQLPn時，PMOS電晶體182b切斷， NMOS電晶體182c、182d接通。故閂鎖電路182g之輸出 反轉爲低水平，從反相電路182i輸出之均衡信號EQLn、 及定時信號φΤϋ-1、φΤη+l均成低水平。因此、供給均衡信 號EQLn之記憶塊之均衡電路停止比特線之均衡，記憶塊 兩鄰位置之記憶塊之隔離電晶體成切斷，切離讀出放大器 與比特線。 如上述、將均衡信號相同之定時信號供給具有供給均衡 信號之均衡電路之記憶塊兩鄰位置之記憶塊之隔離電晶體 。由於可連動均衡電路之工作與隔離電晶體之工作，故共 有讀出放大器之構造，得容易且確實控制均衡電路及隔離 電晶體。 第22圖、第23圖、第24圖表示設在列譯碼部之列位址 預通電譯碼器之工作，即表示256MDRAM之列位址及行位 址之分配。由此分配即可使可撓性冗餘有效作用。 行位址係由A〇C~A 1 1C之12比特構成。如第2圖所示、 由行位址A11C選擇晶片向行方向二等分之塊中之一方， 而由行位址係由A0C〜A 10C從各存儲體内2048支中選擇1 支比特線。 一方面、列位址係由A0R~A 15 R之16比特構成。如第23 圖所示、由列位址A 13 R〜A 15 R從8個存儲體中選擇1個。 -32- 本紙張尺度適用中國國家標準（CNS ) Λ4规格（210X 297公总） ---------^裝------II----^---_>t ^ - (請先閱讀背面之注-意事項再辦离本頁) 經漪部中央榡隼局負工消贽合作社印 A7 __B7__ 五、發明説明（30 ) 由列位址A12R選擇列方向2/4之區域，由列位址A11R選 擇列位址A12R選擇之區域之1/2之區域。從列位址 A0R〜A10R選擇之1/8區域内2048支字線中選擇1支字線。 第24圖係表示列位址之譯碼方式。以冗餘單位由列塊選 擇信號RSL0~RSL15選擇1個記憶塊MBLK。列塊選擇信 號RSL0〜RSL15係由列位址A9R~A12R產生。 其次、顯示1個記憶塊MBLK内之512支字線之譯碼方 式。 第24圖係顯示列位址預譯碼器RAPD 。將列位址 A0R~A15R、及此等之反轉信號/A0R〜/A15R、預通電信號 PRCH、讀出放大活化信號SEN及SEP、存儲體預通電信 號BPRCH供給列位址預譯碼器RAPD。如同圖（a)(e)所示 、列位址A0R〜A2R及/A0R~/A2R、預通電信號PRCH、讀 出放大活化信號SEN及SEP均通過列位址預譯碼器RAPD ，供给列譯碼器RDC。 如同圖（b)所示、譯碼電路251a由列位址A3R〜A5R、 /A3R〜A5R產生位址信號XA0〜XA7、又如同圖（c)所示，譯 碼電路251b由列位址A6R〜A8R、/A6R-/A8R產生位址信 號 ΧΒ0〜XB7 。 同圖（d)表示產生第24圖所示列塊選擇信號RSL0〜RSL15 之構造。列塊選擇信號RSL0〜RSL15係由譯碼電路251c， 從由列位址A9R~A12R產生。 第26圖（a)表示存儲體活化信號發生電路，第26囷（b)表 示存儲體預通電信號發生電路。此等電路係例如配置在周 邊電路。 第26圖（a)之存儲體活化信號發生電路表示產生存儲體 _ -33- 本紙張尺度適用中國國家4¾ ( CNS ) A4规格_( 210X297公釐) (請先閲讀背面之注意事項再填寫本頁) " 訂 A7 B7 經濟部中央標準局貝工消费合作社印製 五、發明説明（31 ) 活化信號BACTO〜7及冗餘存儲體活化信號RBACTO〜7之 譯碼電路。譯碼電路261a從列位址A13R〜A15R、/A13R 〜A15R產生冗餘存儲體活化信號RBACTO〜7。譯碼電路 261b從冗餘存儲體活化信號RBACTO〜7及同步檢測信號 /RSPblk產生存儲體活化信號BACTO〜7。同步棣測信號 /RSPblk係在記憶於不良位址記憶部29之不良列位址與輸 入之列位址一致時發生之信號。 同步檢測信號/RSPblk在預通電狀態下爲高水平，而在不 良列位址與輸入之列位址一致時即成低水平。同步檢測信 號/RSPblk爲低水平時，存儲體活化信號BACTO〜7即成低 水平。故選擇冗餘字線時記憶塊之正常字線、讀出放大器 、均衡電路皆未活化。 如此、由於用同步檢測信號/RSPblk控制存儲體活化信號 BACTO〜7即可使電路構造簡單化。 第26圖（b)之存儲體預通電信號發生電路中，譯碼電路 261(：從列位址八1111〜八1311及/八11尺〜八1311、以及後述之存 儲體預通電信號BPRCH產生存错體預通電信號bprcho〜7 。即、預通電係在由列位址A11R〜A13 R、/ A11 R~ A13 R指 定存儲體之狀態實施。 第27圖係列位址預譯碼器RAPD之大概工作。同囷中與 時鐘信號CLK同步將存儲體BKO活化之指令ΒΑα輸入時 ，由列位址緩衝器將列位址AiR、/AiR(i ^ π、14、15) 及AjR、/AjR(j = 13、14、15)脈衝驅動》隨著存儲體活 化信號BACTb(b = 0〜7)成爲高水平。又、存健體預通電信 -34- 本紙張尺度適用¥國國家標準（CNS ) A4規格（210X297公兑） '· ----- 私衣------1T---.__^__IA (請先閱讀背面之注意事項再"^寫本頁) y 經濟部中央標準局貝工消费合作社印製 A7 B7 五、發明説明（32 ) 號BPRCH係回應預通電指令產生。 如上述、本實施形態之列位址係X 1比特構造如 AOR〜A15R及AOOA11C，將列對行之比例爲非對稱。此 構造係爲了對8存儲體之256 MDRAM 有效作用可撓性冗 餘、及削減消耗電力之位址分配。惟設備規格並不僅限於 此。此乃因依靠記憶控制部之規格，故依記憶控制部之規 格未必成爲如此。例如亦得有列位址A0R~A14R、行位址 A0C〜A12C(此仍非對稱）、或列位址A0R~A13R、行位址 A0C~A13C(位址對稱）等。此種情形時、可撓性冗餘之單位 如上圖非16M比特單位，而爲8M比特單位，甚至4M比特 單位。因此、即使設與本實施形態同數之冗餘字線，惟不 良字線之救濟效率降低。故爲維持與本實施形態同成品率 ，必需設更多冗餘字線，而有晶片尺寸增大之缺點。 又 '上述3種位址分配均爲X 1比特構造’例如爲X 16 比特構造時，分別如 A0R~A15R、A0C~A7C、A0R~A14R 、A0C~A8C、AOR〜A13C、A0C~A9C削減行位址對應即 ο 第28圖係第2圖所示不良位址記憶部29之一部分。供 給電源電壓Vcc之接頭28 la與接地間串聯連接PMOS電晶 體281b、記憶元件之例如保險絲FS、NMOS電晶體281c 等。將電源投入DRAM時發生之通電信號PWRON供給 PMOS電晶體28 1 b之閘極。將設定保險絲FS之狀態之信號 FSET供給NMOS電晶體28 lc之閘極。PMOS電晶體281b 與保險絲FS之連接點連接反相器281d、281e而成之閂鎖 -35- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公》) ---------批衣------1T------->$- •- (請先閱讀背面之a意事項#4ί寫本頁) 經濟部中央橾率局貝工消费合作社印裝 A7 ____B7___ 五、發明説明（33 ) ' 電路28 If之輸入端，從閂鎖電路281f之輸出端將程式化之 列不良位址AiRPblk(i = 0〜12)輸出保險絲FS。更將不良 位址AiRPblk及保險絲啓動信號FENBLblk供給非或電路 28 lg之輸入端，從非或電路28 lg之輸出端輸出不良位址 AiRPblk(i = 0〜12)。 每1支冗餘字線有13组第28圖所示電路存在。保險絲 啓動信號FENBLblk係依保險絲程式化與否成爲低水平或 高水平之信號，又此保險絲啓動信號FENBLblk係由下列 所示電路產生。 第29圖係保險絲啓動信號FENBLblk之產生電路。供給 電源電壓Vcc之接頭291a與接地間串聯連接PMOS電晶體 291b、記憶元件之例如主保險絲MFS、NMOS電晶體291c 等。將通電信號PWRON供給PMOS電晶體291b之閘極， 將設定主保險絲MFS之狀態之信號FSET供给NMOS電晶 體29 lc之閘極。PMOS電晶體291b與主保險絲MFS之連 接點連接反相器291d、291e而成之閂鎖電路291f之輸入 端’從閂鎖電路29 If之輸出端輸出保險絲啓動信號 FENBLblk。 含保險絲啓動信號FENBLblk之產生電路時，每1支冗 餘字線有14組具有保險絲之電路存在，依切斷主保險絲 MFS與否以決定是否使用冗餘電路。 第3 0圖係顯示不良列位址記憶電路之工作。當投入 DRAM之電源，電源電壓vcc爲一定電壓時通電信號 PWR0N成高水平。第29圖中 '閂鎖電路29 If在電源電壓 •36- 本紙張尺度適财國目家縣（CNS )〜祕（2丨km公炎） .—种衣-- •- (請先閱请背面之注意事項再Μ寫本頁) -•5 旅 經濟部中央標準局貝工消费合作社印裂 A7 B7 五、發明説明（34 )

Vcc爲一定電壓、通電信號PWRON成低水平時閂鎖高水平 。此狀態下、供給信號FSET時，NMOS電晶體291c接通 。此時、若主保險絲MFS切斷，則閂鎖電路29 If之輸出信 號反轉，保險絲啓動信號FENBLblk成爲低水平，而主保 險絲MFS未切斷，則閂鎖電路29If輸出之保險絲啓動信號 FENBLblk保持高水平。 第28圖所示電路亦與第29圖所示電路做同樣工作，回 應信號FSET、保險絲FS切斷時，閂鎖電路291f輸出之位 址信號AiRPblk成爲低水平，而保險絲FS未切斷，則位址 信號AiRPblk保持高水平。 又、主保險絲MFS切斷時，因保險絲啓動信號FENBLblk 成爲低水平，故非或電路28 lg輸出之位址信號/AiRPblk回 應閂鎖電路28 If之輸出信號成爲高水平、或低水平。又' 主保險絲MFS未切斷時，因保險絲啓動信號FENBLblk爲 高水平，故非或電路28 lg輸出之位址信號/AiRPblk經常爲 低水平。 即主保險絲MFS未切斷、保險絲FS亦未切斷時，位址 信號 A0RPblk~A12RPblk、/AORPblk〜/A12RPblk 均成低水 平。故信號/RSPblk保持高水平。 第31圖係第2圖所示位址比較電路30之一部分。第31 圖所示電路係各存儲體之每1支冗餘字線各設1個。 供給昇壓之電壓VPP之接頭301a連接PMOS電晶體301b 之電流通路之一端。將存儲髏預通電信號BPRCHb供給 卩\/105電晶體3011)之閘極。？1^05電晶體3011)之電流通路 -37- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公兑) 扣衣------、1τ-------^ • t (請先閲讀背面之注·意事項再树寫本頁) 、 經濟部中央標牮局負工消费合作社印裝 A7 B7 五、發明説明（35 ) 之另一端連接NMOS電晶體301c之電流通路之一端。將列 位址預譯碼器RAPD供給之冗餘存儲體活化信號RBACTb 供給NMOS電晶體301c之閘極。在NMOS電晶體301c之 電流通路之另一端與接地間連接串聯連接之2個NMOS電 晶體而成之眾多位址輸入電路301d。將列位址A0R〜A12R 、/A0R-/A12R、及 A0RP~A12RP、/A0RP~/A12RP 供給構 成此等位址輸入電路30 Id之電晶體之各閘極。此 A0RP~A12RP、/A0RP〜/A12RP係從不良位址記憶部29輸 出之信號 AORPblk〜/A12RPblk。 PMOS電晶體301b與NMOS電晶體301c之連接點係藉串 聯連接之反相電路301e、301f連接在構成觸發電路301i 之與非電路301g之1輸入端並連接在直接第1之輸入端。 將存儲體預通電信號BPRCHb供給與非電路301g之第2輸 入端，第3輸入端係連接在與非電路301h之輸出端。藉反 相電路30 lj將冗餘存儲體活化信號RBACTb供給與非電路 301h之第1輸入端，第2輸入端係連接在與非電路30 lg之 輸出端。從與非電路301g之輸出端輸出同步檢測信號 /RSPblk。茲存儲體數b = 0~7、塊數1 = 0.1、冗餘字線 數k = 0〜32 。 第32圖表示位址比較電路30之工作。位址比較電路30 中，觸發電路3 01 i輸出之同步檢測信號/RSPblk係在供給 存儲體活化之指令BA以前之預通電狀態已成爲高水平。 此狀態下供給存儲體活化之指令BA時，冗餘存儲體活化 信號RBACTb成爲高水平，NMOS電晶體301c成爲接通， -38- 本紙張尺度適用中國國家標準（CNS ) A4現格（210';< 297公左) _ 辦衣------1T-------Is - * (請先閱讀背面之注•意事項再^寫本頁) A7 B7 36 五、發明説明（ 並將列位址A0R~/A12R、及不良位址A0RP~/A12RP供給 眾多位址輸入電路301d。 請 閱 讀 背 冬 ί 事 此時若列位址與列位址一致，則構成位址輸入電路30Id 之NMOS電晶體均切斷。因此滿足構成觸發電路301ί之與 非電路301d之輸入條件，觸發電路30Π反轉，同步檢測 信號/RSPblk即成低水平。 一方面、列位址與列位址不一致時，則構成位址輸入電 路301d之NMOS電晶體均接通。因此觸發電路301i不反 轉，同步檢測信號/RSPblk保持高水平。 同步檢測信號/RSPblk係供給冗餘字線驅動電路RWLD。 第33圖係冗餘字線驅動電路RWLD之構造。冗餘字線驅 動電路RWLD係由昇壓之電壓VPP驅動之反相電路331構 成。將同步檢測信號/RSPblk供給反相電路331之輸入端’ 輸出端係連接在冗餘字線RWLblk。故冗餘字線驅動電路 RWLD係在同步檢測信號/RSPblk爲低水平時，以電壓VPP 驅動冗餘字線RWLblk。 經濟部中央標準局負工消費合作社印掣 第34圖係配置在冗餘單元陣列專用之讀出放大器RS/A 之冗餘單元陣列用之均衡信號發生電路341。均衡信號發 生電路341中，在供給電壓VPP之接頭與341a與接地間串 聯連接PMOS電晶體341b與NMOS電晶體341c。將存儲 體預通電信號BPRCHb供給PMOS電晶體341b之閘極’將 冗餘存儲體活化信號RBACTb供給NMOS電晶體341c。 PMOS電晶體341b與NMOS電晶體341c之連接點連接串聯 連接之反相電路34 Id、341e而成之閂鎖電路34 If，從連 -39- 本紙張尺度適用中國國家標準（CNS ) Λ4規袼（2I0X 297公免） 經濟部中央標準局員工消费合作社印裝 A7 I----—^一 _ B7 五、發明説明（37 ) — ^ 接點輸出冗餘用均衡信號REQLbl。 冗餘均衡信號發生電路341中，PMOS電晶體341b在存 儲體預通電信號BPRCIib瞬間成低水平時接通’閂鎖電路 34 If保持高水平。因此、冗餘用均衡信號REqLM在預通 電時成高水平。 此狀態下、冗餘存儲體活化信號RBACTb成高水平時， NMOS電晶體341c接通，閂鎖電路34 If閂鎖低水平。故冗 餘用均衡信號REQLbl在存儲體活化時經常成高水平，停 止比特線之均衡。 又'均衡之停止亦可考慮回應位址比較電路之比較結果 ’在選擇冗餘字線中之1時實施之方法。惟此時由於演算 32支位址比較結果之邏輯和需長時間致工作速度降低而 非良策。本實施形態係以工作速度爲優先。 第35圖係冗餘用讀出放大器驅動電路35〇。此電路係由 NMOS讀出放大器側之讀出放大器活化信號發生電路35 J '及PMOS讀出放大器側之讀出放大器活化信號發生電路 352、及使此等信號發生電路351、352之輸出電壓均衡之 均衡電路353構成。 讀出放大器活化信號發生電路351中，將電源電壓Vcc 供给接頭3 5 1 a。在接頭35 1 a與接地間串聯連接PMOS電 晶體351b、NMOS電晶體351c、35 1j、351d。將存儲體 預通電信號BPRCHb供給PMOS電晶體351b之閘極，將冗 餘存儲體活化信號RBACTb供給NMOS電晶體351c之問極 ，將信號RSORbl供給NMOS電晶體351j之閘極，將讀出 -40- 本紙張尺度適用中國國家標準（CNS ) Λ4現枯（2lOX_297公兑) ' -- 裝 —訂--I -京 • f (請先閱讀背面之注意事項—^寫本頁· A7 A7 經濟部中央標隼局員工消費合作社印褽 五、發明説明（38 ) 放大器啓動信號SEN供給NMOS電晶體35 Id之閘極。信 號RSORb 1係32支位址比較結果之邏輯和之演算輸出。因 至讀出放大器之活化尚有時間，故可演算32支位址比較結 果之邏輯和。 PMOS電晶體351b與NMOS電晶體351c之連接點N351 連接反相電路351e之輸出端與反相電路35 If之輸入端。 反相電路35 le之輸入端與反相電路35 If之輸出端係連接 在NMOS電晶體351g之閘極。NMOS電晶體351g之源極 係接地，從没極輸出冗餘讀出放大活化信號/RSANb 1。反 相電路351e、351f構成閂鎖電路351h。 又、讀出放大器活化信號發生電路3 52中，將電源電壓 Vcc供給接頭352a。在接頭352a與接地間串聯連接PMOS 電晶體352b及NMOS電晶體352c、352j、352d。將存儲 體預通電信號BPRCHb供给PMOS電晶體352b之閘極，將 冗餘存儲體活化信號RBACTb供給NMOS電晶體352c之閘 極，將信號RSORbl供給NMOS電晶體352j之閘極，將讀 出放大器啓動信號SEP供給NMOS電晶體352d之閘極。 PMOS電晶體352b與NMOS電晶體352c之連接點N352 連接反相電路352e之之輸入端。反相電路352e之輸出端 係連接在反相電路352f之輸入端，反相電路352f之輸出端 係連接在連接點N352。連接點N352係連接在PMOS電晶 體3 52g之閘極。將電壓VBLH供給PMOS電晶體352g之源 極，從汲極輸出冗餘讀出放大活化信號RSAPb 1 。反相電 路352e、352f構成閂鎖電路352h。 -41 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公兑） 扣衣------、訂-------^ * t (請先閱讀背面之"意事項弄Μ寫本頁) 經濟部中央標準局貝工消费合作社印繁 A7 B7 五、發明説明（39 ) 均衡電路353中，冗餘用均衡信號REQLb係供給NMOS 電晶體353a、353b、353c之閘極。NMOS電晶體353a 之電流通路係連接在NMOS電晶體35 lg之汲極與PMOS電 晶體352g之汲極相互間。NMOS電晶體353b之電流通路 之一端係連接在NMOS電晶體351g之汲極，將電壓VBL 供给另一端。NMOS電晶體353c之電流通路之一端係連接 在NMOS電晶體352g之汲極，將電壓VBL供給另一端。 上述構造之冗餘用讀出放大器驅動電路350在冗餘存儲 體活化信號RBACTb、讀出放大器啓動信號SEN及SEP、 信號RSORbl成高水平時，閂鎖電路3511i、352h之輸出 信號反轉，NMOS電晶體351g、PMOS電晶體352g爲接 通。故由NMOS電晶體351g、PMOS電晶體352g輸出冗 餘讀出放大活化信號/RSANbl、RSAPbl。在輸出冗餘讀 出放大活化信號/RSANbl、RSAPbl之前，均衡電路353 停止均衡。 第36圖係冗餘單元陣列用讀出放大器。冗餘單元陣列用 讀出放大器除無連接或切離成對冗餘字線與讀出放大器之 隔離電晶體之外，具有與通常之讀出放大器同樣構造。冗 餘讀出放大器活化信號/RSANb 1 、RSAPbl係分別供給 NMOS電晶體而成之讀出放大器361、PMOS電晶體而成 之讀出放大器3 62，冗餘用均衡信號REQLbl係供給將成對 冗餘字線RBL均衡之均衡電路363。364表示連接讀出放 大器與冗餘數據線RDQ、/RDQ之1對電晶體。此電晶體 304係由行選擇信號CSL驅動。 -42- 本紙張尺度適用中國國家標準（CN’S ) Λ4規格（2丨0X 297公;^ ) 辦衣------.訂------^ * , (讀先閱讀背面之注意事項再 冰寫本頁) 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（4〇 ) 上述冗餘單元陣列用讀出放大器在冗餘單元陣列活化時 ，讀出放大器成對冗餘比特線RBL ' /RBL讀出之數據，藉 電晶體364輸出給冗餘數據線RDQ、/RDQ。 依上述第1實施形態，將先前分別配置在各存儲體之列 譯碼器、字線驅動電路譯碼器、讀出放大譯碼器、均衡信 號譯碼器（含定時信號φΤ)集中配置在譯碼部RDCO、RDC1 ，以各存儲體共有此等譯碼部。由於無需在各存儲體相互 間分別配置譯碼器，故可削減譯碼器所佔面積，而可使晶 片尺寸小型化。 又、多存儲體構造之ΜΑ中，因能使用共有讀出放大方 式故可使晶片尺寸縮小化。 又、因譯碼部輸出供給多存儲體之選擇信號MWLnk、 主字線驅動脈衝信號MWDRVnj、讀出放大器啓動脈衝信 號SENPn、n+1及SEPPn、n+1、均衡脈衝信號EQLPn係 電源電壓Vcc之脈衝信號，故可削減電力消耗並可高速工 作。 而且因在各存儲體配置閂鎖各脈衝信號之閂鎖電路，以 閂鎖電路之輸出信號控制各電路之工作，故可確實工作。 又、主字線驅動脈衝信號MWDRVnj在將存儲體活化中 未成高水平，待機狀態爲低水平。因此、在單元陣列内即 使配線相互短路，惟具有備用時亦無電流流通之優點。 更例如將鎢製第1層金屬配線做爲比特線使用，第2層 金屬配線做爲字線WL、數據線DQ及/DQ使用，第3層金 屬配線做爲行選擇線CSL、主數據線MDQ及/MDQ、配線 -43- 本紙張尺度適用中國國家標隼（CNS ) Λ4規袼（210X 297公免) 扣衣------、1T------Λ * · (請先閲讀背面之注意事項寫本頁) 經濟部中央樣準局貝工消f合作社印製 ΑΊ Β7 五、發明説明（41 ) 群26、27使用，第4層金屬配線做爲主字線MWLn、配 線群22使用，即可正交配置第1、第3金屬配線與第3、 第4金屬配線。故可減少配線相互之寄生容量，可高速傳 送信號，並可使晶片尺寸縮小化。 又、每存儲體設冗餘單元陣列R/D，使列位址與行位址 之比例爲不對稱。故可使可撓性冗餘能有效作用。 且在位址比較電路30中，比較記憶在不良位址記憶部29 之不良位址與輸入之列位址，若兩者一致則選擇冗餘單元 陣列R/D。同時在先前選擇禁止列譯碼器，惟本實施形態 由位址比較電路30之同步檢測信號/RSPblk使存儲體活化 信號BACTb爲低水平，將存儲體爲非活性禁止記憶單元塊 MBLK之選擇。故即使列譯碼部RDC0、RDC1離開各存儲 體配置，亦不致加大晶片尺寸可確實將不良列置換爲冗餘 列。 第37圖係本發明之第2實施形態，與第1實施形態同一 部分附予同一圖號，僅説明不同之部分。 第37圖中、各存儲體ΒΚ0〜BK7之各記憶單元塊、共有 讀出放大器SS/A係向與字線正交方向二等分，形成2個副 記憶單元塊SMBLK0、SMBLK1 。在此等副記憶單元塊 SMBLK0 ' SMBLK1相互間配置字線驅動電路WLD及閂鎖 電路LT。 第38圖、第39圖係大概表示第37圖之配線構造。配置 在副記憶單元塊SMBLK0、SMBLK1之字線WL係連接在 鄰接兩者交互配置在副記憶單元塊SMBLK0、SMBLK 1兩 -44- 本紙張尺度適用中國國家標準（CNS ) A4规格（210X 297公兑) 批衣------"------A. »' (請先閱讀背面之注意事項奔^(寫本頁) 經濟部中央標华局貝工消f合作社印褽 A7 B7 五、發明説明（42 ) 側之字線驅動電路WLD。 例如第39圖所示，副記憶單元塊SMBLKO之字線WLOO 係連接在字線驅動電路WLDnl，字線WL04係連接在字線 驅動電路WLDnO。以下、同樣副記憶單元塊SMBLKO之字 線係交互連接在字線驅動電路WLDnO、WLDnl。又、副 記憶單元塊SMBLK1之字線WL10係連接在字線驅動電路 \VLDn2，字線WL14係連接在字線驅動電路WLDn3。以下 、同樣副記憶單元塊SMBLK1之字線係交互連接在字線驅 動電路 WLDn2、WLDn3。 第3 8圖亦與第1實施形態同樣，例如採用4層金屬配線 構造。即、比特線BL係由第1層金屬配線（M0)構成，字線 SWL係由聚矽、及其並聯之第2層金屬配線（Μ 1)構成，行 選擇線CSL及未圖示之數據線等係由第3層金屬配線（M2) 構成，連接在譯碼部RDC0、RDC1之主字線MWL、及傳 送未圖示之讀出放大器活化脈衝信號、均衡脈衝信號等之 配線係由第4層金屬配線（M3)構成。配線構造並不受此限 制，例如亦可更換配線（M2、M3)使用。 第40圖係配置在存儲體内副記憶單元塊SMBLKO 、 SMBLK1相互間之字線驅動電路WLDnl、WLDn2及閂鎖 電路LT。即由1個閂鎖電路LT控制字線驅動電路WLDn 1 、WLDn2之工作。電路之工作與第6圖所示電路大致相同。 第41圖係配置在鄰接之存儲體相互間之字線驅動電路 WLD及閂鎖電路LT。此電路之構造與第6圖相同。 由上述第2實施形態亦可得與第1實施形態同樣之效果。 -45- 本紙張尺度適用中國國家標準（CNS ) A4规格（210X 297公势） ΐ衣------1τ------Λ 0' (請先閱讀背面之注意事項再'^窍本頁) A7 B7 五 、發明説明（43 且依此實施形態可將本發明有效使用於雙端字線之構造。 本發明並不受上述實施例之限制，在不改變發明之要旨 範圍當可予各種改變實施。 [發明之效果] 如以上詳述依本發明可提供即使配置在晶片内之存儲體 數夕於圮憶單元陣列之分割數能抑制晶片尺寸增大 之動態型半導體記憶裝-置·。 先前將分別配置在各存儲種之列譯碼器、字線羅動電路 譯碼器、讀出放大譯碼辱^、均衡信號譯碼器集中配置在晶 片中央I譯碼部，以各存儲體共用此等譯碼部。故由於無 需为別將譯碼器配置在各存儲遣並，故可削減譯碼器 户汇佔面積，而可使晶片尺寸小型询。 — 又、因多存儲體構造之dram可使用共有讀出放大方式 ’故可使晶片尺寸小型化。 更因從譯碼部輸出供給各存儲體之選擇信號係電源電壓 水平义脈衝信號，疼~可前肖耗並I高速工作。 且因在各存儲體配置閂鎖脈衝信號之閂鎖電路，以此閂 貞％路之輸出信號控制各電路之工作，故可做確實之工作。 又因每存儲體設冗餘單元陣列R/D，故多存儲體構造可 實施可撓性冗餘。 t在位址比較電路中，比較記憶在不良位址記憶部之不 虹址與輸入〈列位址，若兩者一致則選擇冗餘單元陣列 1並將存儲趙爲非活性禁止記憶單元塊之選擇。故即使列 譯碼部離開各存㈣配£之構造，亦不致加大晶片 't------IT------Λ • β.1 (请先閱讀背面之注*意事項^寫本頁) 纟 經濟部中央標準局員工消費合作社印奴 本紙張尺度適用中國國家標準 (CNS) -46 五、發明説明（44 Α7 Β7 —----- 經濟部中央標準局員工消費合作社印製 確實將不良列置換爲冗餘列。 [圖式之簡單說明] 置依照本發明之第1實施形態之半導體晶片之商 成ί。2圖係表4 1圖之要部’即存儲體及列譯碼部之相 =3圖係表示第2圖之要部之構成圖。 ^ 4圖係表示列譯碼器之構成之電路圖。 $ 5圖係表示第4圖之工作之定時圖。 圖罘6圖係表示字線驅動電路及閂鎖電路之—部分之電箱 第7圖係表示第6圖之工作之定時圖。 第8圖係字線驅動電路譯碼器之電路圖。 第9圖係+線驅動電磬發生電路之電路圖。 第10圖係表示第9圖之工作之定時圖。 弟11圖係讀出放大譯瑪器之構成之電路圏。 弟12圖係讀出放大譯碼器之構成之電路囷。 第13圖係讀出放大器活化信號發生電路之電路圖。 第14圖係共有讀出放大器之電路圖。 第15圖係讀出放大器活化信號發生電路之工作之定時 圖。 第16圖係讀出放大活化信號發生電路之工作之定時圓。 第17囷係均衡信號譯碼器之電路圖。 弟18圖係EQL、φΤ信號發生電路之電路圖。 __________ 一 - 47 - 本紙依尺度適财S龄縣（⑽…娜心7公左） ------— ^--.¾衣-- > . (請先閱讀背面之·^意事項再^e本頁) 訂 冰—------- -mi «I. I . A7 B7 五、發明説明（45 經濟部中央標準局員工消费合作社印裝 第19圖係將均衡信號及定時信號供給各讀出放大器之 配線配置構成圖。 第2〇圖係共有讀出放大器之構成之電路圖。 第21圖係説明第17圖、第18圖、第20圖所示電路之工 作之定時圖。 第22圖係説明行位址之分配圖。 第23圖係説明列位址之分配囷。 第24圖係説明列位址之譯碼方式圖。 第25圖係説明列位址之預譯碼器之構成圖。 第26圖（a)係存儲體活化信號發生電路之電路圖。第26 圖（b)係存像體預通電信號發生電路之電路圏。 第27圖係列位址預譯碼器之大概工作之定時圖。 第28圖係不良位址記憶部之局部電路圖。 弟2 9圖係不良位址記憶部之局部電路圖。 第30圖係第29圖之工作之定時圖。 第31圖係位址比較電路之局部電路圖。 第32囷係第31圖之工作之定時圖。 第33圖係冗餘字線驅動電路之構成電路圖。 =4囷係几餘單元陣列用均衡信號發生電路之電路圖。 罘35囷係冗餘用讀出放大器驅動電路之電路圖。 f，36圖係冗餘單元陣列用讀出放大器之電路圖。 :二7圖係依照本發明之第2實施形態之半導體 £平面圖。 弟38囷係概略表示第37圖之配線構成之平面圖。 本紙紅度剌 ---------扣衣-- « (請先閲讀背面之注意事項寫本頁) ，-° 線 .II 1« -I · -48- 經濟部中央樣隼局員工消费合作社印袈 A， --------B7____________ 五、發明説明（46 ) 第39圖係表示第38圖之要部，即概略表示配線構成之 平面圖。 第40圖係存儲體内字線驅動電路及閂鎖電路之電路圖。 第41圖係存储體相互間字線驅動電路及問鎖電路之電 路圖。 第42圖係概略表示先前之同步DRAM之存儲體構成之 平面圖。 第43圖係概略表示先前之同步dram之存儲體構成之 平面圖。 弟44圖係概略表示先前之同步dram之存儲體構成之 平面圖。 第45圖係封裝之梢分配之平面圖。 第46圖係概略表示先前之同步dram之存儲體構成之 平面圖。 第47圖係說明可撓式冗餘方式之圖。 [圖號說明] 1 1…晶片 12…周邊電路 21…譯碼區 22、25、26 ' 27··.配線群 23…信號發生電路區 24…譯碼區 28…DQ緩衝器 29···不良位址記憶部 3 0···位址比較電路 Μ 0〜Μ 3…單元陣歹丨j -49- 本紙張尺度適用中國國家橾率（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項存填寫本頁) •装

.1T 經濟部中央樣隼局負工消費合作社印裝 A7 B7 五、發明説明（47 ) BKO〜BK3…存儲體 CDC…行譯碼器 RDCO ' RDC1…列譯碼部 RDC…列譯碼器 RAPD…列位址預譯碼器 WLD…字線驅動電路 LT…閂鎖電路 MBLK…記憶塊 SS/A…共有讀出放大器 BACT…存儲體活化信號 BPRCH…存儲體預通電信號 MWLn…主字線 SENPn、n+1，SEPPn、n+1…讀出放大器啓動脈衝信 號 MWDRVnj…主字線驅動脈衝信號 EQLPn…均衡脈衝信號 R/D…冗餘單元陣列 RWLD…冗餘字線驅動電路 RS/A…冗餘單元陣列專用之讀出放大器 AOR、/AOR〜A15R、/A15R·.·列位址 A0C~A1 1C…行位址 /RSPblk…同步檢測信號 -50- 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X297公兑） ---------扣衣------1T------^ - - % (#先閱讀背面之注意事項再本頁)

Claims (1)

1. 六、申請專利範園 1. 一 α動態型半導體記愫 具有眾多存儲體，在存二:特徵爲’包含: 片内之眾多單元陣列；及方向配置於輕屬晶 配置在前述各單元陣列 前述各存儲體内g s，回應列位址輸出選擇 譯碼部Γ 選擇信號之前述各存《共有之 配置在則述各存错體相互 鎖自前述譯碼部輸出之㈣^應錢m信號問 „ <選擇信號之閂鎖電路；；5 配置在前述各存諸體 路之選摆广％“回應閃鎖在前述閃鎖電 驅動各存错體内之字線之字線驅動電路。 一種動％型半導體記憶裝置，包含： ^眾多存错體’在存錯想排列方向配置於半導 體印片内之眾多單元陣列；及 一配置在則述各單兀陣列相互間，回應列位址輸出產生 前述各存儲體内字線之㈣電壓之選擇信號之前述各存 儲體共有之譯碼部；及 配置在4逑各存儲體相互間，驅動各存儲體内之字線 之字線驅動電路；及 經濟部中央梂準局貝工消费合作社印裝 配置在前述各存儲體相互間，回應存儲體活化信號閂 鎖自前述譯碼部輸出之選擇信號之閂鎖電路：及 配置在前述各存儲體相互間，回應閂鎖在前述閂鎖電 路之選擇信號產生驅動前述字線之驅動電壓，供給前述 字線驅動電路之字線驅動電壓發生電路。 3. —種動態型半導體記憶裝置，包含： -51 本紙張尺度適用中國國家樣準（CNS ) A4現格（2丨〇><297公釐） 六、申請專利範圍 八有眾夕存儲體，在蝻述存错體排列方向配置於半 體晶片内之眾多單元陣列；及 &在前述各存儲體，在存儲體排列方向及正交方向配 置之眾多§己憶單元塊；及 :置在郵接兩記憶單元塊相互間，檢測此等記憶單元 塊漬出〈信號之兩記憶單元塊共有之讀出放大器；及 ^在前述各單元陣列相互間，回應列位址輸出前述 ^讀出放大Μ化用之選擇信號之前述各存错體 譯碼部；及 配置在前述各存儲體相互間 應存儲體活化信號閂 鎖“述列譯碼器輸出之選擇信號之問鎖電路；及 配置在前述各存儲體相互間，回應由前述閃鎖電路閃 、、之選擇信號將各讀出放大器活化之活化電路。 .一種動態型半導體記憶裝置，包含： 具有眾多存儲體，在前述存錯體排列方向配置 體晶片内之眾多單元陣列；及 、半導 設在前述各存㈣，在存儲體排列方向及正交 置之眾多記憶單元塊；及 ° —=在都接兩記憶單元塊相互間’檢測自此等 凡塊讀出之信號之㈣憶單元塊共有之讀出放大器 對==大器與前述記億單元塊之成對比特線之成 將前述成對比特線電位均衡之均衡電路及 配置在前述各單元陣列相互間，回應列位址輪出將前 -52 本紙張认逋用中賴家縣（CNS) (2似撕公《 A8 B8 C8 D8 申請專利範圍 =對電晶想及均衡電路活化之選擇信號之前述各存错 體共有之譯碼部；及 麴=置在前述各存儲體相互間，回應存儲體活化信號閂 〜前逑列譯碼器輸出之選擇信號之閂鎖電路；及 配置在前述各存儲體相互間，回應閂鎖在前述閂鎖電 〈選擇信號產生驅動前述成對電晶體及均衡電路之堪 動信號之驅動電路。 5_ =申請專利範園第1項之動態型半導髏記憶裝置，其中 岫述選擇信號爲脈衝信號。 6.如申請專利範圍第2項之動態型半導體記憶裝置，其中 前述選擇信號爲脈衝信號。 7· $申凊專利範園第3項之動態型半導體記憶裝置，其中 前述選擇信號爲脈衝信號。 ' 8· $申請專利範圍第4項之動態型半導體記憶裝置，其中 前述選擇信號爲脈衝信號。 9·如申請專利範圍第5項之動態型半導體記憶裝置，其中 前述選擇信號爲電源電壓水平。 10. 如申請專利範圍第6項之動態型半導體記憶裝置，其中 前述選擇信號爲電源電壓水平。 11. 如申請專利範圍第7項之動態型半導體記憶裝置，其中 前述選擇信號爲電源電壓水平。 12. 如申請專利範圍第8項之動態型半導體記憶裝置，其中 前述選擇信號爲電源電壓水平。 13·如申請專利範圍第1項之動態型半導體記憶裝置，其中 _____ — -53- 本紙張尺度適用中國國家標準（CNS ) A4規格（210^^97公董） -----_--^---- , -λί\ (請先閲讀背面之注意事項再填寫本頁) 經濟>中央揉準局貝工消費合作社印装 、訂 )---------- • - I - · 經濟部中央揉準局員工消费合作社印装 A8 S --------D8 、申請專利^ ' -- 前述各存儲體包含： 在存錯體排列方向及正交方向配置之眾多記憶單元塊 ;及 配置在鄰接兩.記憶單元塊相互間，檢測此等記憶單元 塊讀出疋信號之兩記憶單元塊共有之讀出放大器。 .=申叫專利範圍第2項之動態型半導體記憶裝置，其中 前述各存错體包含·· 在存儲體排列方向及正交方向配置之眾多記憶單元塊 :及 一配置在鄰接兩記憶單元塊相互間，檢測自此等記憶 元塊讀出之信號之兩記憶單元塊共有之讀出放大器: 15. 如申请專利範圍第3項之動態型半導體記憶裝置，包么 配置在前述各存儲體，救濟各記憶單元塊之不良歹^、 冗餘單元陣列；及 < 記憶前述不良列之位址之記憶電路；及 比較前述列位址與記憶在前述記憶電路之不良列之栌 址’兩者一致時輸出一致信號之位址比較電路；及 乂 自前述位址比較電路輪出前述一致信號時，可選擇々 述冗餘單元陣列並將前述存儲體活化信號做爲非活性卞 止前述記憶單元塊之選擇之電路。 π 16. 如申請專利範圍第4項之動態型半導體記憶裝置，包含 配置在前述各存儲體’救濟各記憶單元塊之不良列之 冗餘單元陣列；及 記憶前述不良列之位址之記憶電路；及 -54- 本紙張Xj交適用中國國家標準（CNS > Α4規格（210X297公釐） (請先S讀背面之注意事項再填寫本頁)

   訂 Λ. A8 B8 C8 D8 申請專利範圍 比較前述列位址虚★ ‘ /、w己憶在則述記憶電路之不良列之# 址，兩者一致時輪 >>,.、 衔出—致信號之位址比較電路；及 在則述位址比齡兩 包路輸出前述一致信號時，可選擇前 述几餘單元陣列並將箭 J L ， 卫奇則返存儲體活化信號做爲非活性林 止前述記憶單元塊之選擇之電路。 " R如申請專利範圍第13 # 二 乐3員义動態型半導體記憶裝置，包含： 配置在則述各存儲體，救濟各記憶單元塊之不良列之 冗餘單元陣列；及 記憶前述不良列之位址之記憶電路；及 比較述列位址與記憶在前述記憶電路之不良列之位 址’兩者一致時輸出一致信號之位址比較電路；及 在則迷位址比較電路輸出前述—致信號時，可選擇前 述几餘單元陣列並將前述存儲體活化信號做爲非活性禁 止前述記憶單元塊之選擇之電路。 18·如申請專利範圍第14項之動態型半導體記憶裝置，包含： 配置在前述各存儲體，救濟各記憶單元塊之不良列之 冗餘單元陣列；及 記憶前述不良列之位址之記憶電路；及 比較前述列位址與記憶在碑述記憶電路之不良列之位 址’兩者一致時輸出一致信號之位址比較電路；及 前述位址比較電路輸出前述一致信號時，可選擇前述 冗餘單元陣列並將前述存儲體活化信號做爲非活性禁止 前述記憶單元塊之選擇之電路。 19.如申請專利範圍第4項之動態型半導體記憶裝置’其中 -55- 本紙張^度適用中國國家標準（CNS ) (210X297公釐） (請先閎讀背面之注意事項再填寫本頁} 訂 經濟七中央樣隼局貝工消费合作社印策

   、則述驅動電路輸出之驅動信號係供給前述記憶單元塊 =衡电路’並供給位於記憶單元塊兩鄰之記憶單元塊 之成對電晶體。 20. =申請專利範圍第3項之動態型半導體記憶裝置，其中 則述各存儲體之前述各記憶單元塊係向存儲體之排列方 j分割爲第1、第2副記憶單元塊，在第1、第2副記憶 早兀塊相互間配置前述閂鎖電路及字線驅動電路。 21. 2申請專利範園第4項之動態型半導體記憶裝置，其中 前述各存儲體之前述各記憶單元塊係向存儲體之排列方 向分割爲第1、第2副記憶單元塊，在第1、第2副記憶 單凡塊相互間配置前述閂鎖電路及字線驅動電路。 22·如申靖專利範圍第1 3項之動態型半導體記憶裝置，其中 W述各存儲體之前述各記憶單元塊係向存儲體之排列方 向分割爲第1、第2副記憶單元塊，在第i、第2副記憶 單元塊相互間配置前述閂鎖電路及字線驅動電路。 23_如申請專利範圍第14項之動態型丰導體記憶裝置，其中 前述各存儲體之前述各記憶單元塊係向存儲體之排列方 向分割爲第1、第2副記憶單元塊，在第i、第2副記憶 單元塊相互間配置前述閂鎖電路及字線驅動電路。 24. 如申請專利範圍第2〇項之動態型半導體記憶裝置，其中 則述子線驅動電路係配置在前述記憶單元塊之存错雜排 列方向兩側。 25. 如申請專利範圍第2丨項之動態型半導體記憶裝置，其中 前述字線驅動電路係配置在前述記憶單元塊之存儲體排 -56- 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0 X 297公釐） 請 先 閲 讀 背 之 注- 意 t |( % 本 頁 裝 訂 經濟部中央標準局貝工消费合作社印褽 A8 B8 C8 --- --D8 七、申請專利範圍 列方向兩側。 26_如申请專利範圍第22項之動態型半導體記憶裝置，其中 前述字線㈣電路係配£在前述記憶單元塊之存错體排 列方向兩侧。 27. 如申請專利範圍第23項之動態型丰導體記憶裝置，其中 前述字線驅動電路係配置在前述記憶單元塊之存儲體排 列方向兩側》 28. 如申請專利範圍第i項之動態型半導體記憶裝置，其中 經傳送則述選擇信號之第〗配線與經傳送前述存儲體活 化信號係互相正交配置。 29. 如申請專利範圍第2項之動態型半導體記憶裝置，其中 經傳送前述選擇信號之第丨配線與經傳送前述存儲體活 化信號係互相正交配置。 30_如申請專利範圍第3項之動態型半導體記憶裝置，其中 傳送前述選擇信號之第丨配線與傳送前述存儲體活化信 號係互相正交配置。 31.如申請專利範圍第4項之動態型半導體記憶裝置，其中 傳送前述選擇信號之第1配線與傳送前述存错體活化信 號係互相正交配置。 經濟4中央梂準局貝工消费合作社印製 — — — — —^ — — i τ J _ (請先M讀背面之注意事項再填寫本頁) -57- 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）